CN113497027B - 半导体器件 - Google Patents

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Abstract

本发明涉及本发明提供了一种半导体器件，包括：第一导电类型的掺杂阱区；M个半导体单元，M个半导体单元位于第一导电类型的掺杂阱区内，且在第一导电类型的掺杂阱区中沿着第一方向排布，M为正整数；半导体单元包括第二导电类型的第一掺杂区和第一导电类型的掺杂区，第一导电类型的掺杂区环绕第二导电类型的第一掺杂区；第二导电类型的第二掺杂区，第二导电类型的第二掺杂区位于M个半导体单元沿第一方向的至少一侧，且第二导电类第二导电类型的第二掺杂区使得M个半导体单元整体的边缘形成有具有低导通电压和高维持电流的区域，继而获得较好的静电释放性能，使得半导体器件即使整体面积减小了，也不会影响到半导体器件的经典释放性能。

Description

半导体器件
技术领域
本发明涉及半导体技术领域，特别是涉及半导体器件。
背景技术
静电放电(ESD，Electrostatic Discharge)是指两种带有不同电荷的物体相互接触而发生的电荷转移。随着半导体工艺尺寸的不断缩小以及面对日益复杂的应用环境，芯片受到静电放电(ESD)损坏的威胁越来越大。静电放电过程的瞬态电流可以达到几安培乃至数十安培，如果相应的ESD防护措施防护不足，很容易造成芯片的永久性失效。
发明内容
基于此，有必要针对上述技术问题，提供半导体器件，以增强芯片的ESD防护能力。
本发明提供了一种半导体器件，包括：
第一导电类型的掺杂阱区；
M个半导体单元，所述M个半导体单元位于所述第一导电类型的掺杂阱区内，且在所述第一导电类型的掺杂阱区中沿着第一方向排布，所述M为正整数；所述半导体单元包括第二导电类型的第一掺杂区和第一导电类型的掺杂区，所述第一导电类型的掺杂区环绕所述第二导电类型的第一掺杂区；
第二导电类型的第二掺杂区，所述第二导电类型的第二掺杂区位于所述M个半导体单元沿所述第一方向的至少一侧，且所述第二导电类型的第二掺杂区与所述第一导电类型的掺杂阱区边缘在第二方向上存在固定间距，所述第一方向与所述第二方向垂直。
在其中一个实施例中，所述M个半导体单元于所述第一导电类型的掺杂阱区中沿第一方向呈多列间隔排布。
在其中一个实施例中，所述第二导电类型的第一掺杂区和第一导电类型的掺杂区之间具有间距。
在其中一个实施例中，所述第二导电类型的第二掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述半导体单元之间的间距。
在其中一个实施例中，所述第二导电类型的第二掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述半导体单元对应设置。
在其中一个实施例中，所述第二导电类型的第二掺杂区为沿所述M个半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述半导体单元对应设置。
在其中一个实施例中，所述第二导电类型的第一掺杂区的宽度为0.1μm～10μm。
在其中一个实施例中，所述第二导电类型的第二掺杂区的宽度为0.01μm～5μm。
在其中一个实施例中，所述第一导电类型为N型，且所述第二导电类型为P型，或所述第一导电类型为P型，且所述第二导电类型为N型。
本发明还提供一种半导体器件，包括：
第一导电类型的掺杂阱区；
M个第一半导体单元，所述M个第一半导体单元位于所述第一导电类型的掺杂阱区内，且在所述第一导电类型的掺杂阱区内沿第一方向排布，所述M为正整数；所述第一半导体单元包括第二导电类型的第一掺杂区和第一导电类型的第一掺杂区，所述第一导电类型的第一掺杂区环绕所述第二导电类型的第一掺杂区；
第二导电类型的第二掺杂区，所述第二导电类型的第二掺杂区位于所述M个第一半导体单元沿所述第一方向的至少一侧，且所述第二导电类型的第二掺杂区与所述第一导电类型的掺杂阱区边缘在第二方向上存在第一固定间距，所述第一方向与所述第二方向垂直；
第二导电类型的掺杂阱区，位于所述第一导电类型的掺杂阱区沿第二方向的一侧，且与所述第一导电类型的掺杂阱区相邻接；
M个第二半导体单元，所述M个第二半导体单元位于所述第二导电类型的掺杂阱区内，且在所述第二导电类型的掺杂阱区内沿第二方向排布；所述第二半导体单元包括第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二导电类型的第三掺杂区环绕所述第一导电类型的第二掺杂区；
第一导电类型的第三掺杂区，所述第一导电类型的第三掺杂区位于所述M个第二半导体单元沿所述第一方向的至少一侧，且所述第一导电类型的第三掺杂区域所述第二导电类型的掺杂阱区在第二方向上存在第二固定间距。
在其中一个实施例中，所述M个第一半导体单元于所述第一导电类型的掺杂阱区中沿第一方向呈多列间隔排布；所述M个第二半导体单元于所述第二导电类型的掺杂阱区中沿第一方向呈多列间隔排布。
在其中一个实施例中，所述第二导电类型的第二掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述第一半导体单元之间的间距；
所述第一导电类型的第三掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述第二半导体单元之间的间距。
在其中一个实施例中，所述第二导电类型的第二掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述第一半导体单元对应设置；
所述第一导电类型的第三掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述第二半导体单元对应设置。
在其中一个实施例中，所述第二导电类型的第二掺杂区为沿所述M个第一半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述第一半导体单元对应设置；
所述第一导电类型的第三掺杂区为沿所述M个第二半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述第二半导体单元对应设置。
在其中一个实施例中，所述第二导电类型的第一掺杂区的宽度和第一导电类型的第二掺杂区的宽度均为0.1μm～10μm；
所述第二导电类型的第二掺杂区的宽度和第一导电类型的第三掺杂区的宽度均为0.01μm～5μm。
本申请具有以下有益效果：
第二导电类型的第二掺杂区使得M个半导体单元整体的边缘形成有具有低导通电压和高维持电流的区域，继而获得较好的静电释放性能，使得半导体器件即使整体面积减小了，也不会影响到半导体器件的静电释放性能。
相邻的第一导电类型的掺杂阱区与第二导电类型的掺杂阱区之间形成可控硅整流器(Silicon Controlled Rectifier，SCR)，可控硅整流器具有良好的静电释放保护特性以及相对较小的器件面积，可以使得M个半导体单元整体的边缘形成有具有低导通电压和高维持电流的区域，继而获得较好的静电释放性能，使得半导体器件整体在具有较小的面积时仍具有较强的静电释放能力。
附图说明
图1为本发明一个实施例展示半导体器件的结构示意图；
图2为本发明另一个实施例展示半导体器件的结构示意图；
图3为本发明的一个其他实施例展示半导体器件的结构示意图；
图4为本发明的一个半导体单元呈多列排布的实施例展示半导体器件的结构示意图；
图5为本发明的一个包括第一导电类型的掺杂阱区和第二导电类型的掺杂阱区的实施例展示半导体结构的示意图；
图6为本发明的另一个包括第一导电类型的掺杂阱区和第二导电类型的掺杂阱区的实施例展示半导体结构的示意图；
图7为本发明的一个其他包括第一导电类型的掺杂阱区和第二导电类型的掺杂阱区的实施例展示半导体结构的示意图；
图8为本发明的一个其他包括第一导电类型的掺杂阱区和第二导电类型的掺杂阱区且第一半导体单元和第二半导体单元呈多列排布的实施例展示半导体结构的示意图；
图9为图8中的半导体器件的截面示意图；
图10为本发明的一个实施例展示半导体器件的等效电路图。
附图标记：10、第一导电类型的掺杂阱区；11、半导体单元；111、第二导电类型的第一掺杂区；112、第一导电类型的掺杂区；12、第二导电类型的第二掺杂区；20、第一导电类型的掺杂阱区；21、第一半导体单元；211、第二导电类型的第一掺杂区；212、第一导电类型的第一掺杂区；22、第二导电类型的第二掺杂区；30、第二导电类型的掺杂阱区；31、第二半导体单元；311、第一导电类型的第二掺杂区；312、第二导电类型的第三掺杂区；32、第一导电类型的第三掺杂区；40、可控硅整流器。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
为了在半导体器件面积减小后仍能够保持较好的静电释放效果，如图1所示，本发明提供了一种半导体器件，包括衬底，衬底可以为半导体衬底，如单晶硅衬底，单晶锗衬底等。衬底上形成有第一导电类型的掺杂阱区10，第一导电类型的掺杂阱区10内形成有M个半导体单元11，其中M为正整数。M个半导体单元11在第一导电类型的掺杂阱区10内沿第一方向排布呈一列，图1中及后续各图中所示的y方向即为第一方向，半导体单元11包括第二导电类型的第一掺杂区111和第一导电类型的掺杂区112，且第一导电类型的掺杂区112环绕第二导电类型的第一掺杂区111。在其中一个实施例中，第二导电类型的第一掺杂区111的宽度为0.1μm～10μm，可以为0.1μm、5μm或10μm；在具体实例中，第二导电类型的第一掺杂区111的宽度并不以上述数据为限。在一个可选的实施例中，第二导电类型的第一掺杂区111呈矩形，且第一导电类型的掺杂区112呈环绕第二导电类型的第一掺杂区111的矩形环。
在一个示例中，第一导电类型的掺杂阱区10内还形成有第二导电类型的第二掺杂区12，第二导电类型的第二掺杂区12可以位于M个半导体单元11沿第一方向的一侧，也可以位于M个半导体单元111沿第一方向的两侧，且第二导电类型的第二掺杂区12与第一导电类型的掺杂阱区10的边缘在第二方向上存在固定间距，图1中及后续各图中所示的x方向即为第二方向，第一方向与第二方向垂直。在一个可选的实施例中，第二导电类型的第二掺杂区12的宽度为0.01μm～5μm，可以为0.01μm、3μm或5μm；但上述数据仅作为示例，在实际实施例中，第二导电类型的第二掺杂区12的宽度并不以上述数据为限。
如图1所示，在一个可选的实施例中，第二导电类型的第二掺杂区12为多个沿着第一方向间隔排布的条状结构，其中的每一个条状结构在第一方向上的长度小于半导体单元11在第一方向上的长度，每一个条状结构均与半导体单元11对应设置。
如图2所示，在一个可选的实施例中，第二导电类型的第二掺杂区12为沿着第一方向延伸的一长条状结构，且第二导电类型的第二掺杂区12的长度大于位于第一方向两端的两个半导体单元11之间的间距，即第二导电类型的第二掺杂区12横跨第一方向的所有半导体单元11。
如图3所示，在其他可选的实施例中，第二导电类型的第二掺杂区12为沿着M个半导体单元11整体周向间隔排布的多个条状结构，且第二导电类型的第二掺杂区12与半导体单元11对应设置，即第二导电类型的第二掺杂区12除了位于沿第一方向呈单列排布的M个半导体单元11相对的两侧，还未与其两端，即在M个半导体单元11第一方向的两端也存在第二导电类型的第二掺杂区12。
如图4所示，在一个可选的实施例中，M个半导体单元11在第一导电类型的掺杂阱区10中沿着第一方向呈多列排布，此时的第二导电类型的第二掺杂区12位于多列排布的M个半导体单元11整体的一侧或两侧。需要说明的是，M个半导体单元11在第一导电类型的掺杂阱区10中排布的列数可以根据实际需要进行设定，可以为两列、三列、四列、五列甚至更多列，图4中仅以M个半导体单元11在第一导电类型的掺杂阱区10中沿第一方向呈两列排布作为示例，在实际示例中，M个半导体单元11在第一导电类型的掺杂阱区10中排布的列数并不以此为限。
在一个可选的实施例中，第二导电类型的第一掺杂区111与第一导电类型的掺杂区112之间存在间距，两者并不直接接触。
在一个可选的实施例中，第一导电类型为N型，且第二导电类型为P型，即衬底上形成有N型掺杂阱区，具体的，可以通过离子注入的方式形成，半导体单元11包括P型第一掺杂区和N型掺杂区，N型掺杂区环绕P型第一掺杂区，第二导电类型的第二掺杂区12为P型第二掺杂区。
在另一个可选的实施例中，第一导电类型为P型，且第二导电类型为N型，即衬底上形成有P型掺杂阱区，具体的，可以通过离子注入的方式形成，半导体单元11包括N型第一掺杂区和P型掺杂区，P型掺杂区环绕N型第一掺杂区，第二导电类型的第二掺杂区12为N型第二掺杂区。
如图5所示，本发明还提供了一种半导体器件，包括：第一导电类型的掺杂阱区20；M个第一半导体单元21，M个第一半导体单元21位于第一导电类型的掺杂阱区20内，且在第一导电类型的掺杂阱区20内沿第一方向排布，M为正整数；第一半导体单元21包括第二导电类型的第一掺杂区211和第一导电类型的第一掺杂区212，所述第一导电类型的第一掺杂区212环绕所述第二导电类型的第一掺杂区211；第二导电类型的第二掺杂区22，第二导电类型的第二掺杂区22位于M个第一半导体单元21沿第一方向的至少一侧，且第二导电类型的第二掺杂区22与所述第一导电类型的掺杂阱区20边缘在第二方向上存在第一固定间距，第一方向与所述第二方向垂直；第二导电类型的掺杂阱区30，位于第一导电类型的掺杂阱区20沿第二方向的一侧，且与第一导电类型的掺杂阱区20相邻接；M个第二半导体单元31，M个第二半导体单元31位于第二导电类型的掺杂阱区30内，且在第二导电类型的掺杂阱区30内沿第二方向排布；第二半导体单元31包括第一导电类型的第二掺杂区311和第二导电类型的第三掺杂区312，第二导电类型的第三掺杂区312环绕第一导电类型的第二掺杂区311；第一导电类型的第三掺杂区32，第一导电类型的第三掺杂区32位于M个第二半导体单元31沿第一方向的至少一侧，且第一导电类型的第三掺杂区32与第二导电类型的掺杂阱区30在第二方向上存在第二固定间距。
在一个示例中，半导体器件还包括衬底，衬底可以为半导体衬底，如单晶硅衬底，单晶锗衬底等。第一导电类型的掺杂阱区20及第二导电类型的掺杂阱区22均位于衬底内。
在其中一个实施例中，第二导电类型的第一掺杂区211的宽度为0.1μm～10μm，可以为0.1μm、5μm或10μm；但上述数据仅作为示例，在实际实施例中，第二导电类型的第一掺杂区211的宽度并不以上述数据为限。在一个可选的实施例中，第二导电类型的第一掺杂区211呈矩形，且第一导电类型的第一掺杂区212呈环绕第二导电类型的第一掺杂区211的矩形环。
在一个可选的实施例中，第二导电类型的第二掺杂区22的宽度为0.01μm～5μm，可以为0.01μm、3μm或5μm；但上述数据仅作为示例，在实际实施例中，第二导电类型的第二掺杂区22的宽度并不以上述数据为限。
在其中一个实施例中，第一导电类型的第二掺杂区311的宽度为0.1μm～10μm，可以为0.1μm、5μm或10μm；但上述数据仅作为示例，在实际实施例中，第一导电类型的第二掺杂区311的宽度并不以上述数据为限。在一个可选的实施例中，第一导电类型的第二掺杂区311呈矩形，且第二导电类型的第三掺杂区312呈环绕第一导电类型的第二掺杂区311的矩形环。
在一个可选的实施例中，第一导电类型的第三掺杂区32的宽度为0.01μm～5μm，可以为0.01μm、3μm或5μm；但上述数据仅作为示例，在实际实施例中，第一导电类型的第三掺杂区32的宽度并不以上述数据为限。
在一个可选的实施例中，位于第一半导体单元21与第二半导体单元31之间的第二导电类型的第二掺杂区22域和第一导电类型的第三掺杂区32域之间的间距为1μm～20μm，可以为1μm、10μm或20μm；但上述数据仅作为示例，在实际实施例中，位于第一半导体单元21与第二半导体单元31之间的第二导电类型的第二掺杂区22域和第一导电类型的第三掺杂区32域之间的间距并不以上述数据为限。
如图5所示，在一个可选的实施例中，第二导电类型的第二掺杂区22为多个沿着第一方向间隔排布的条状结构，其中的每一个条状结构在第一方向上的长度小于第一半导体单元21在第一方向上的长度，每一个条状结构均与第一半导体单元21对应设置。第一导电类型的第三掺杂区32为多个沿着第一方向间隔排布的条状结构，其中的每一个条状结构在第一方向上的长度小于第二半导体单元31在第一方向上的长度，每一个条状结构均与第二半导体单元31对应设置。
如图6所示，在一个可选的实施例中，第二导电类型的第二掺杂区22为沿着第一方向延伸的一长条状结构，且第二导电类型的第二掺杂区22的长度大于位于第一方向两端的两个第一半导体单元21之间的间距，即第二导电类型的第二掺杂区22横跨第一方向的所有第一半导体单元21。第一导电类型的第三掺杂区32为沿着第一方向延伸的一长条状结构，且第一导电类型的第三掺杂区32的长度大于位于第一方向两端的两个第二半导体单元31之间的间距，即第一导电类型的第三掺杂区32横跨第一方向的所有第二半导体单元31。
如图7所示，在其他可选的实施例中，第二导电类型的第二掺杂区22为沿着M个半导体单元整体周向间隔排布的多个条状结构，且第二导电类型的第二掺杂区22与半导体单元对应设置，因此在M个半导体单元第一方向的两端也存在第二导电类型的第二掺杂区22。第一导电类型的第三掺杂区32为沿着M半导体单元整体周向间隔排布的多个条状结构，且第一导电类型的第三掺杂区32与第二半导体单元31对应设置，因此在M个第二半导体单元31第一方向的两端也存在第一导电类型的第三掺杂区32。
如图8所示，在一个可选的实施例中，M个第一半导体单元21在第一导电类型的掺杂阱区20中沿着第一方向呈多列排布，此时的第二导电类型的第二掺杂区22位于多列排布的M个半导体单元整体的一侧，也可以位于多列排布的M个半导体单元整体的两侧。M个第二半导体单元31在第一导电类型的掺杂阱区20中沿着第一方向呈多列排布，此时的第一导电类型的第三掺杂区32位于多列排布的M个第二半导体单元31整体的一侧或两侧。
需要说明的是，M个半导体单元11在第一导电类型的掺杂阱区10中排布的列数可以根据实际需要进行设定，可以为两列、三列、四列、五列甚至更多列，图4中仅以M个半导体单元11在第一导电类型的掺杂阱区10中沿第一方向呈两列排布作为示例，在实际示例中，M个半导体单元11在第一导电类型的掺杂阱区10中排布的列数并不以此为限。
在一个可选的实施例中，第一导电类型为N型，且第二导电类型为P型；在另一个可选的实施例中，第一导电类型为P型，且第二导电类型为N型。
以图9和图10为例，提供一种可选的ESD防护结构。如图9所示，图9为图8沿着AA方向的截面图，位于第一导电类型的掺杂阱区20内的第一半导体单元21呈两列排布，左起第一个第一半导体单元21的第二导电类型的第二掺杂区22连接到电源线VDD，第一半导体单元21的第二导电类型的第一掺杂区2111也连接到电源线VDD，对应图10从上到下的第一个二极管的负极；左起第一个第一半导体单元21的第一导电类型的第一掺杂区2121连接到左起第二个第一半导体单元21的第二导电类型的第一掺杂区2112，分别对应图10从上到下的第一个二极管的正极和第二个二极管的负极；左起第二个第一半导体单元21的第一导电类型的第一掺杂区2122连接到右起第二个第二半导体单元31的第二导电类型的第三掺杂区3121，分别对应图10从上到下的第二个二极管的正极和第三个二极管的负极，也即IO连接处；右起第二个第二半导体单元31的第一导电类型的第二掺杂区3111连接到右起第一个第二半导体单元31的第二导电类型的第三掺杂区3122，分别对应图10从上到下的第三个二极管的正极和第四个二极管的负极；右起第一个第二半导体单元31的第一导电类型的第二掺杂区3112连接到接地线VSS，对应图10从上到下的第四个二极管的正极；第二半导体单元31的第一导电类型的第三掺杂区32也连接到接地线VSS。本发明的半导体结构通过上述设计可以在第一导电类型的掺杂阱区20与第二导电类型的掺杂阱区30之间形成等效的可控硅整流器40(Silicon Controlled Rectifier，SCR)，可控硅整流器40具有良好的静电释放保护特性以及相对较小的器件面积，可以使得M个半导体单元整体的边缘形成有具有低导通电压和高维持电流的区域，继而获得较好的静电释放性能，使得半导体器件整体在具有较小的面积时仍具有较强的静电释放能力。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体器件，其特征在于，包括：
第一导电类型的掺杂阱区；
M个半导体单元，所述M个半导体单元位于所述第一导电类型的掺杂阱区内，且在所述第一导电类型的掺杂阱区中沿着第一方向排布，所述M为正整数；所述半导体单元包括第二导电类型的第一掺杂区和第一导电类型的掺杂区，所述第一导电类型的掺杂区环绕所述第二导电类型的第一掺杂区，第一导电类型的掺杂区呈环绕第二导电类型的第一掺杂区的矩形环；沿所述第一方向的相邻所述半导体单元相邻接；
第二导电类型的第二掺杂区，所述第二导电类型的第二掺杂区位于所述M个半导体单元沿所述第一方向的至少一侧，且所述第二导电类型的第二掺杂区与所述第一导电类型的掺杂阱区边缘在第二方向上存在固定间距，所述第一方向与所述第二方向垂直。
2.根据权利要求1所述的半导体器件，其特征在于，所述M个半导体单元于所述第一导电类型的掺杂阱区中沿第一方向呈多列间隔排布。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第一掺杂区和第一导电类型的掺杂区之间具有间距。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述半导体单元之间的间距。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述半导体单元对应设置。
6.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为沿所述M个半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述半导体单元对应设置。
7.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第一掺杂区的宽度为0.1μm～10μm。
8.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区的宽度为0.01μm～5μm。
9.根据权利要求1至8中任一项所述的半导体器件，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型，或所述第一导电类型为P型，且所述第二导电类型为N型。
10.一种半导体器件，其特征在于，包括：
第一导电类型的掺杂阱区；
M个第一半导体单元，所述M个第一半导体单元位于所述第一导电类型的掺杂阱区内，且在所述第一导电类型的掺杂阱区内沿第一方向排布，所述M为正整数；所述第一半导体单元包括第二导电类型的第一掺杂区和第一导电类型的第一掺杂区，所述第一导电类型的第一掺杂区环绕所述第二导电类型的第一掺杂区，第一导电类型的掺杂区呈环绕第二导电类型的第一掺杂区的矩形环；沿所述第一方向的相邻所述第一半导体单元相邻接；
第二导电类型的第二掺杂区，所述第二导电类型的第二掺杂区位于所述M个第一半导体单元沿所述第一方向的至少一侧，且所述第二导电类型的第二掺杂区与所述第一导电类型的掺杂阱区边缘在第二方向上存在第一固定间距，所述第一方向与所述第二方向垂直；
第二导电类型的掺杂阱区，位于所述第一导电类型的掺杂阱区沿第二方向的一侧，且与所述第一导电类型的掺杂阱区相邻接；
M个第二半导体单元，所述M个第二半导体单元位于所述第二导电类型的掺杂阱区内，且在所述第二导电类型的掺杂阱区内沿第二方向排布；所述第二半导体单元包括第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第二导电类型的第三掺杂区环绕所述第一导电类型的第二掺杂区；
第一导电类型的第三掺杂区，所述第一导电类型的第三掺杂区位于所述M个第二半导体单元沿所述第一方向的至少一侧，且所述第一导电类型的第三掺杂区域所述第二导电类型的掺杂阱区在第二方向上存在第二固定间距。
11.根据权利要求10所述的半导体器件，其特征在于，所述M个第一半导体单元于所述第一导电类型的掺杂阱区中沿第一方向呈多列间隔排布；所述M个第二半导体单元于所述第二导电类型的掺杂阱区中沿第一方向呈多列间隔排布。
12.根据权利要求10所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述第一半导体单元之间的间距；
所述第一导电类型的第三掺杂区为沿所述第一方向延伸的一长条状结构，且其长度大于位于两端的两所述第二半导体单元之间的间距。
13.根据权利要求10所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述第一半导体单元对应设置；
所述第一导电类型的第三掺杂区为多个沿所述第一方向间隔排布的条状结构，且各所述条状结构与所述第二半导体单元对应设置。
14.根据权利要求10所述的半导体器件，其特征在于，所述第二导电类型的第二掺杂区为沿所述M个第一半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述第一半导体单元对应设置；
所述第一导电类型的第三掺杂区为沿所述M个第二半导体单元整体周向间隔排布的多个条状结构，且所述第二导电类型的第二掺杂区与所述第二半导体单元对应设置。
15.根据权利要求10所述的半导体器件，其特征在于，所述第二导电类型的第一掺杂区的宽度和第一导电类型的第二掺杂区的宽度均为0.1μm～10μm；
所述第二导电类型的第二掺杂区的宽度和第一导电类型的第三掺杂区的宽度均为0.01μm～5μm。
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