CN112466940A - 一种可控硅器件 - Google Patents

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Abstract

本发明涉及可控硅静电保护技术领域，具体涉及一种可控硅器件。该结构中，N型阱区的上部设有第一空白掺杂区；任一等效结构均包括沿左右方向并排设置的第一N型重掺杂区和第二P型重掺杂区；任一等效结构均对应设置有第二多晶硅；P型阱区的上部设有第二空白掺杂区；第一多晶硅与第一空白掺杂区存在重合区，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区，并与第一多晶硅存在重合区，还覆盖第二空白掺杂区的顶部。本发明在N型阱区上设置了硅化物阻挡层，利用硅化物阻挡层良好的限流能力，并在N型阱区中设置了等效二极管区，实现提高了SCR的维持电压的目的，有效降低了SCR的漏电风险，提高了SCR的静电放电保护的性能。

Description

一种可控硅器件
技术领域
本发明涉及可控硅静电保护技术领域，具体涉及一种可控硅器件。
背景技术
静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，损坏集成电路，使芯片功能失效。有效的ESD(Electron Static Discharge，静电放电)使防护器件能在静电事件中快速开启并泄放安培级别电流，同时箍位端口或者电源/地之间的电压至核心电路击穿电压以下，达到保护核心电路不受静电损伤的目的，而在电路正常工作时，ESD防护器件必须处于关闭状态，不影响电路的功能。
随着半导体行业的发展，SOI(Silicon-On-Insulator，硅技术)工艺越来越成熟，SOI器件被广泛应用在各领域。由于SOI工艺自身固有限制，SOI静电保护一直是SOI器件生产应用中不可忽视的重要部分。随着关键尺寸的减小，核心电路能工作电压越来越小，直到0.18μm 3.3V工艺，NMOS器件还适用于ESD防护设计，但进入0.18μm 1.8V或者0.13μm甚至纳米级工艺后，NMOS器件的开启电压特性已经不能满足ESD防护设计需求了。
为了获得足够低的开启电压器件，目前大量使用SCR(Silicon ControlledRectifier，可控硅器件)可控硅结构对集成电路进行静电保护。SCR的开启电压决定于N型阱区和P型阱区之间的PN结的击穿电压，一旦NPN或者PNP两个管子中一个开启，NPN和PNP管的正反馈机制即可提供闩锁的维持电流，从而使SCR工作在一个较低的维持电压下，正反馈机制引发的闩锁效应使SCR具有良好的抗静电能力，但也将SCR的维持电压箍定在一个比较低的电压值。因此，可控硅SCR是理想的静电保护器件，但由于其自身的特点，器件仍然具有高开启电压、低维持电压等不尽完美之处。
因此，如何提高SCR的静电放电保护的性能，是目前亟需解决的技术问题。
发明内容
本发明的目的是提供一种可控硅器件，以提高SCR的静电放电保护的性能。
为实现上述目的，本发明实施例提供了以下方案：
第一方面，本发明实施例提供一种可控硅器件，包括：叠放设置的第一多晶硅、硅化物阻隔层、硅膜层、埋氧层和硅衬底层；
所述硅膜层中并排设置有N型阱区和P型阱区；
所述N型阱区的上部并排设置有等效二极管区和第一P型重掺杂区，以在所述N型阱区中靠近所述P型阱区的一角形成第一空白掺杂区；
所述等效二极管区包括至少一个等效结构；所述至少一个等效结构中的任一等效结构均包括沿左右方向并排设置的第一N型重掺杂区和第二P型重掺杂区；所述任一等效结构均对应设置有第二多晶硅；
所述P型阱区的上部从左到右依次设置有第二N型重掺杂区和第三P型重掺杂区，以在所述P型阱区中靠近所述N型阱区的一角形成第二空白掺杂区；
所述第一多晶硅与所述第一空白掺杂区存在重合区域，且覆盖所述第二空白掺杂区的顶部；
所述硅化物阻隔层与所述第一P型重掺杂区存在重合区域，并与所述第一多晶硅存在重合区域，还覆盖所述第二空白掺杂区的顶部中所述第一多晶硅未覆盖区域。
在一种可能的实施例中，所述第二多晶硅与所述第二P型重掺杂区均在重合区域，还与所述第一N型重掺杂区存在重合区域。
在一种可能的实施例中，所述N型阱区的厚度和所述P型阱区的厚度均不超过所述硅膜层的厚度。
在一种可能的实施例中，所述第一N型重掺杂区和所述第二P型重掺杂区相邻设置或间隔设置。
在一种可能的实施例中，所述第二N型重掺杂区和所述第三P型重掺杂区相邻设置或间隔设置。
在一种可能的实施例中，所述硅化物阻隔层的最大厚度大于所述第一多晶硅的厚度。
在一种可能的实施例中，所述硅化物阻隔层的宽度大于所述第一空白掺杂区的顶部端面的宽度。
在一种可能的实施例中，所述第一多晶硅的宽度大于所述第二空白掺杂区的顶部端面的宽度。
在一种可能的实施例中，所述N型阱区的掺杂浓度和所述P型阱区的掺杂浓度均为1e15/cm3至1e18/cm3。
在一种可能的实施例中，所述第一N型重掺杂区的掺杂浓度、所述第二N型重掺杂区的掺杂浓度、所述第一P型重掺杂区的掺杂浓度、所述第二P型重掺杂区的掺杂浓度和所述第三P型重掺杂区的掺杂浓度均大于1e18/cm3。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明通过将第一多晶硅制作在N型阱区和P型阱区上，通过向第一多晶硅施加一定的电压，以提供足够大的触发电流，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的，同时在N型阱区上设置了硅化物阻挡层，利用硅化物阻挡层良好的限流能力，并在N型阱区中设置了等效二极管区，实现提高了SCR的维持电压的目的，并且有效降低了SCR的漏电风险，从而提高了SCR的静电放电保护的性能。
附图说明
为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种可控硅器件的结构示意图；
图2是本发明实施例提供的一种可控硅器件的等效电路图；
图3是本发明实施例提供的一种可控硅器件中存在多个等效结构时的等效连接图；
图4是本发明实施例提供的一种可控硅器件的TLP测试曲线。
附图标记说明：
1为第一多晶硅，2为硅化物阻挡层，3为硅膜层，31为N型阱区，32为P型阱区，33为等效二极管区，331为第二P型重掺杂区，332为第一N型重掺杂区，333为第二多晶硅，34为第一P型重掺杂区，35为第二N型重掺杂区，36为第三P型重掺杂区，4为埋氧层，5为硅衬底层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。
本实施例提供一种可控硅器件，请参阅图1，图1为该结构的结构示意图，具体包括：
第一多晶硅1、硅化物阻挡层2、硅膜层3、N型阱区31、P型阱区32、等效二极管区33、第一P型重掺杂区34、第二N型重掺杂区35、第三P型重掺杂区36、埋氧层4和硅衬底层5。
第一多晶硅1、硅化物阻挡层2、硅膜层3、埋氧层4和硅衬底层5自上而下叠放设置。
硅膜层3中并排设置有N型阱区31和P型阱区32，N型阱区31和P型阱区32可以相邻接触设置，也可以间隔不接触设置，N型阱区31的厚度和P型阱区32的厚度均不超过硅膜层3的厚度。N型阱区31的掺杂浓度和P型阱区32的掺杂浓度均为1e15/cm3至1e18/cm3。
N型阱区31的上部并排设置有等效二极管区33和第一P型重掺杂区34，以在N型阱区31中靠近P型阱区32的一角形成第一空白掺杂区。P型阱区32的上部从左到右依次设置有第二N型重掺杂区35和第三P型重掺杂区36，以在P型阱区31中靠近N型阱区32的一角形成第二空白掺杂区；第二N型重掺杂区35和第三P型重掺杂区36可以相邻接触设置，也可以间隔不接触设置。
第一多晶硅1和硅化物阻隔层2均设置在硅膜层3的顶部；其中，第一多晶硅1完全覆盖P型阱区32中N型阱区31与第二N型重掺杂区35之间的区域，且第一多晶硅1的覆盖范围与N型阱区31存在重合区域；硅化物阻挡层2完全覆盖N型阱区31中第一P型重掺杂区34与P型阱区32之间的区域。
第一多晶硅1与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部端面，其覆盖范围不包括等效二极管区33的顶部区域、第一P型重掺杂区34的顶部区域、第二N型重掺杂区35的顶部区域和第三P型重掺杂区36的顶部区域，且第一多晶硅1不完全覆盖N型阱区31中第一P型重掺杂区34到P型阱区32之间的区域。
硅化物阻隔层2与第一P型重掺杂区34存在重合区域，并与第一多晶硅1存在重合区域，还覆盖第二空白掺杂区的顶部端面中第一多晶硅1未覆盖区域，其不覆盖等效二极管区33的顶部区域、第二N型重掺杂区35的顶部区域和第三P型重掺杂区36的顶部区域。
硅化物阻隔层2的宽度大于第一空白掺杂区的顶部端面的宽度，以更好地覆盖P型阱区32的顶部；硅化物阻隔层2的最大厚度大于第一多晶硅1的厚度，以更好地覆盖P型阱区32的顶部；第一多晶硅1的宽度大于第二空白掺杂区的顶部端面的宽度。
等效二极管区33中包括一个或多个等效结构，该等效结构包括并排设置的第二P型重掺杂区331和第一N型重掺杂区332，每个等效结构还对应设置有第二多晶硅333。第二P型重掺杂区331和第一N型重掺杂区332可以相邻接触设置，还可以间隔不接触设置。第二多晶硅333位于第二P型重掺杂区331和第一N型重掺杂区332的上方，与第二P型重掺杂区331均在重合区域，还与第一N型重掺杂区332存在重合区域。
当等效二极管区33中包含有多个等效结构时，该多个等效结构在等效二极管区33中沿左右方向并排设置。
第一N型重掺杂区332的掺杂浓度、第二N型重掺杂区35的掺杂浓度、第一P型重掺杂区34的掺杂浓度、第二P型重掺杂区的掺杂浓度331和第三P型重掺杂区36的掺杂浓度均大于1e18/cm3。在实际应用中，则根据实际的器件设计要求来进行具体取值。
本实施例通过将第一多晶硅1制作在N型阱区31和P型阱区32上，通过向第一多晶硅1施加一定的电压，以提供足够大的触发电流，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的。这个过程中，第一P型重掺杂区34引出的电极相当于该器件的正极，第二N型重掺杂区35引出的电极相当于该器件的负极，泄放的电流在器件中从正极流向负极，通过SCR结构中寄生的NPN型三极管和PNP型三极管的放大作用及相互的正反馈机制，最终完成了ESD电流的泄放。
如图2所示为本实施例的等效原理图，SCR结构的开启电压取决于N型阱区31和P型阱区32之间PN结的雪崩击穿电压，此PN结发生雪崩击穿后，雪崩击穿产生大量的电子空穴对，在电场的作用下，电子向阳极漂移，空穴向阴极漂移，一旦P型阱区电阻RP上压降大于0.7V，NPN管就会被打开，NPN管的集电极会将电子电流注入N型阱区2，电子电流流经N型阱区电阻RN，开启PNP管，而PNP管的集电极和NPN管的基极相连，这样经PNP管放大的电流会返回NPN管，继续被NPN管放大，如此循环，即形成了正反馈，使SCR结构进入闩锁状态，从而将SCR结构稳定地工作在一个较低的维持电压Vh下。正反馈机制引发的闩锁效应使SCR具有良好的抗静电性能，同时也将SCR结构的本征维持电压钳位在一个较低的电压值，具体，维持电压Vh计算公式如下：
Vh＝V1+V2*(1+R1/RN)+VD；
其中，V1为NPN管c极和e极之间的电压，V2为PNP管b极和e极之间的电压，VD为等效二极管两端的电压。
本实施例在N型阱区31上设置了硅化物阻挡层2，利用硅化物阻挡层2良好的限流能力，提高了SCR泄放静电保护电流的能力，并且使SCR具备较低的维持电压。
本实施例中的等效二极管区33中存在等效结构，而等效结构中的第二P型重掺杂区331、第一N型重掺杂区332和第二多晶硅333相当于在可控硅器件中串联了一个二极管，从而提高了可控硅器件的维持电压，通过合理设置等效结构的数量，可以有效提高SCR的维持电压，有效降低SCR的漏电风险。
如图3所示为本实施例提供的可控硅器件中存在多个等效结构时的等效连接图，其中P+代表等效P型重掺杂区，N+代表等效N型重掺杂区，PW(P-Well)代表等效P型阱区，NW(N-Well)代表等效N型阱区。在对一具体尺寸的等效结构进行模拟分析后发现，每一个等效结构可以将可控硅静电放电保护结构的维持电压提高1.0V。
如图4所示为本实施例所提供的可控硅器件的TLP测试曲线。可见，测试结果显示该结构的维持电压大约为2.35V，且具有很好的ESD电流泄放能力，可以满足部分深亚微米级电路的ESD防护窗口设计需求。
经过模拟计算，本发明提供的SOI ESD保护用的可控硅结构可以可以完美的应用于0.18μm 1.8V或者0.13μm 1.5V工艺的电路ESD防护设计中。同时还可以通过增加等效二极管区33中的等效结构，从而增加串联二极管的数量，实现该结构更大维持电压范围的调节。
本发明实施例中提供的技术方案，至少具有如下技术效果或优点：
本发明实施例通过将第一多晶硅制作在N型阱区和P型阱区上，通过向第一多晶硅施加一定的电压，以提供足够大的触发电流，从而使该可控硅结构具有较低的开启电压，快速触发闩锁效应，实现泄放ESD电流的目的，同时在N型阱区上设置了硅化物阻挡层，利用硅化物阻挡层良好的限流能力，并在N型阱区中设置了等效二极管区，实现提高了SCR的维持电压的目的，并且有效降低了SCR的漏电风险，从而提高了SCR的静电放电保护的性能。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种可控硅器件，其特征在于，包括：叠放设置的第一多晶硅、硅化物阻隔层、硅膜层、埋氧层和硅衬底层；
所述硅膜层中并排设置有N型阱区和P型阱区；
所述N型阱区的上部并排设置有等效二极管区和第一P型重掺杂区，以在所述N型阱区中靠近所述P型阱区的一角形成第一空白掺杂区；
所述等效二极管区包括至少一个等效结构；所述至少一个等效结构中的任一等效结构均包括沿左右方向并排设置的第一N型重掺杂区和第二P型重掺杂区；所述任一等效结构均对应设置有第二多晶硅；
所述P型阱区的上部从左到右依次设置有第二N型重掺杂区和第三P型重掺杂区，以在所述P型阱区中靠近所述N型阱区的一角形成第二空白掺杂区；
所述第一多晶硅与所述第一空白掺杂区存在重合区域，且覆盖所述第二空白掺杂区的顶部；
所述硅化物阻隔层与所述第一P型重掺杂区存在重合区域，并与所述第一多晶硅存在重合区域，还覆盖所述第二空白掺杂区的顶部中所述第一多晶硅未覆盖区域。
2.根据权利要求1所述的可控硅器件，其特征在于，所述第二多晶硅与所述第二P型重掺杂区均在重合区域，还与所述第一N型重掺杂区存在重合区域。
3.根据权利要求1所述的可控硅器件，其特征在于，所述N型阱区的厚度和所述P型阱区的厚度均不超过所述硅膜层的厚度。
4.根据权利要求1所述的可控硅器件，其特征在于，所述第一N型重掺杂区和所述第二P型重掺杂区相邻设置或间隔设置。
5.根据权利要求1所述的可控硅器件，其特征在于，所述第二N型重掺杂区和所述第三P型重掺杂区相邻设置或间隔设置。
6.根据权利要求1所述的可控硅器件，其特征在于，所述硅化物阻隔层的最大厚度大于所述第一多晶硅的厚度。
7.根据权利要求6所述的可控硅器件，其特征在于，所述硅化物阻隔层的宽度大于所述第一空白掺杂区的顶部端面的宽度。
8.根据权利要求7所述的可控硅器件，其特征在于，所述第一多晶硅的宽度大于所述第二空白掺杂区的顶部端面的宽度。
9.根据权利要求1所述的可控硅器件，其特征在于，所述N型阱区的掺杂浓度和所述P型阱区的掺杂浓度均为1e15/cm3至1e18/cm3。
10.根据权利要求1所述的可控硅器件，其特征在于，所述第一N型重掺杂区的掺杂浓度、所述第二N型重掺杂区的掺杂浓度、所述第一P型重掺杂区的掺杂浓度、所述第二P型重掺杂区的掺杂浓度和所述第三P型重掺杂区的掺杂浓度均大于1e18/cm3。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236087B1 (en) * 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
CN109244068A (zh) * 2018-08-29 2019-01-18 南京邮电大学 一种ligbt型高压esd保护器件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236087B1 (en) * 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
CN109244068A (zh) * 2018-08-29 2019-01-18 南京邮电大学 一种ligbt型高压esd保护器件

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