CN107799517B - 用于半导体结构的esd装置 - Google Patents

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Abstract

本发明涉及用于半导体结构的ESD装置，其中，一种用于集成电路的静电放电(ESD)装置包括具有纵向延伸鳍配置在其上的衬底。第一n型FinFET(NFET)配置在鳍内。此NFET包括n型源极、n型漏极以及配置在源极与漏极底下衬底内的p‑井。p型FinFET(PFET)配置在鳍内。此PFET包括p型源极/漏极区域以及配置在源极/漏极底下衬底内的n‑井。该n‑井与p‑井位于彼此足够靠近的位置以在它们之间形成一个np结。PFET的p型源极/漏极区域和NFET的n型漏极电连接至共享输入节点。

Description

用于半导体结构的ESD装置
技术领域
本发明有关于半导体结构的静电放电(ESD)防护。更具体而言，本发明有关于一种用于具有与NPN晶体管并联的硅控整流器(SCR)的鳍式场效应晶体管的ESD装置。
背景技术
随着对超高密度集成电路不断的缩小尺寸以及在速度与功能性上有越来越高的需求，对于ESD装置的尺寸扩缩性(scalability)与先进性能的需求也在增加。此外，诸如鳍式场效应晶体管(FinFET)装置的尺寸大幅扩缩的半导体装置特别容易受ESD应力的影响。
ESD事件是一种高电流(高达2安培)、短时距(一般为150纳秒)、高电压(高达2千伏)的事件。因此，一ESD防护装置必须在ESD电压升高至超过其应保护的装置的最高操作电压才会开启，但通常必须要在ESD电压达到会损坏此类装置的程度的前1纳秒内开启。该ESD装置必须能够将ESD电压钳位于尽可能在越低的水平以避免损坏任何半导体装置。另外，该ESD装置必须能够将多于一安培的ESD电流分流至接地。ESD装置通常实施于所有输入和输出(I/O)装置上、电源线之间(如果可能的话)以及电源线与接地之间。
现有技术的ESD装置利用FinFET的重掺杂源极/漏极区域与块体衬底的底层轻掺杂的井部分来形成与镇流电阻器(ballasting resistor)串联的NPN双极性晶体管。问题在于，这些种类的ESD装置通常将ESD电压钳位于3.5至5伏(V)之间，并且在损坏之前只可以承载约0.7安培(A)。
另一种现有技术的ESD装置利用FinFET的周围半导体结构来形成一硅控整流器(SCR)装置以钳位该ESD电压及分流该ESD电流。这些SCR装置可以承载比NPN晶体管装置更大的电流。然而，SCR装置通常在ESD电压达到15伏或更高时才会开启，这将会损坏许多需要防护的半导体装置。
因此，需要有一种ESD装置，其在高于其应该防护装置的最高操作范围的电压水平时开启，并且低于会损坏这些装置的电压水平。另外，需要该ESD装置可以将ESD电压钳位于非常低的电压，例如在3伏或更小。还有，需要一种ESD装置，其能够将ESD电流高于1安培时分流而不被损坏。
发明内容
本发明通过提出一种可以在约4伏开启、可以应付高于2安培的ESD脉冲电流、以及将ESD脉冲电压钳位于低于3伏的ESD装置，而提供优于现有技术的优点及替代方案。此外，该ESD装置不需要有镇流电阻器，因而比现有技术更具尺寸扩缩性。
一种根据本发明的一或多个态样用于一集成电路的静电放电(ESD)装置包括具有纵向延伸鳍配置在其上的衬底。第一n型FinFET(NFET)配置在鳍内。此NFET包括n型源极、n型漏极以及配置在源极与漏极底下衬底内的p-井。p型FinFET(PFET)配置在鳍内。此PFET包括p型源极/漏极区域以及配置在源极/漏极底下衬底内的n-井。该n-井与p-井位于彼此足够靠近的位置以在它们之间形成一个np结。PFET的p型源极/漏极区域和NFET的n型漏极电连接至共享输入节点。
在本发明的另一种态样中，一种用于集成电路的ESD装置包括一衬底。n型源极、n型漏极和p-井配置于衬底内。该p-井位于源极与漏极之下。p型源极/漏极区域和n-井配置于衬底内。该n-井位于源极/漏极区域之下。该n-井与p-井位于彼此足够靠近的位置以在它们之间形成一个np结。该p型源极/漏极区域和该n型漏极电连接至共享输入节点。该n型源极与该p-井通过一共享接地节点电连接至一电气接地。
附图说明
从以下结合附图的详细描述中将更全面地理解本发明，其中：
图1是具有现有技术ESD装置的集成电路的电路简图；
图2A是图1中现有技术的ESD装置的透视图；
图2B是图2A的俯视图；
图3是铺在图2A现有技术的ESD装置的结构上的电路简图；
图4是图3中现有技术装置的ESD脉冲电压对ESD脉冲电流与漏电流对ESD脉冲电流的结合图；
图5是根据本发明的ESD装置的俯视图；
图6是根据本发明ESD装置沿着图5的线6-6的侧视图；
图7是铺在图6中根据本发明ESD装置的结构上的电路简图；
图8是没有根据本发明ESD装置的结构覆在上面的图7的电路简图；以及
图9是图7中根据本发明的ESD装置的ESD脉冲电压对ESD脉冲电流与漏电流对ESD脉冲电流的结合图。
具体实施方式
现在将描述某些例示性实施例以提供对本揭示方法、系统、和装置的结构、功能、制造以及应用的原理的全面理解。这些实施例的一或多个例子会在附图中被示出。那些所属领域技术人员将明白到，本文中具体描述且在附图中示出的方法、系统及装置非旨在限定例示性实施例，而本发明的范围仅由权利要求定义。那些结合一例示性实施例所示出或描述的特征可以与其它实施例的特征结合。这些修正与变更旨在被包括于本发明的范围内。
图1至3示出了用于半导体结构与其性能的现有技术的ESD装置的各种示例性实施例。图4至8示出根据本发明具有SCR并联NPN晶体管的ESD装置的各种示例性实施例及其性能。
参照图1，ESD事件为高电流、短时距的事件，其将会在整个集成电路的可操作寿命期间无可避免相当频繁地发生。ESD事件可以例如简单地发生在人的手指与集成电路的触碰。人的身体可以在150ns的脉冲放出高达2安培的电流与高达2千伏电压通过集成电路的半导体结构。
因此，为了保护集成电路免受这种ESD事件的影响，ESD保护装置必须能够快速启动(小于1ns)，以将ESD脉冲电压箝位在对集成电路个别组件有害的水平以下，并将ESD脉冲电流分流到接地。ESD装置必须能够承载150ns的ESD脉冲电流而不会损坏。此外，ESD装置必须可以扩缩尺寸，以保护越来越小的集成电路。
图1示出了集成电路10的简化示意图，其中包含现有技术的ESD装置12用于保护作用。集成电路10包括输入电源端(或电源)14(及其相关的电源线16)、接地端18(及其相关的接地线20)、信号输入端22(及其相关的信号输入线24)以及信号输出端26(及其相关的信号输出线28)，所有这些都被设计成向集成电路10的电路30供应电源和/或信号。为了保护电路30免受ESD事件的影响，ESD装置12通常放置在支持电路30的所有输入单元32和所有输出单元34上。另外，ESD装置12通常放置在集成电路10的电源线16与接地线20之间。
参照图2A与2B，呈现了在图1示意图中所表示的集成电路10的现有技术ESD装置12的简化透视图(图2A)与俯视图(图2B)。ESD装置12利用存在于常规n型鳍式场效应晶体管(n型FinFET或NFET)半导体结构中的各种np结以在ESD事件期间将NFET转换成NPN-BJT晶体管(或NPN晶体管)。
更具体而言，ESD装置12包括在块体衬底38上形成的纵向延伸平行的鳍36的阵列。每个鳍36包括由沟道区域44在其之间隔开的磊晶生长n型源极区域40及相对较长的磊晶生长n型漏极区域42。栅极46设置于沟道区域44的垂直延伸的侧面和顶部上方。P井48设置于鳍36的下部内并部分在衬底38中。源极区域40与漏极区域42比掺杂有p型掺杂剂的p井明显更重掺杂有n型掺杂剂。举例而言，源极40与漏极42一般与五价n型掺杂剂如磷、砷或锑在1×1018/cm2-6×1022/cm2的范围内掺杂，而p井48一般与3价p型掺杂剂如硼/氟植入物(如B、F、BF或BF2)、镓或铟在1×1015/cm2-1×1018/cm2的范围内掺杂。
p井48位于每一个鳍36的源极40与漏极42的正下方。如将会在本文更详细解释的，必须要注意的是，在相对重掺杂源极40与相对轻掺杂p井48之间的广泛区域形成第一np结50。此外，必须要注意的是，在相对重掺杂漏极42与相对轻掺杂p井48之间的广泛区域形成第二np结52。
为了本文清晰的用意，np结为众所周知，其中耗尽区在np结上形成。也就是说，当n型半导体材料与p型半导体材料形成np结时，n型半导体材料(在这情况下为源极40与漏极42)的n型掺杂剂中的自由电子在np结中扩散至p型材料(在这情况下为p井48)，在pn结的n型侧上留下带正电离子的区域。同时，p型半导体材料(在这情况下为p井48)的p型掺杂剂的电洞在np结扩散至n型材料(在这情况下为源极40与漏极42)，在np结的p型侧上留下带负电离子的区域。在p型侧(如p井)上的带负电离子与n型侧(如源极40与漏极42)上的带正电离子的区域众所周知为固有的由任何np结形成的耗尽区。
在pn结任一侧上存在的带电离子会导致电压屏障(固有电压差)在pn结中建立，其中在耗尽区内n型材料相对于p型材料为正的。在电流可以流通该结之前，必须要克服该电压差。举例而言，如果锗是半导体材料，则电压差基本上为0.3伏，而如果硅是半导体材料，则电压差基本上为0.7伏。如果将外部电压源(如ESD事件期间的ESD脉冲电压)施加到pn结，使得p型侧比n型侧变得更正，则该pn结被称为顺向偏压，该耗尽区将会收缩及电流将只会以等于原电压屏障(如锗为0.3伏和硅为0.7伏)的电压降流通pn结。然而，如果施加外部电压源使得n型侧变得比p型侧更为正，则该pn结被称为反向偏压，该耗尽区将会扩张及电流将不会流通，直到pn结上的电压明显变得足够高以导致累积崩溃(avalanche breakdown)在pn结上发生。因此，pn结作用为二极管，其阻止电压在反向偏压的方向流通，并允许电流在顺向偏压的方向流通。
累积崩溃为众所周知且发生于当横跨反向偏压pn结的电压变强得足以(有时高达15伏或更高)将电荷载子(电子或电洞)加速至足够高的速度以把其它边界载子敲击至释放的时候。接着，这些新释放的载子敲击更多载子释放，产生崩溃效应，从而增加电流快速流动，并且经常损坏那些不是被设计来处理大电流的组件。
进一步参照图2A与2B，源极40、漏极42、沟道44、栅极46及p井48形成在集成电路10的电路30中所普遍使用的NFET结构。当此结构用作NFET时，被设计为通过沟道44导通毫安的电流。然而，在ESD事件期间(如在大约0.5至2安培)，ESD装置12必须能够比功能性NFET导通多几个数量级的电流。因此np结50与52被用作在ESD事件期间可以通过块体衬底38自身而导通电流的NPN晶体管。
ESD装置12也包括一p型掺杂p井分接头54。该p井分接头54在集成电路10的p井48与接地70(见图3)之间提供连续性。此外，漏极硅化物层56、源极硅化物层58与井分接头硅化物层60分别覆盖于漏极42、源极40与井分接头54。每一个硅化物层56、58、60需要分别适当地形成电接头至漏极42、源极40与井分接头54。另外，每一个硅化物层56、58、60分别作用为将所有漏极42、源极40与井分接头54互连为三个单独并联的延伸节点的电子总线。
一S块层62覆盖于漏极42的主要部分以形成漏极42的无硅化物部分64。由于硅化物相比于磊晶生长漏极材料(通常为硅、锗等)为固有更好的导体，所以漏极42的无硅化物部分64的电阻率明显高于被漏极硅化物层56覆盖的漏极42部分。因此，如本文中将会更详细解释的是，漏极42的无硅化物部分64用作为与ESD装置12的NPN晶体管串联的镇流电阻器。
参照图3，示出铺在现有技术ESD装置12的结构上的功能性电路简图65。NPN晶体管66由源极40、漏极42及p井48形成。漏极42为运行集极(C)和p井48为运行基极(B)，即一起形成晶体管66的第二np结52。源极40为运行射极(E)，其与p井48一起形成晶体管66的第二np结52。衬底38的电阻率作为一电阻器68(Rsub)，其通过井分接头54从基极B(p井48)连接至接地70。射极E(源极40)也连接至接地70。最后，漏极42的无硅化物部分64作为一镇流电阻器72(Rb)，其通过漏极硅化物层56从集极C(漏极42)连接至传入ESD脉冲电压(Vesd)71。
参照图4，示出ESD脉冲电压对ESD脉冲电流76与漏电流对ESD脉冲电流78的组合图74。在操作期间，因为晶体管66由于反向偏压pn结52而不起作用，所以ESD装置12通常在休眠的状态。然而，当ESD事件发生时，ESD脉冲电压将会通过漏极硅化物层56进入ESD装置12，并且横跨ESD装置12的电压将会急速提升。当ESD脉冲电压达到约4伏时，会在pn结52上引发累积崩溃(图形76中的点80处)，迫使晶体管66导通。
必须要注意的是，在pn结52上的累积崩溃电压大于在集成电路10(见图1)的电路30内的装置的最高操作电压，但小于将会损坏那些装置的电压水平。累积崩溃电压在大约4伏时相对低的原因很大程度上归因于漏极42与p井48之间的掺杂剂浓度的差异。漏极42具有通常在1×1018/cm2-6×1022/cm2范围内相对重浓度的n型掺杂剂浓度，而p井具有通常在1×1015/cm2-1×1018/cm2范围内相对轻浓度的p型掺杂剂浓度。在一侧具有重n型掺杂剂浓度、另一侧有轻p型掺杂剂浓度的pn结通常引发在4伏至5伏范围内的累积崩溃，其相比于其它pn结浓度如在两掺杂剂浓度都为轻或大致相等时相对来得低。
几乎瞬间之后，一发动电流将会流过基极B至接地70，使得基极处的电压高到足以让NPN晶体管55在其正常操作模式下启动。一旦晶体管启动，集极的电压降低至约3.8伏(V)的回跳保持电压(图形76中的点82处)，这使得np结52不会有累积崩溃。镇流电阻器72被设定大小以限制电流流通晶体管66，并防止晶体管在ESD事件期间损坏。因此，由于横跨晶体管66与镇流电阻器72的联合电压降，所以大约3.8伏的回跳保持电压82没有比约4伏的累积崩溃电压小很多。
之后，ESD装置将会在ESD事件期间持续导通电流。ESD装置可以在大约4.8伏(图形76中的点84处)承载大约0.7安培(A)。然而，在此时，漏电流78跳跃好几个数量级，从大约5.E-08安培至5.E-06安培(图形78中的点86处)，这表示ESD装置已经损坏。
有问题的是，这种现有技术的ESD装置12在损坏之前被限制为约0.7安培。此外，镇流电阻器72(漏极42的无硅化物部分64)的大小不能轻易地被缩放，由于其限制ESD电流的能力被其固有电阻率所固定。同样有问题的是，该回跳保持电压82几乎等于初始累积崩溃80，这意味着在ESD事件期间的功率消耗是相对的高。
参照图5，示出一根据本发明的ESD装置100的俯视图。ESD装置100包括一纵向延伸平行的鳍102的阵列。每个鳍102包括配置在p井108上方并以栅极110区隔的n型源极区域104及n型漏极区域106，以定义一NFET的结构。另外，每个鳍102也包括配置在n井114上方并以栅极110区隔的多个p型源极/漏极区域112，以定义一p型场效应晶体管(p型鳍式场效应晶体管或PFET)的结构。
重要的是，该n井114与p井108彼此距离够近而在它们之间形成一pn结116。同样显著的是，所有p型源极/漏极区域112与n型漏极106都一起电气连接至一共同的输入节点118。该输入节点118作为ESD装置100的输入并且通常连接至输入单元32、输出单元34、电源线16、电源供应器(或端子)14(如图1所示)或类似的东西。输入节点118也是ESD脉冲电压125(Vesd)在ESD事件期间可能会进入ESD装置100的地方。
ESD装置100也包括提供p井108连续性的一p井分接头120。必须注意的是，该p井分接头(以及p井)电气连接至一共同的接地节点122，该共同接地节点122又连接至ESD装置100设计成防止ESD事件的集成电路(例如集成电路10，见图1)的电接地124。
参照图6，示出ESD装置100沿着图5的线6-6的侧视图。在ESD装置100的结构中建有四种类型的pn结。它们如下：
所有p型源极/漏极区域112和n井114之间的pn结126，其中该源极/漏极区域112为重度掺杂(通常在1×1018/cm2至6×1022/cm2的浓度范围内)和该n井为轻度掺杂(通常在1×1015/cm2至1×1018/cm2的范围内)；
p井108与n井114之间的pn结116，其中该p井为轻度掺杂(通常在1×1015/cm2至1×1018/cm2的浓度范围内)和该n井为轻度掺杂；
n型漏极区域106与p井108之间的pn结128，其中该漏极106为重度掺杂(通常在1×1015/cm2至1×1018/cm2的浓度范围内)和该n井为轻度掺杂；以及
n型源极区域104与p井108之间的pn结130，其中该源极104为重度掺杂(通常在1×1018/cm2至6×1022/cm2的浓度范围内)和该n井为轻度掺杂。在大多数情况下要注意的是，n型源极104和n型漏极106将会被掺杂至实质上相同的浓度水平。
一块体衬底132位于n-井114与p-井108之下。块体衬底132通常不被掺杂或是固有的，因此具有固有的高电阻率。
设置在p型源极/漏极区域112上方的是一p型源极/漏极硅化物层134。设置在n型漏极106上方的是一n型漏极硅化物层136。设置在n型源极104上方的是一n型源极硅化物层138。最后，设置在p型井分接头120上方的是一井分接头硅化物层140。该硅化物层134、136、138以及140分别增强源极/漏极区域112、漏极106、源极104以及井分接头120的电性连接性。此外，各个硅化物层134、136、138、140作为一电气总线，该电气总线将分别作为至少四个分开的平行延伸节点的所有源极/漏极112、漏极106、源极104以及井分接头120予以互连。
一浅沟槽隔离(STI)区域141设置于p井108与n井114的上部以将n型源极及漏极区域104、106与p型源极/漏极区域112隔离。另外，一对轻掺杂漏极(LDD)区域143设置于NFET与PFET结构的沟道内。
参照图7，示出铺在根据本发明的ESD装置100的结构上的功能性电路简图142。通过使ESD装置100包括紧密相邻的NFET与PFET结构并且电气连接那些结构，如图所示，当一ESD事件通过输入节点118至接地节点122时，该ESD装置100便操作为与一NPN晶体管并联的一硅控整流器(SCR)。
更具体而言，ESD装置100的结构存在固有的三种基本BJT晶体管。它们是第一PNP晶体管144、第一NPN晶体管146以及第二NPN晶体管148。
第一PNP晶体管144包括由p型源极/漏极区域112所形成的射极(E)150、由n井114所形成的基极(B)152、以及由p井所形成的集极(C)154。为了简单起见，仅示出单个源极/漏极112用作第一PNP晶体管144的射极150。然而，所属领域技术人员将会意识到的是，由于所有源极/漏极区域112都以并联的方式电气连接至输入节点，所以它们全部都会作用为晶体管144的射极150。第一NPN晶体管146包括由n井114所形成的集极156、由p井108所形成的基极158以及由n型源极104所形成的射极160。
第一PNP晶体管144与第一NPN晶体管146的组合形成运行的SCR170的结构(见图8)。在这样的SCR中，第一PNP晶体管的基极152电连接至n井114内的第一NPN晶体管的集极156，而第一NPN晶体管的基极158电连接至p井108内的第一PNP晶体管的集极。
单独的SCR结构理论上能够自身提供ESD保护。然而，SCR有一个主要的缺点，那就是ESD电压脉冲125必须在p井至n井pn结116引发累积崩溃来触发SCR。有问题的是，由于p井108与n井114都为轻度掺杂且掺杂浓度大约相等，所以引发累积崩溃约为15伏或更高。不幸的是，如此高的引发累积崩溃电压将会损坏在ESD事件期间被SCR保护的集成电路(如集成电路10)内的许多组件。因此，单独的SCR作为ESD保护装置是有问题的。
ESD装置100的第二NPN晶体管148包括由p井108形成的基极162、由n型漏极106形成的集极164及由n型源极104形成的射极166。此外，第二NPN晶体管148的基极162电连接至在p井108中的第一NPN晶体管146的基极158与第一PNP晶体管144的集极154。第二NPN晶体管148的集极164也通过n型漏极106连接至输入节点118。最后，第二NPN晶体管148的射极166也在n型源极104处连接至第一NPN晶体管146的射极160，该n型源极104通过接地节点122连接至接地124。
块体衬底132的电阻率作用为一电阻器(Rsub)168，其通过井分接头120从第一NPN晶体管146的基极158连接至接地124。最后，必须注意的是，在这ESD装置100的示例性实施例中，不需要n型漏极106的无硅化物部分来作为镇流电阻器。
参照图8，为了清晰起见，示出的ESD装置100的功能性电路简图142不具有ESD装置100的结构覆在上面。从图8可以更清楚地看出，第一PNP晶体管144与第一NPN晶体管146连接以作用为SCR 170。此外，SCR 170与第二NPN晶体管148在输入节点118和接地节点122之间并联电连接。
在操作期间，因为第二NPN晶体管148与SCR 170不起作用，所以ESD装置100通常在休眠的状态。由于反向偏压pn结116，其作用为第一PNP晶体管144的基极152至集极154的结并也作用为第一NPN晶体管146的集极156至基极158的结，故SCR不起作用。由于反向偏压pn结128，其作用为第二NPN晶体管148的集极164至基极162的结，故第二晶体管不起作用。
然而，当ESD事件发生时，ESD脉冲电压125将会通过输入节点118进入ESD装置100，且横跨ESD装置100的并联连接的SCR 170与第二NPN晶体管148的电压将会急速上升。当ESD脉冲电压125达到大约4伏时，在第二NPN晶体管148的pn结128会引发累积崩溃，迫使晶体管148导通。
必须注意的是，在pn结128上的累积崩溃电压大于在集成电路的电路(如集成电路10的电路30，见图1)内的装置的最高操作电压，但小于将会损坏那些装置的电压水平。累积崩溃电压在大约4伏时相对低的原因很大程度上归因于漏极106与p井108之间掺杂剂浓度上的差异。漏极106具有通常在1×1018/cm2-6×1022/cm2范围内相对重浓度的n型掺杂剂浓度，而p井具有通常在1×1015/cm2-1×1018/cm2范围内相对轻浓度的p型掺杂剂浓度。在一侧具有重n型掺杂剂浓度、另一侧有轻p型掺杂剂浓度的pn结通常引发在3.5伏至5伏范围内的累积崩溃，且较佳在4至4.5伏的范围内。
也必须要注意的是，SCR 170的pn结116的临界引发累积崩溃电压(通常约为15伏)远高于第二NPN晶体管148的pn结128的临界引发累积崩溃电压(通常约为4伏)。因此，第二NPN晶体管148将会达到累积崩溃并在比SCR 170低很多的电压水平下启动。
单独的SCR作为ESD装置是有问题的，因为它们的引发ESD装置电压水平对传统半导体装置(如晶体管、电容器等)而言通常太高而无法在不被损坏的情形下进行处理。累积崩溃电压在pn结116大约15伏时相对高的原因很大程度上归因于p井108与n井114的掺杂剂浓度。更具体而言，pn结116是由p井108至n井114的结所形成的。P井108具有相对轻浓度的p型掺杂剂浓度，通常在1×1015/cm2-1×1018/cm2的范围内。n井114也具有相对轻浓度的n型掺杂剂浓度，通常在1×1018/cm2-6×1022/cm2的范围内。在一侧具有轻p型掺杂剂浓度，另一侧有轻n型掺杂剂浓度的pn结通常引发在15伏至16伏范围内的累积崩溃。
进一步参照图8，几乎立刻在累积崩溃启动第二NPN晶体管148之后，电流流过第二NPN晶体管148的基极162至接地124。电流也流过第一NPN晶体管146的基极158至接地124，因此使第一NPN晶体管146启动。这使第一PNP晶体管144启动并导通。然后，将Rsub 168上的电压水平提升，并提供电流给第一与第二晶体管146、148的基极158与162，使得这三个晶体管144、146、148在ESD事件期间闩锁于其正常操作模式下。
参照图9，示出ESD脉冲电压对ESD脉冲电流174与漏电流对ESD脉冲电流176的组合图172。如参照图8所讨论的，当ESD脉冲电压125达到大约4伏时，会在pn结128引发累积崩溃。这迫使第二NPN晶体管148启动，其继而将SCR 170闩锁于其正常操作模式之下，这可以在图形174的点178处看得到。
一旦SCR 170被闩锁于其正常操作模式之下，跨越SCR 170与第二NPN晶体管148的电压将降低至约2伏的回跳保持电压(图形174的点180处)。这使得第二NPN晶体管148的pn结128没有累积崩溃，并允许第二NPN晶体管在其正常操作模式下操作。
ESD装置100的回跳电压是相对低的2V(与现有技术ESD装置12的约3.8V比较，如图4中)的原因是当SCR 170被闩锁时，仅有两个顺向偏压的pn结126与130必须穿过以达到接地124。因此，在ESD装置导通0.5安培或更少ESD电流时，在ESD装置100的ESD电压将会在1.2至2.5伏的范围内。此外，与现有技术ESD装置12相比，不需要镇流电阻器(如ESD装置12的电阻器72)来限制通过ESD装置100的电流。
之后，ESD装置100将会持续在ESD事件期间导通电流。ESD装置100可以在约4.0伏(图形174中的点182处)承载约2.1安培而不被损坏。然而，超过该点时，漏电流176从大约5.E-08安培跳跃至大约5.E-03安培(图形176中的点184处)，这表示ESD装置100已损坏。
有利的是，ESD装置100可以在其损坏之前导通2.0安培或更高。此外，在不需镇流电阻器(如现有技术的镇流电阻器72)之下，几乎不需要无硅化物部分漏极106，而相比于现有技术的ESD装置，ESD装置100可以更容易地被缩放尺寸。
还有利的是，与引发累积崩溃相比，回跳保持电压较低，这意味着ESD装置100在ESD事件期间消耗的功率与诸如ESD装置12的现有技术ESD装置相比来得低。经由比较，在现有技术装置12的约0.7安培的最大操作电流(图中的点84处)下，其功率消耗约为3.4瓦特。而在ESD装置100的0.7安培的操作电流(图形174中的点186处)下，其功率消耗约为1.5瓦特，或小于现有技术装置的一半。
虽然本发明已经通过参考特定实施例以作描述，但应当理解的是，许多变更可以在所描述的创造理念的基本精神与范围内完成。因此，本意图为本发明不限于所描述的实施例，而是其全部范围将被权利要求中的言语所定义。

Claims (19)

1.一种集成电路的静电放电(ESD)装置，包含：
衬底，其上配置有纵向延伸的鳍；
第一n型鳍式场效应晶体管(NFET)，配置在该鳍内，该第一n型鳍式场效应晶体管包括n型源极、n型漏极以及配置在该n型源极与该n型漏极下方的该衬底内的p井；以及
p型鳍式场效应晶体管(PFET)，配置在该鳍内，该p型鳍式场效应晶体管包括p型源极区域及/或p型漏极区域以及配置在该p型源极区域及/或p型漏极区域下方的该衬底内的n井，该n井与p井彼此足够靠近以在之间形成np结；
其中，该p型鳍式场效应晶体管的该p型源极区域及/或p型漏极区域与该第一n型鳍式场效应晶体管的该n型漏极电连接至共同的输入节点；
其中，该n型源极与该p井通过共同的接地节点电连接至该集成电路的接地。
2.如权利要求1所述的静电放电装置，其中，该输入节点连接至该集成电路的输入单元、输出单元及电源的其中一者。
3.如权利要求1所述的静电放电装置，其中，当ESD事件通过该输入节点传导时，该第一n型鳍式场效应晶体管与p型鳍式场效应晶体管电连接而操作为与NPN晶体管并联的硅控整流器(SCR)。
4.如权利要求1所述的静电放电装置，包含第一PNP晶体管，该第一PNP晶体管包括：
射极，自该p型源极区域及/或p型漏极区域形成；
基极，自该n井形成；以及
集极，自该p井形成。
5.如权利要求1所述的静电放电装置，包含第一NPN晶体管，该第一NPN晶体管包括：
集极，自该n井形成；
基极，自该p井形成；以及
射极，自该n型源极形成。
6.如权利要求1所述的静电放电装置，包含第二NPN晶体管，该第二NPN晶体管包括：
基极，自该p井形成；
集极，自该n型漏极形成；以及
射极，自该n型源极形成。
7.如权利要求1所述的静电放电装置，包含：
硅控整流器，包括：
第一PNP晶体管，包括：
射极，自该p型源极区域及/或p型漏极区域形成，
基极，自该n井形成，以及
集极，自该p井形成；以及
第一NPN晶体管，包括：
集极，自该n井形成；
基极，自该p井形成；以及
射极，自该n型源极形成；以及
第二NPN晶体管，包括：
基极，自该p井形成；
集极，自该n型漏极形成；以及
射极，自该n型源极形成。
8.如权利要求7所述的静电放电装置，其中：
该第一PNP晶体管的该基极电连接至在该n井处的该第一NPN晶体管的该集极；
该第一NPN晶体管的该基极、该第一PNP晶体管的该集极以及该第二NPN晶体管的该基极一起电连接于该p井处；以及
该第一和第二NPN晶体管的该射极一起电连接于该n型源极处。
9.如权利要求8所述的静电放电装置，其中，该硅控整流器与该第二NPN晶体管并联电连接在该输入节点与该接地节点之间。
10.如权利要求9所述的静电放电装置，包含形成自该衬底的固有电阻率的衬底电阻器，该衬底电阻器在该第一NPN晶体管与该接地节点之间电连接。
11.一种集成电路的静电放电(ESD)装置，包含：
衬底；
配置在该衬底内的n型源极、n型漏极以及p井，该p井位于该n型源极与该n型漏极下方；以及
配置在该衬底内的p型源极区域及/或p型漏极区域以及n井，该n井位于该p型源极区域及/或p型漏极区域的下方，该n井与p井彼此足够靠近以在之间形成np结；
其中，该p型源极区域及/或p型漏极区域与该n型漏极电连接至共同的输入节点；以及
其中，该n型源极与该p井通过共同的接地节点电连接至接地。
12.如权利要求11所述的静电放电装置，包含：
硅控整流器，包括：
第一PNP晶体管，包括：
射极，自该p型源极区域及/或p型漏极区域形成，
基极，自该n井形成，以及
集极，自该p井形成；以及
第一NPN晶体管，包括：
集极，自该n井形成；
基极，自该p井形成；以及
射极，自该n型源极形成；以及
第二NPN晶体管，包括：
基极，自该p井形成；
集极，自该n型漏极形成；以及
射极，自该n型源极形成。
13.如权利要求12所述的静电放电装置，其中：
该第一PNP晶体管的该基极电连接至在该n井处的该第一NPN晶体管的该集极；
该第一NPN晶体管的该基极、该第一PNP晶体管的该集极以及该第二NPN晶体管的该基极一起电连接于该p井处；以及
该第一和第二NPN晶体管的该射极一起电连接于该n型源极处。
14.如权利要求12所述的静电放电装置，其中，该硅控整流器与该第二NPN晶体管并联电连接在该输入节点与该接地节点之间。
15.如权利要求12所述的静电放电装置，包含形成自该衬底的固有电阻率的衬底电阻器，该衬底电阻器在该第一NPN的该基极与该接地节点之间电连接。
16.如权利要求12所述的静电放电装置，其中，当ESD事件通过该输入节点传导时，在该静电放电装置中3.5至5伏之间的ESD电压范围内的累积崩溃从该第二NPN晶体管的集极至基极被引发。
17.如权利要求16所述的静电放电装置，其中，当累积崩溃从该第二NPN晶体管的集极至基极被引发时，电流会在该第一与第二NPN晶体管的该基极中被感应，以允许该硅控整流器在该静电放电装置正在传导0.5安培或更小的ESD电流时将该静电放电装置的该ESD电压传导并且下降至1.2伏至2.5伏的范围内。
18.如权利要求17所述的静电放电装置，其中，连接在该第一NPN晶体管的该基极与该接地节点之间的衬底电阻上的电压降在ESD事件期间闩锁硅控整流器。
19.如权利要求18所述的静电放电装置，其中，该静电放电装置可以传导高达2安培的ESD电流而不被损坏。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243047B2 (en) * 2016-12-08 2019-03-26 Globalfoundries Inc. Active and passive components with deep trench isolation structures
US10453836B2 (en) 2017-08-17 2019-10-22 Globalfoundries Singapore Pte. Ltd. High holding high voltage (HHHV) FET for ESD protection with modified source and method for producing the same
US10854647B2 (en) * 2018-11-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photo diode with dual backside deep trench isolation depth
US10580765B1 (en) * 2018-12-02 2020-03-03 Nanya Technology Corporation Semiconductor structure for electrostatic discharge protection
US11171132B2 (en) * 2019-10-03 2021-11-09 Globalfoundries U.S. Inc. Bi-directional breakdown silicon controlled rectifiers
TWI732615B (zh) * 2020-07-01 2021-07-01 世界先進積體電路股份有限公司 靜電放電保護裝置及電路

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329147A (en) * 1993-01-04 1994-07-12 Xerox Corporation High voltage integrated flyback circuit in 2 μm CMOS
US6016002A (en) * 1996-12-20 2000-01-18 Texas Instruments Incorporated Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection
EP0975023A1 (en) * 1998-07-24 2000-01-26 Sharp Kabushiki Kaisha Electrostatic discharge protection for salicided devices and method of making same
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
KR20100068657A (ko) * 2008-12-15 2010-06-24 주식회사 하이닉스반도체 정전기 방전 회로
EP2725613A1 (en) * 2012-10-26 2014-04-30 Ceramate Technical (Suzhou) Co., Ltd. An LED having two pins that handle contingencies of open, static electricity, and surge
CN103811484A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 包括半导体鳍的esd器件
CN103959458A (zh) * 2011-11-04 2014-07-30 美商新思科技有限公司 用于将电压浮置或者将电压施加置集成电路的阱的方法和设备
CN104600104A (zh) * 2014-12-12 2015-05-06 上海贝岭股份有限公司 高保持电压可控硅结构
CN105390442A (zh) * 2014-08-28 2016-03-09 格罗方德半导体公司 于非平面输出晶体管的非平面静电放电装置及其共同制造
CN105556667A (zh) * 2015-09-08 2016-05-04 香港应用科技研究院有限公司 用于高hbm esd保护能力的横向二极管和垂直scr混合结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275962B1 (ko) * 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
US6850397B2 (en) * 2000-11-06 2005-02-01 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation
EP1949425A4 (en) * 2005-10-14 2010-08-18 Silicon Space Technology Corp RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
DE102006022105B4 (de) * 2006-05-11 2012-03-08 Infineon Technologies Ag ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis
JP2010067846A (ja) * 2008-09-11 2010-03-25 Panasonic Corp 静電放電保護回路を備えた半導体装置
JP5662257B2 (ja) * 2011-06-15 2015-01-28 株式会社東芝 半導体装置
US9269704B2 (en) * 2012-05-15 2016-02-23 Nuvoton Technology Corporation Semiconductor device with embedded silicon-controlled rectifier
US9147676B2 (en) * 2013-10-02 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. SCRs with checker board layouts
US20150124360A1 (en) * 2013-11-01 2015-05-07 Nathan D. Jack Inverter-embedded silicon controlled rectifier
US9368500B2 (en) * 2013-11-05 2016-06-14 United Microelectronics Corp. Complementary metal-oxide-semiconductor device
US9177951B2 (en) * 2014-01-06 2015-11-03 Globalfoundries Inc. Three-dimensional electrostatic discharge semiconductor device
US9343567B2 (en) * 2014-08-08 2016-05-17 United Microelectronics Corp. Semiconductor device
US9601480B2 (en) * 2014-08-21 2017-03-21 Apple Inc. Single junction bi-directional electrostatic discharge (ESD) protection circuit
US9318479B2 (en) * 2014-08-21 2016-04-19 Apple Inc. Electrostatic discharge (ESD) silicon controlled rectifier (SCR) with lateral gated section
CN204792790U (zh) * 2015-07-02 2015-11-18 厦门元顺微电子技术有限公司 一种具有低触发电压强鲁棒性的lvtscr器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329147A (en) * 1993-01-04 1994-07-12 Xerox Corporation High voltage integrated flyback circuit in 2 μm CMOS
US6016002A (en) * 1996-12-20 2000-01-18 Texas Instruments Incorporated Stacked silicon-controlled rectifier having a low voltage trigger and adjustable holding voltage for ESD protection
EP0975023A1 (en) * 1998-07-24 2000-01-26 Sharp Kabushiki Kaisha Electrostatic discharge protection for salicided devices and method of making same
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
KR20100068657A (ko) * 2008-12-15 2010-06-24 주식회사 하이닉스반도체 정전기 방전 회로
CN103959458A (zh) * 2011-11-04 2014-07-30 美商新思科技有限公司 用于将电压浮置或者将电压施加置集成电路的阱的方法和设备
EP2725613A1 (en) * 2012-10-26 2014-04-30 Ceramate Technical (Suzhou) Co., Ltd. An LED having two pins that handle contingencies of open, static electricity, and surge
CN103811484A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 包括半导体鳍的esd器件
CN105390442A (zh) * 2014-08-28 2016-03-09 格罗方德半导体公司 于非平面输出晶体管的非平面静电放电装置及其共同制造
CN104600104A (zh) * 2014-12-12 2015-05-06 上海贝岭股份有限公司 高保持电压可控硅结构
CN105556667A (zh) * 2015-09-08 2016-05-04 香港应用科技研究院有限公司 用于高hbm esd保护能力的横向二极管和垂直scr混合结构

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