DE102017213788B4 - Eine ESD-Vorrichtung für eine Halbleiterstruktur - Google Patents

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Abstract

Elektrostatische Entladungs (ESD) - Vorrichtung (100) für eine integrierte Schaltung (10), umfassend:ein Substrat (132) mit einem sich längs erstreckenden Fin (102), der darauf angeordnet ist;einen ersten FinFET vom n-Typ, der innerhalb des Fins angeordnet ist, wobei der FinFET vom n-Typ ein Source vom n-Typ (104), ein Drain vom n-Typ (106) und eine p-Wanne (108) umfasst, die innerhalb des Substrats (132) unter Source (104) und Drain (106) angeordnet ist, undeinen FinFET vom p-Typ, der innerhalb des Fins (102) angeordnet ist, wobei der FinFET vom p-Typ einen Source/Drainbereich vom p-Typ (112) und eine n-Wanne (114) umfasst, die innerhalb des Substrats (132) unter dem Source/Drainbereich (112) angeordnet ist, wobei die n-Wanne (114) und die p-Wanne (108) nahe genug beieinander angeordnet sind, um dazwischen einen np-Übergang (116) zu bilden;wobei der Source/Drainbereich vom p-Typ (112) des FinFET vom p-Typ und das Drain vom n-Typ (106) des FinFET vom n-Typ mit einem gemeinsamen Eingangsknoten (118) elektrisch verbunden sind;wobei der FinFET vom n-Typ und der FinFET vom p-Typ elektrisch verbunden sind, um als ein Silizium gesteuerter Gleichrichter (SCR) (170) parallel zu einem zweiten NPN-Transistor (148) zu fungieren, wenn ein ESD-Ereignis durch den gemeinsamen Eingangsknoten (118) übertragen wird.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft einen elektrostatischen Entladungs(ESD)-Schutz für Halbleiterstrukturen. Insbesondere betrifft die Erfindung eine ESD-Vorrichtung für eine FinFET-Halbleiterstruktur mit einem zu einem NPN-Transistor parallelen Silizium-gesteuerten Gleichrichter (SCR).
  • HINTERGRUND
  • Mit konstanter Verkleinerung und zunehmend anspruchsvolleren Anforderungen an die Geschwindigkeit und Funktionalität von integrierten Schaltungen mit ultrahoher Dichte nimmt auch der Bedarf an Skalierbarkeit und fortschrittlichem Leistungsvermögen von ESD-Vorrichtungen zu. Zusätzlich sind höchstskalierte Halbleitervorrichtungen, wie z.B. eine Fin-Feldeffekttransistor(FinFET)-Vorrichtung, besondere anfällig für ESD-Beanspruchung.
  • Ein ESD-Ereignis stellt ein Ereignis mit hohem Strom (bis zu 2 Ampere), kurzer Zeitdauer (typischerweise 150 Nanosekunden), hoher Spannung (bis zu 2 Kilovolt) dar. Demzufolge darf sich eine ESD-Schutzvorrichtung nicht einschalten, bis die ESD-Spannung über die maximale Betriebsspannung der Vorrichtungen ansteigt, die sie schützen soll, soll sich jedoch im Allgemeinen erst innerhalb einer Nanosekunde (ns) einschalten, bevor die ESD-Spannung ein Niveau erreicht, das diese Vorrichtungen beschädigen würde. Die ESD-Vorrichtung soll die ESD-Spannung auf ein möglichst niedriges Niveau festlegen, um eine Beschädigung jeder Halbleitervorrichtung zu vermeiden. Ferner muss die ESD-Vorrichtung dazu in der Lage sein, wenigstens ein Ampere an ESD-Strom abzuleiten. Im Allgemeinen werden ESD-Vorrichtungen auf allen Eingabe- und Ausgabe (I/O) -Vorrichtungen zwischen Versorgungsleitungen (wenn möglich) und zwischen Versorgungsleitungen und Masse realisiert.
  • Bekannte ESD-Vorrichtungen verwenden stark dotierte Source/Drainbereiche der FinFETs zusammen mit dem darunterliegenden leicht dotierten Wannenabschnitt des Bulksubstrats, um einen NPN-Bipolartransistor in Reihe zu einem Lastwiderstand zu bilden. Es ist problematisch, dass diese Arten von ESD-Vorrichtungen die ESD-Spannung typischerweise auf zwischen 3,5-5 Volt (V) festlegen und lediglich etwa 0,7 Ampere (A) tragen, bevor sie beschädigt werden.
  • Eine andere bekannte ESD-Vorrichtung verwendet die umgebende Halbleiterstruktur eines FinFETs zur Bildung einer Thyristor(SCR, silicon-controlled rectifier)-Vorrichtung, um die ESD-Spannung festzulegen und den ESD-Strom abzuleiten. Diese SCR-Vorrichtungen können einen gegenüber den NPN-Transistorvorrichtungen viel größeren Strom tragen. Typischerweise schaltet sich die SCR-Vorrichtungen jedoch nicht ein, bis die ESD-Spannung wenigstens 15 Volt erreicht, wobei viele Halbleitervorrichtungen Schaden nehmen, die geschützt werden sollen.
  • Bekannt ist dabei aus US 2015 / 0 124 360 A1 eine Niederleistungsklemm- bzw. Treiberschaltung mit einem SCR-Thyristor welcher in eine Inverter-Schaltung eingebettet ist. US 2016 0 056 147 A1 und US 2015 / 0 380 396 A1 lehren SCR-ESD-Schutzschaltungen, die innerhalb eines Fins gebildet werden.
  • Demgemäß besteht ein Bedarf an einer ESD-Vorrichtung, die sich bei einem Spannungsniveau einschaltet, welches höher ist als der maximale Betriebsbereich der Vorrichtungen, die sie schützen soll, und kleiner ist als ein Spannungsniveau, das diese Vorrichtungen beschädigt. Zusätzlich besteht ein Bedarf daran, dass die ESD-Vorrichtung die ESD-Spannung auf eine sehr geringe Spannung festlegen kann, beispielsweise bei 3 Volt oder weniger. Ferner besteht ein Bedarf an einer ESD-Vorrichtung, die den ESD-Strom auf Niveaus über 1 A ohne Schaden ableitet.
  • KURZE BESCHREIBUNG
  • Die vorliegende Erfindung bietet gegenüber dem Stand der Technik durch Bereitstellung einer ESD-Vorrichtung Vorteile und Alternativen, wobei sich die ESD-Vorrichtung bei ungefähr 4 Volt einschalten kann, mehr als 2 Ampere eines ESD-Strompulses handhaben kann und den ESD-Spannungspuls auf weniger als 3 Volt festlegt. Zusätzlich erfordert die ESD-Vorrichtung keinen Lastwiderstand und kann folglich gegenüber dem Stand der Technik leichter skaliert werden.
  • Eine erfindungsgemäße elektrostatische Entlade(ESD)-Vorrichtung für eine integrierte Schaltung ist eine Vorrichtung gemäß Anspruch 1, eine erfindungsgemäße ESD-Vorrichtung einer integrierten Schaltung ist eine Vorrichtung gemäß Anspruch 11 oder 14.
  • Figurenliste
  • Die Erfindung ist durch die folgende detaillierte Beschreibung zusammen mit den beiliegenden Figuren verständlicher, in denen:
    • 1 ein elektrisches Schema einer integrierten Schaltung mit einer bekannten ESD-Vorrichtung zeigt;
    • 2A eine perspektivische Ansicht der bekannten ESD-Vorrichtung aus 1 zeigt;
    • 2B eine Aufsicht von 2A zeigt;
    • 3 ein elektrisches Schema zeigt, welches die Struktur der bekannten ESD-Vorrichtung aus 2A überlagert.
    • 4 eine kombinierte Darstellung eines ESD-Spannungspulses zu einem ESD-Strompuls und eines Verluststroms zum ESD-Strompuls der bekannten Vorrichtung aus 3 zeigt;
    • 5 eine Aufsicht einer ESD-Vorrichtung gemäß der vorliegenden Erfindung zeigt;
    • 6 eine Seitenansicht der ESD-Vorrichtung entlang der Linie 6-6 in 5 gemäß der vorliegenden Erfindung zeigt;
    • 7 ein elektrisches Schema zeigt, das die Struktur der ESD-Vorrichtung aus 6 gemäß der vorliegenden Erfindung überlagert;
    • 8 das elektrische Schema aus 7 ohne die überlagernde Struktur der ESD-Vorrichtung gemäß der vorliegenden Erfindung zeigt; und
    • 9 einen kombinierten Graphen von einem ESD-Spannungspuls gegen einen ESD-Strompuls und einem Verluststrom gegen einen ESD-Strompuls der ESD-Vorrichtung aus 7 gemäß der vorliegenden Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Bestimmte beispielhafte Ausführungsformen werden nun beschrieben, um ein allgemeines Verständnis der Prinzipien der Struktur, Funktion, Herstellung und Verwendung der Verfahren, Systeme und Vorrichtungen bereitzustellen, die hierin offenbart sind. Ein oder mehrere Beispiele dieser Ausführungsformen sind in den beiliegenden Figuren dargestellt. Die zusammen mit einer beispielhaften Ausführungsform dargestellten oder beschriebenen Merkmale können mit den Merkmalen von anderen Ausführungsformen kombiniert werden. Solche Modifizierungen und Änderungen sollen in den Rahmen der vorliegenden Erfindung fallen.
  • Die 1-3 stellen verschiedene beispielhafte Ausführungsformen bekannter ESD-Vorrichtungen für Halbleiterstrukturen und deren Leistungsvermögen dar. Die 4-8 stellen verschiedene beispielhafte Ausführungsformen einer ESD-Vorrichtung mit einem SCR in Parallelschaltung zu einem NPN-Transistor und deren Leistungsvermögen gemäß der vorliegenden Erfindung dar.
  • Mit Bezug auf 1 stellt ein ESD-Ereignis ein Hochstromereignis von kurzer Zeitdauer dar, das über die Betriebsdauer einer integrierten Schaltung häufig genug auftritt und nicht vermieden werden kann. Das ESD-Ereignis kann z.B. an der integrierten Schaltung einfach durch die Berührung eines menschlichen Fingers auftreten. Ein menschlicher Körper kann einen elektrischen Strom bis zu 2 Ampere mit einem Spannungspotential von bis zu 2 kV in einem Puls von 150 ns über eine Halbleiterstruktur einer integrierten Schaltung entladen.
  • Demzufolge soll zum Schutz einer integrierten Schaltung vor einem ESD-Ereignis eine ESD-Schutzvorrichtung dazu in der Lage sein, sich schnell (weniger als 1 ns) einzuschalten, um den ESD-Spannungspuls unter einem Niveau festzuklemmen, das die einzelnen Komponenten der integrierten Schaltung beschädigen kann, und den ESD-Strompuls zu Masse abzuleiten. Die ESD-Vorrichtung soll den ESD-Strompuls für 150 ns ohne Schaden tragen. Zusätzlich muss die ESD-Vorrichtung skalierbar sein, um integrierte Schaltungen von zunehmend geringerer Größe zu schützen.
  • 1 zeigt ein vereinfachtes Schema einer integrierten Schaltung 10 mit bekannten ESD-Vorrichtungen 12, die darin zum Schutz vorgesehen sind. Die integrierte Schaltung 10 umfasst einen Eingabeversorgungsanschluss (oder Versorgung) 14 (mit ihrer zugeordneten Versorgungsleitung 16), einen Masseanschluss 18 (mit seinen zugeordneten Masseleitungen 20), einen Signaleingangsanschluss 22 (mit seinen zugeordneten Signaleingangsleitungen 24) und einen Signalausgangsanschluss 26 (mit seinen zugeordneten Signalausgangsleitungen 28), die alle zur Bereitstellung von Energie und/oder Signalen in und von der Schaltung 30 der integrierten Schaltung 10 heraus vorgesehen sind. Zum Schutz der Schaltung 30 gegenüber einem ESD-Ereignis sind die ESD-Vorrichtungen 12 im Allgemeinen an allen Eingangszellen 32 und allen Ausgangszellen 34 angeordnet, die die Schaltung 30 unterstützen. Zusätzlich sind die ESD-Vorrichtungen 12 im Allgemeinen zwischen den Versorgungsleitungen 16 und den Masseleitungen 20 der integrierten Schaltung 10 angeordnet.
  • Mit Bezug auf die 2A und 2B sind eine vereinfachte perspektivische Ansicht (2A) und eine Aufsicht (2B) der bekannten ESD-Vorrichtung 12 der in 1 schematisch dargestellten integrierten Schaltung 10 gezeigt. Die ESD-Vorrichtung 12 verwendet die verschiedenen np-Übergänge, die in der Halbleiterstruktur eines herkömmlichen Fin-Feldeffekttranistors vom n-Typ (FinFET vom n-Typ oder NFET) vorhanden sind, um den NFET während eines ESD-Ereignisses in einen NPN-BJT-Transistor (oder NPN-Transistor) umzuwandeln.
  • Insbesondere umfasst die ESD-Vorrichtung 12 eine Anordnung von sich längs erstreckenden parallelen Fins 36, die über einem Bulksubstrat 38 gebildet sind. Jeder Fin 36 umfasst einen epitaktisch gewachsenen Sourcebereich 40 vom n-Typ und einen relativ länglichen epitaktisch gewachsenen Drainbereich 42 vom n-Typ, die durch einen Kanalbereich 44 dazwischen getrennt sind. Über den sich vertikal erstreckenden Seiten und einer Oberseite des Kanalbereichs 44 ist ein Gate 46 angeordnet. Innerhalb des unteren Abschnitts des Fins 36 und teilweise in dem Substrat 38 ist eine p-Wanne 48 angeordnet. Der Sourcebereich 40 und der Drainbereich 42 sind mit Dotierstoffen vom n-Typ bedeutend stärker dotiert als die p-Wanne mit Dotierstoffen vom p-Typ dotiert ist. Zum Beispiel sind das Source 40 und Drain 42 typischerweise mit fünfwertigen Verunreinigungen vom n-Typ dotiert, wie z.B. Phosphor, Arsen oder Antimon, innerhalb eines Bereichs von 1×1018/cm2-6×1022/cm2, während die p-Wanne 48 typischerweise mit dreiwertigen Verunreinigungen vom p-Typ dotiert ist, wie z.B. Bor/Fluor-Implantaten (z.B. B, F, BF oder BF2), Gallium oder Indium, innerhalb eines Bereichs von 1×1015/cm2-1×1018/cm2.
  • Die p-Wanne 48 ist direkt unter Source 40 und Drain 42 von jedem Fin 36 angeordnet. Gemäß der ausführlicheren Erläuterung hierin ist es wichtig, dass der Grenzbereich 50 zwischen dem relativ stark dotierten Source 40 und der relativ leicht dotierten p-Wanne 48 einen ersten np-Übergang 50 bildet. Zusätzlich ist es wichtig, dass der Grenzbereich 52 zwischen dem relativ stark dotierten Drain 42 und der relativ leicht dotierten p-Wanne 48 einen zweiten np-Übergang 52 bildet.
  • Zur Klarheit ist ein np-Übergang gut bekannt, wobei sich ein Verarmungsbereich am np-Übergang bildet. Insbesondere, wenn ein Halbleitermaterial vom n-Typ und ein Halbleitermaterial vom p-Typ einen np-Übergang bilden, diffundieren freie Elektronen der Dotierstoffe vom n-Typ im Halbleitermaterial vom n-Typ (in diesem Fall, das Source 40 und Drain 42) entlang des np-Übergangs zu dem Material vom p-Typ (in diesem Fall, die p-Wanne 48), wobei ein Bereich von positiv geladenen Ionen auf der Seite vom n-Typ des pn-Übergangs verbleibt. Gleichzeitig diffundieren Löcher der Dotierstoffe vom p-Typ im Halbleitermaterial vom p-Typ (in diesem Fall, der p-Wanne 48) über den np-Übergang in das Material vom n-Typ (in diesem Fall das Source 40 und Drain 42), wobei ein Bereich aus negativ geladenen Ionen auf der Seite vom p-Typ des np-Übergangs verbleibt. Der Bereich der negativ geladenen Ionen auf der Seite vom p-Typ (z.B. die p-Wanne) und die positiv geladenen Ionen auf der Seite vom n-Typ (z.B. das Source 40 und Drain 42) sind als Verarmungsbereich bekannt, der durch jeden np-Übergang gebildet wird.
  • Die auf jeder Seite eines pn-Übergangs vorhandenen Ionen rufen eine Spannungsbarriere (einen inhärenten Spannungspotentialunterschied) hervor, der sich über dem pn-Übergang bildet, wobei das Material vom n-Typ bezüglich dem Material vom p-Typ innerhalb des Verarmungsbereichs positiv ist. Die Spannungsbarriere muss erst überkommen werden, bevor ein Strom durch den Übergang fließen kann. Falls das Halbleitermaterial durch Germanium dargestellt wird beträgt die Spannungsbarriere grundsätzlich 0,3 V. Falls das Halbleitermaterial durch Silizium dargestellt wird beträgt die Spannungsbarriere grundsätzlich 0,7 V. Falls eine externe Spannungsquelle (z.B. ein ESD-Spannungspuls während eines ESD-Ereignisses) an den pn-Übergang angelegt wird, so dass die Seite vom p-Typ gegenüber der Seite vom n-Typ positiver ist, dann wird der pn-Übergang in Durchlassrichtung vorgespannt, der Verarmungsbereich verkleinert sich und es fließt ein Strom entlang des pn-Übergangs bei lediglich einem Spannungsabfall gleich dem der ursprünglichen Spannungsbarriere (z.B. 0,3 V für Germanium und 0,7 V für Silizium). Falls jedoch die externe Spannungsquelle angelegt wird, so dass die Seite vom n-Typ sogar gegenüber der Seite vom p-Typ positiver wird, dann wird der pn-Übergang in Sperrrichtung vorgespannt, der Verarmungsbereich dehnt sich aus und es fließt kein Strom, bis die Spannung entlang des pn-Übergangs bedeutend hoch ist, so dass ein Lawinendurchbruch bewirkt wird, der entlang des pn-Übergangs auftritt. Demzufolge wird der pn-Übergang als eine Diode betrieben, in der ein Stromfluss in der Sperrrichtung unterdrückt wird und ein Stromfluss in der Durchlassrichtung zugelassen wird.
  • Ein Lawinendurchbruch ist gut bekannt und tritt auf, wenn die Spannung entlang des in Sperrrichtung vorgespannten pn-Übergangs ausreichend groß wird (manchmal 15 Volt oder mehr), so dass Ladungsträger (Elektronen oder Löcher) auf ausreichend hohe Geschwindigkeiten beschleunigt werden, so dass andere gebundene Ladungsträger herausgeschlagen werden. Diese neuen freien Ladungsträger schlagen wiederum mehrere Ladungsträger heraus, wobei ein Lawineneffekt erzeugt wird, der den Stromfluss schnell vergrößert und häufig Komponenten beschädigt, die für diese starken Ströme nicht ausreichend ausgelegt sind.
  • Mit weiterem Bezug auf die 2A und 2B bilden Source 40, Drain 42, Kanal 44, Gate 46 und die p-Wanne 48 die Struktur eines NFET, der allgemein in der Schaltung 30 der integrierten Schaltung 10 verwendet wird. Diese Struktur ist, wenn als NFET verwendet, derart ausgelegt, dass sie einen Strom von Milliampere durch den Kanal 44 leiten kann. Die ESD-Vorrichtung 12 muss jedoch dazu in der Lage sein, während eines ESD-Ereignisses verschiedene Größenordnungen eines Stroms zu leiten, der größer ist als ein Strom während des Betriebs des NFET (z.B. in der Größenordnung von 0,5 bis 2 Ampere). Aus diesem Grund werden die np-Übergange 50 und 52 eingesetzt, so dass sie als ein NPN-Transistor fungieren, der einen Strom während eines ESD-Ereignisses durch das Bulksubstrat 38 leiten kann.
  • Die ESD-Vorrichtung 12 umfasst auch einen p-Wannenanschluss 54, der mit Dotierstoffen vom p-Typ dotiert ist. Der p-Wannenanschluss 54 stellt einen Fortsatz zwischen der p-Wanne 48 und einer Masse 70 (in 3 am besten ersichtlich) der integrierten Schaltung 10 bereit. Zusätzlich überlagern eine Drain-Silicidschicht 56, eine Source-Silicidschicht 58 und eine Wannenanschluss-Silicidschicht 60 entsprechend das Drain 42, das Source 40 und den Wannenanschluss 54. Es ist jede Silicidschicht 56, 58, 60 erforderlich, um entsprechende elektrische Kontakte zu Drain 42, Source 40 und dem Wannenanschluss 54 zu bilden. Zusätzlich dient jede Silicidschicht 56, 58, 60 als elektrische Leitung, die jedes Drain 42, Source 40 und alle Wannenanschlüsse 54 entsprechend als drei separate und sich parallel erstreckende Knoten verbindet.
  • Eine S-Blockschicht 62 überlagert einen Hauptabschnitt des Drains 42, um einen silicidfreien Abschnitt 64 des Drains 42 zu bilden. Da Silicide viel bessere Leiter sind als das epitaktisch gewachsene Drain-Material (typischerweise Silizium, Germanium oder dergleichen), ist der Widerstand des silicidfreien Abschnitts 64 des Drains 42 bedeutend größer als der Widerstand des mit der Drain-Silicidschicht 56 bedeckten Abschnitts des Drains 42. Dementsprechend dient der silicidfreie Abschnitt 64 des Drains 42 als ein Lastwiderstand in Reihe zum NPN-Transistor der ESD-Vorrichtung 12, wie nachfolgend ausführlicher beschrieben wird.
  • Mit Bezug auf 3 ist ein funktionales elektrisches Schema 66 gezeigt, das die Struktur der bekannten ESD-Vorrichtung 12 überlagert. Durch das Source 40, Drain 42 und die p-Wanne 48 wird ein NPN-Transistor 66 gebildet. Das Drain 42 stellt den betriebsfähigen Kollektor (C) dar und die p-Wanne 48 stellt die betriebsfähige Basis (B) dar, die zusammen den zweiten np-Übergang 52 des Transistors 66 bilden. Das Source 40 stellt den betriebsfähigen Emitter (E) dar, der den zweiten np-Übergang 50 des Transistors 66 zusammen mit der p-Wanne 48 bildet. Der Widerstand des Substrats 38 fungiert als ein Widerstand 68 (Rsub), der zwischen der Basis B (p-Wanne 48) und Masse 70 mit dem Wannenanschluss 54 verbunden ist. Der Emitter E (Source 40) ist mit Masse 70 verbunden. Schließlich dient der silicidfreie Abschnitt 64 des Drains 42 als ein Lastwiderstand 72 (Rb), der mit einem eingehenden ESD-Spannungspuls (Vesd) 71 von dem Kollektor C (Drain 42) durch die Drain-Silicidschicht 56 verbunden ist.
  • Mit Bezug auf 4 ist ein kombinierter Graph 74 aus einem ESD-Spannungspuls gegen einen ESD-Strompuls 76 und einem Verluststrom gegen den ESD-Strompuls 78 dargestellt. Gewöhnlich ruht die ESD-Vorrichtung 12 während des Betriebs, da der Transistor 66 aufgrund des in Sperrrichtung vorgespannten pn-Übergangs 52 nicht aktiv ist. Wenn jedoch ein ESD-Ereignis auftritt, tritt ein ESD-Spannungspuls durch die Drain-Silicidschicht 56 in die ESD-Vorrichtung 12 ein und die Spannung entlang der ESD-Vorrichtung 12 steigt rapide an. Wenn der ESD-Spannungspuls ungefähr 4 Volt erreicht, tritt ein Lawinendurchbruch (Punkt 80 im Graph 76) entlang des pn-Übergangs 52 auf, so dass der Transistor 66 dazu gezwungen wird, leitend zu sein.
  • Es ist wichtig anzumerken, dass die Lawinendurchbruchspannung entlang des pn-Übergangs 52 größer ist als die höchste Betriebsspannung der Vorrichtungen innerhalb der Schaltung 30 der integrierten Schaltung 10 (am besten in 1 gezeigt), jedoch kleiner als ein Spannungsniveau, das diese Vorrichtungen beschädigt. Der Grund für die relativ niedrige Lawinendurchbruchspannung von ungefähr 4 V besteht zum größten Teil im Unterschied zwischen den Dotierstoffkonzentrationen zwischen Drain 42 und der p-Wanne 48. Das Drain 42 weist eine relativ starke Dotierstoffkonzentration vom n-Typ auf, die typischerweise innerhalb eines Bereichs von 1×1018/cm2-6×1022/cm2 liegt, wohingegen die p-Wanne eine relativ leichte Dotierstoffkonzentration vom p-Typ aufweist, die typischerweise in einem Bereich von 1×1015/cm2-1×1018/cm2 liegt. Ein pn-Übergang mit einer starken Dotierstoffkonzentration vom n-Typ auf einer Seite und einer leichten Dotierung vom p-Typ auf der anderen Seite löst im Allgemeinen einen Lawinendurchbruch in einem Bereich von 4 bis 5 V aus, der im Vergleich zu anderen pn-Übergangskonzentrationen relativ gering ist, beispielsweise wenn die Dotierstoffkonzentrationen leicht und ungefähr gleich sind.
  • Fast gleichzeitig damit fließt ein Anfangsstrom durch die Basis B zu Masse 70, der die Spannung an der Basis auf ein Niveau bringt, das hoch genug ist, um den NPN-Transistor 66 in seinem normalen Betriebsmodus einzuschalten. Da sich der Transistor einschaltet, nimmt die Kollektorspannung auf eine Rückschnapphaltespannung (Punkt 82 in Graph 76) von ungefähr 3,8 Volt (V) ab, die den np-Übergang 52 aus dem Lawinendurchbruch herausbringt. Der Lastwiderstand 72 ist dimensioniert, um den Strom durch den Transistor 66 zu begrenzen und eine Beschädigung des Transistors während des ESD-Ereignisses zu verhindern. Die Rückschnapphaltespannung 82 von ungefähr 3,8 V ist aufgrund des kombinierten Spannungsabfalls über dem Transistor 66 und dem Lastwiderstand 72 nicht viel kleiner als die anfängliche Lawinendurchbruchspannung von ungefähr 4 V.
  • Daraufhin wird die ESD-Vorrichtung weiterhin für die Zeitdauer des ESD-Ereignisses einen Strom leiten. Die ESD-Vorrichtung kann bis ungefähr 0,7 Ampere (A) bei ungefähr 4,8 Volt (Punkt 84 in Graph 76) tragen. An diesem Punkt springt jedoch der Verluststrom 78 um mehrere Größenordnungen von ungefähr 5.E-08 A auf ungefähr 5.E-06 A (Punkt 86 in Graph 78), was anzeigt, dass die ESD-Vorrichtung beschädigt ist.
  • Es ist problematisch, dass diese Art von ESD-Vorrichtung 12 aus dem Stand der Technik vor ihrer Beschädigung auf ungefähr 0,7 A begrenzt ist. Zusätzlich kann die Größe des Lastwiderstands 72 (der silicidfreie Abschnitt 64 von Drain 42) nicht einfach skaliert werden, da die Fähigkeit des Lastwiderstands 72 zur Begrenzung des ESD-Stroms durch seinen inhärenten Widerstand festgelegt wird. Es ist auch problematisch, dass die Rückschnapphaltespannung 82 ungefähr gleich dem anfänglichen Lawinendurchbruch 80 ist, was bedeutet, dass die während des ESD-Ereignisses abgeführte Energie relativ hoch ist.
  • Mit Bezug auf 5 ist eine Aufsicht einer ESD-Vorrichtung 100 gemäß der vorliegenden Erfindung gezeigt. Die ESD-Vorrichtung 100 umfasst eine Anordnung aus sich längs erstreckenden parallelen Fins 102. Jeder Fin 102 umfasst einen Source-Bereich 104 vom n-Typ und einen Drain-Bereich 106 vom n-Typ, die über einer p-Wanne 108 angeordnet und durch ein Gate 110 getrennt sind, um die Struktur eines NFET festzulegen. Zusätzlich umfasst jeder Fin 102 auch eine Mehrzahl von Source/Drain-Bereichen 112 vom p-Typ, die über einer n-Wanne 114 angeordnet und durch ein Gate 110 getrennt sind, um die Struktur eines Feldeffekttransistors vom p-Typ (FinFET vom p-Typ oder PFET) festzulegen.
  • Es ist wichtig, dass die n-Wanne 114 und die p-Wanne 108 nahe genug beieinander angeordnet sind, um dazwischen einen np-Übergang 116 zu bilden. Es sind auch alle Source/Drain-Bereiche 112 vom p-Typ und ein Drain 110 vom n-Typ mit einem gemeinsamen Eingangsknoten 118 elektrisch verbunden. Der Eingangsknoten 118 fungiert als Eingang der ESD-Vorrichtung 100 und ist im Allgemeinen mit einer Eingangszelle 32, einer Ausgangszelle 34, einer Versorgungsleitung 16, einer Energiequelle (oder Anschluss) 14 (wie z.B. in 1 dargestellt ist) oder dergleichen verbunden. Der Eingangsknoten 118 ist auch dort, wo ein ESD-Spannungspuls 125 (Vesd) während eines ESD-Ereignisses in die ESD-Vorrichtung 100 eintreten würde.
  • Die ESD-Vorrichtung 100 umfasst auch einen p-Wannenanschluss 120, der einen Fortsatz der p-Wanne 108 darstellt. Der p-Wannenanschluss (und folglich die p-Wanne) ist mit einem gemeinsamen Masseknoten 122 verbunden, der wiederum mit einer elektrischen Masse 124 der integrierten Schaltung verbunden ist (z.B. der integrierten Schaltung 10, wie in 1 am besten dargestellt ist), die die ESD-Vorrichtung 100 vor einem ESD-Ereignis schützen soll.
  • Mit Bezug auf 6 ist eine Seitenansicht der ESD-Vorrichtung 100 entlang der Linie 6-6 in 5 gezeigt. Es gibt vier Arten von pn-Übergängen, die in der Struktur der ESD-Vorrichtung 100 erzeugt sind. Sie sind wie folgt:
    • ein pn-Übergang 126 zwischen allen Source/Drainbereichen 112 vom p-Typ und der n-Wanne 114, wobei die Source/Drainbereiche 112 stark dotiert (typischerweise innerhalb eines Bereichs von Konzentrationen zwischen 1×1018/cm2-6×1022/cm2) und die n-Wanne leicht dotiert ist (typischerweise innerhalb eines Bereichs von 1×1015/cm2-1×1018/cm2);
    • ein pn-Übergang 116 zwischen der p-Wanne 108 und der n-Wanne 114, wobei die p-Wanne leicht dotiert (typischerweise innerhalb eines Konzentrationsbereichs zwischen 1×1015/cm2-1×1018/cm2) und die n-Wanne leicht dotiert ist;
    • ein pn-Übergang 128 zwischen dem Drain-Bereich 106 vom n-Typ und der p-Wanne 108, wobei das Drain 106 stark dotiert (typischerweise innerhalb eines Konzentrationsbereichs zwischen 1×1015/cm2-1×1018/cm2) und die n-Wanne leicht dotiert ist; und
    • ein pn-Übergang 130 zwischen dem Source-Bereich 104 vom n-Typ und der p-Wanne 108, wobei das Source 104 stark dotiert (typischerweise innerhalb eines Konzentrationsbereichs zwischen 1×1018/cm2-6×1022/cm2) und die n-Wanne leicht dotiert ist. In den meisten Fällen ist das Source 104 vom n-Typ und das Drain 106 vom n-Typ im Wesentlichen auf gleichen Konzentrationsniveaus dotiert.
  • Ein Bulksubstrat 132 liegt unter der n-Wanne 116 und der p-Wanne 108. Das Bulksubstrat 132 ist im Allgemeinen nicht dotiert oder intrinsisch dotiert und weist folglich einen hohen Widerstand auf.
  • Über den Source/Drainbereichen 112 vom p-Typ ist eine Source/Drain-Silicidschicht 134 vom p-Typ angeordnet. Über dem Drain 106 vom n-Typ ist eine Silicidschicht 136 vom n-Typ angeordnet. Über dem Source 104 vom n-Typ ist eine Silicidschicht 138 vom n-Typ angeordnet. Schließlich ist über dem Wannenanschluss 120 vom p-Typ eine Wannenanschluss-Silicidschicht 140 gebildet. Die Silicidschichten 134, 136, 138 und 140 verbessern die elektrische Verbindung der Source/Drainbereiche 112, Drain 106, Source 104 und des Wannenanschlusses 120. Zusätzlich fungiert jede Silicidschicht 134, 136, 138, 140 als eine elektrische Verbindung, die die Source/Drains 112, Drains 106, Sources 104 und Wannenanschlüsse 120 als wenigstens vier separate, sich parallel erstreckende Knoten entsprechend verbinden.
  • In den oberen Abschnitten der p-Wanne 108 und der n-Wanne 114 ist zur Trennung der Source- und Drainbereiche 104, 106 vom n-Typ von den Source/Drainbereichen 112 vom p-Typ ein Flachgrabenisolations (STI) -Bereich 141 angeordnet. Zusätzlich ist ein Paar von leicht dotierten Drain (LDD) -Bereichen 143 innerhalb der Kanäle der NFET- und PFET-Strukturen angeordnet.
  • Mit Bezug auf 7 ist ein funktionales elektrisches Schema 142 gezeigt, das die Struktur der ESD-Vorrichtung 100 gemäß der vorliegenden Erfindung überlagert. Dadurch, dass die ESD-Vorrichtung 100 die NFET- und PFET-Strukturen in großer Nähe zu diesen Strukturen aufweist und diese elektrisch verbindet, wie dargestellt ist, funktioniert die ESD-Vorrichtung 100 als ein Thyristor (SCR, silicon-controlled rectifier) parallel zu einem NPN-Transistor, wenn ein ESD-Ereignis durch den Eingangsknoten 118 zu dem Masseknoten 122 geleitet wird.
  • Insbesondere gibt es drei grundsätzliche BJT-Transistoren, die in den Strukturen der ESD-Vorrichtung 100 inhärent sind. Es gibt einen ersten PNP-Transistor 144, einen ersten NPN-Transistor 146 und einen zweiten NPN-Transistor 148.
  • Der erste PNP-Transistor 144 umfasst einen Emitter (E) 150, der aus dem Source/Drainbereich 112 vom p-Typ gebildet ist, eine Basis (B) 152, die aus der n-Wanne 114 gebildet ist, und einen Kollektor (C) 154, der aus der p-Wanne gebildet ist. Zur Vereinfachung ist lediglich ein einzelner Source/Drainbereich 112 gezeigt, der als Emitter 150 des ersten PNP-Transistors 144 fungiert. Es würden jedoch alle Source/Drainbereiche 112 als Emitter 150 des Transistors 144 fungieren, da sie alle mit dem Eingangsknoten elektrisch parallel verbunden sind. Der erste NPN-Transistor 146 umfasst einen Kollektor 156, der aus der p-Wanne 114 gebildet ist, eine Basis 158, die aus der p-Wanne 108 gebildet ist, und einen Emitter 160, der aus dem Source 104 vom n-Typ gebildet ist.
  • Die Kombination aus dem ersten PNP-Transistor 144 und dem ersten NPN-Transistor 146 bildet die Struktur eines betriebsfähigen SCR 170 (wie am Besten in 8 zu sehen ist). Innerhalb eines solchen SCR ist die Basis 152 des ersten PNP-Transistors mit dem Kollektor 156 des ersten NPN-Transistors innerhalb der n-Wanne 114 verbunden und die Basis 158 des ersten NPN-Transistors ist mit dem Kollektor des ersten PNP-Transistors innerhalb der p-Wanne 108 elektrisch verbunden.
  • Theoretisch kann alleine die SCR-Struktur einen ESD-Schutz in und aus sich selbst heraus ermöglichen. Darin würde jedoch der SCR einen schwerwiegenden Nachteil aufweisen, wonach der ESD-Spannungspuls 125 den SCR dadurch auslösen müsste, dass ein Lawinendurchbruch an der p-Wanne zu der n-Wanne des pn-Übergangs 116 ausgelöst wird. Es ist problematisch, da die p-Wanne 108 und die n-Wanne 114 leicht dotiert sind und ungefähr gleiche Dotierstoffkonzentration aufweisen, liegt die Auslösespannung für den Lawinendurchbruch bei mindestens 15 Volt. Unglücklicherweise würde eine entsprechend hohe Auslöselawinendurchbruchspannung viele Komponenten innerhalb einer integrierten Schaltung (z.B. die integrierte Schaltung 10) beschädigen, die der SCR während eines ESD- Ereignisses schützen soll. Aus diesem Grund ist ein SCR als einzige ESD-Schutzvorrichtung problematisch.
  • Der zweite NPN-Transistor 148 der ESD-Vorrichtung 100 umfasst eine Basis 162, die von der p-Wanne 108 gebildet wird, einen Kollektor 164, der von dem Drain 106 vom n-Typ gebildet wird, und einen Emitter 166, der von dem Source 104 vom n-Typ gebildet wird. Zusätzlich ist die Basis 162 des zweiten NPN-Transistors 148 mit der Basis 158 des ersten NPN-Transistors 146 und dem Kollektor 154 des ersten PNP-Transistors 144 an der p-Wanne 108 elektrisch verbunden. Der Kollektor 164 des zweiten NPN 148 ist auch durch das Drain 106 vom n-Typ mit dem Eingangsknoten 118 verbunden. Schließlich ist der Emitter 166 des zweiten NPN 148 auch mit dem Emitter 160 des ersten NPN 146 an dem Source 104 vom n-Typ verbunden, das über den Masseknoten 122 mit der Masse 124 verbunden ist.
  • Der Widerstand des Bulksubstrats 132 fungiert als ein Widerstand (Rsub) 168, der von der Basis 158 des ersten NPN-Transistors 146 über den Wannenanschluss 120 mit Masse 124 verbunden ist. Schließlich ist es wichtig, dass kein silicidfreier Abschnitt des Drain 106 vom n-Typ in dieser beispielhaften Ausführungsform der ESD-Vorrichtung 100 als Lastwiderstand erforderlich ist.
  • Mit Bezug auf 8 ist der Klarheit halber die Funktion des elektrischen Schemas 142 der ESD-Vorrichtung 100 ohne die überlagernde Struktur der ESD-Vorrichtung 100 dargestellt. Wie aus 8 ersichtlich ist, sind der erste PNP-Transistor 144 und der erste NPN-Transistor 146 verbunden, um als ein SCR 170 zu fungieren. Zusätzlich sind der SCR 170 und der zweite NPN-Transistor 148 zwischen dem Eingangsknoten 118 und dem Masseknoten 122 elektrisch parallel verbunden.
  • Normalerweise ruht die ESD-Vorrichtung 100 während des Betriebs, da der SCR 170 des zweiten NPN-Transistors 148 nicht aktiv ist. Der SCR ist aufgrund des in Sperrrichtung vorgespannten pn-Übergang 116 nicht aktiv, der als Übergang zwischen Basis 152 und Kollektor 154 des ersten PNP-Transistors 144 fungiert und auch als Übergang zwischen Kollektor 156 und Basis 158 des ersten NPN-Transistors 146 fungiert. Der zweite Transistor ist aufgrund des In Sperrrichtung vorgespannten pn-Übergangs 128 nicht aktiv, der als Übergang von Kollektor 164 zur Basis 162 des zweiten NPN-Transistors 148 fungiert.
  • Wenn jedoch ein ESD-Ereignis auftritt, tritt der ESD-Spannungspuls 125 in die ESD-Vorrichtung 100 durch den Eingangsknoten 118 ein und die Spannung entlang des parallel verbundenen SCR 170 und zweiten NPN-Transistors 148 der ESD-Vorrichtung 100 steigt schnell an. Wenn der ESD-Spannungspuls 125 ungefähr 4 Volt erreicht, wird ein Lawinendurchbruch durch den pn-Übergang 128 des zweiten np-Transistors 148 ausgelöst, so dass der Transistor 148 leitend wird.
  • Es ist wichtig, dass die Lawinendurchbruchspannung entlang des pn-Übergangs 128 größer ist als die höchste Betriebsspannung der Vorrichtungen innerhalb der Schaltung einer integrierten Schaltung (z.B. der Schaltung 30 der integrierten Schaltung 10 wie in 1 am besten gezeigt ist), jedoch kleiner ist als ein Spannungsniveau, das diese Vorrichtungen beschädigen würde. Der Grund ist, dass die Lawinendurchbruchspannung größtenteils bei ungefähr 4 Volt aufgrund des Unterschieds in den Dotierstoffkonzentrationen zwischen Drain 106 und der p-Wanne 108 relativ gering ist. Das Drain 106 weist eine relativ starke Dotierstoffkonzentration vom n-Typ auf, die typischerweise innerhalb eines Bereichs von 2×1018/cm2 bis 6×1022/cm2 ist, wohingegen die p-Wanne 108 eine relativ leichte Dotierstoffkonzentration vom p-Typ aufweist, die typischerweise innerhalb eines Bereichs von 1×1015/cm2 bis 1×1018/cm2 ist. Ein p-Übergang mit einer relativ starken Dotierstoffkonzentration vom n-Typ auf der einen Seite und einer leichten Dotierung vom p-Typ auf der anderen Seite löst im Allgemeinen einen Lawinendurchbruch innerhalb eines Bereichs von 3,5 bis 5 Volt und weiter bevorzugt innerhalb eines Bereichs von 4 bis 4,5 Volt aus.
  • Es ist auch wichtig, dass die Schwellspannung, die den Lawinendurchbruch des pn-Übergangs 116 (typischerweise 15 Volt) des SCR 170 auslöst, größer ist als die des pn-Übergangs 128 (typischerweise ungefähr 4 Volt) des zweiten NPN-Transistors 148. Folglich erreicht der zweite NPN-Transistor 148 den Lawinendurchbruch und schaltet sich im Vergleich zum SCR 170 bei viel kleineren Spannungsniveaus ein.
  • Die SCRs alleine sind als ESD-Vorrichtungen problematisch, da ihre Auslöselawinendurchbruchspannungsniveaus im Allgemeinen für herkömmliche Halbleitervorrichtungen (wie z.B. Transistoren, Kondensatoren oder dergleichen) zu hoch sind, um diese ohne Schaden zu handhaben. Der Grund ist, dass die Lawinendurchbruchspannung bei ungefähr 15 Volt entlang des pn-Übergangs 116 zum größten Teil aufgrund der Dotierstoffkonzentrationen der p-Wanne 108 und der n-Wanne 114 relativ hoch ist. Insbesondere ist der pn-Übergang 116 aus dem Übergang von der p-Wanne 108 zu der n-Wanne 114 gebildet. Die p-Wanne 108 weist eine relativ leichte Dotierstoffkonzentration vom p-Typ auf, die typischerweise innerhalb eines Bereichs von 1×1015/cm2 bis 1×1018/cm2 liegt. Die n-Wanne 114 weist auch eine relativ leichte Dotierstoffkonzentration vom n-Typ auf, die typischerweise innerhalb eines Bereichs von 1×1018/cm2 bis 6×022/cm2 liegt. Ein pn-Übergang mit einer leichten Dotierstoffkonzentration vom p-Typ auf einer Seite und einer leichten Dotierstoffkonzentration vom n-Typ auf der anderen Seite ruft im Allgemeinen einen Lawinendurchbruch innerhalb eines Bereichs von 15 bis 16 Volt hervor.
  • Mit weiterem Bezug auf 8 schaltet sich der zweite NPN-Transistor 148 fast sofort nach dem Lawinendurchbruch ein und durch die Basis 162 des zweiten NPN-Transistors 148 fließt ein Strom zur Masse 124. Es fließt auch ein Strom durch die Basis 158 des ersten NPN-Transistors 146 zur Masse 124, wobei demzufolge der erste NPN-Transistor 146 eingeschaltet wird. Dies bewirkt, dass der erste PNP-Transistor 144 eingeschaltet wird und leitet. Dies bringt dann das Spannungsniveau über Rsub 168 hoch und versorgt die Basen 158 und 162 der ersten und zweiten Transistoren 146, 148 mit Strom, so dass nun alle drei Transistoren 144, 146 und 148 in ihrem normalen Betriebsmodus für die Zeitdauer des ESD-Ereignisses eingeschnappt sind.
  • Mit Bezug auf 9 ist ein kombinierter Graph 172 aus einem ESD-Spannungspuls gegen einen ESD-Strompuls 147 und ein Verluststrom gegen einen ESD-Strompuls 176 dargestellt. Gemäß der Erläuterung zu 8 wird ein Lawinendurchbruch über dem pn-Übergang 128 ausgelöst, wenn der ESD-Spannungspuls 125 ungefähr 4 Volt erreicht. Dies schaltet den zweiten NPN-Transistor 148 ein, der wiederum den SCR 170 in seinem normalen Betriebsmodus festsetzt. Dies ist bei Punkt 178 des Graphen 174 ersichtlich.
  • Sobald der SCR 170 in seinem normalen Betriebsmodus festgelegt ist, nimmt die Spannung über dem SCR 170 und dem zweiten NPN-Transistor 148 auf eine Rückschnapphaltespannung (Punkt 180 von Graph 174) von ungefähr 2 Volt ab. Dies führt dazu, dass der np-Übergang 128 des zweiten NPN-Transistors 148 aus dem Lawinendurchbruch herauskommt, und ermöglicht, dass der zweite Transistor NPN in seinem normalen Betriebsmodus funktioniert.
  • Der Grund dafür, dass die Rückschnappspannung der ESD-Vorrichtung 100 bei relativ niedrigen 2 Volt (im Vergleich zu ungefähr 3,8 Volt für die bekannte ESD-Vorrichtung 12, wie in 4 am besten ersichtlich ist) liegt, besteht darin, dass es nur zwei in Vorwärtsrichtung vorgespannte pn-Übergänge 126 und 130 gibt, die gekreuzt werden müssen, um zu Masse 124 geleitet zu werden, wenn der SCR 170 festgesetzt ist. Die ESD-Spannung über der ESD-Vorrichtung 100 liegt in einem Bereich von 1,2 bis 2,5 Volt, wenn die ESD-Vorrichtung einen ESD-Strom von höchstens 0,5 Ampere leitet. Im Gegensatz zu der bekannten ESD-Vorrichtung 120 ist auch kein Lastwiderstand (wie z.B. der Widerstand 72 der ESD-Vorrichtung 12) erforderlich, um den Strom durch die ESD-Vorrichtung 100 zu begrenzen.
  • Daraufhin leitet die ESD-Vorrichtung 100 weiterhin einen Strom für die Zeitdauer des ESD-Ereignisses. Die ESD-Vorrichtung 100 kann bis zu ungefähr 2,1 Ampere bei ungefähr 4,0 Volt (Punkt 182 in Graph 174) ohne Schaden tragen. Jenseits dieses Punkts springt der Verluststrom 176 jedoch um mehrere Größenordnungen von ungefähr 5.E-08A auf ungefähr 5.E-03A (Punkt 184 in Graph 176), was anzeigt, dass die ESD-Vorrichtung 100 beschädigt ist.
  • Vorteilhafterweise kann die ESD-Vorrichtung 100 bis zu 2,0 Ampere oder mehr leiten, bevor sie Schaden nimmt. Zusätzlich besteht ohne den Bedarf an einem Lastwiderstand (wie z.B. dem bekannten Lastwiderstand 72) wenig Bedarf an einem silicidfreien Abschnitt des Drains 106 und die ESD-Vorrichtung 100 kann im Vergleich zu bekannten ESD-Vorrichtungen leichter skaliert werden.
  • Es ist auch vorteilhaft, dass die Rückschnapphaltespannung im Vergleich zu dem anfänglichen Lawinendurchbruch gering ist, was bedeutet, dass der Energieverbrauch der ESD-Vorrichtung 100 während des ESD-Ereignisses im Vergleich zu bekannten ESD-Vorrichtungen, wie z.B. der ESD-Vorrichtung 12, relativ gering ist. Bei einem maximalen Betriebsstrom von ungefähr 0,7 Ampere (Punkt 84 in 4) der bekannten Vorrichtung 12 wird zum Vergleich eine Leistung von ungefähr 3,4 Watt abgeführt. Demgegenüber wird bei einem Betriebsstrom von 0,7 Ampere der ESD-Vorrichtung 100 (Punkt 186 in Graph 174) eine Leistung von ungefähr 1,5 Watt oder weniger als die Hälfte der bekannten Vorrichtung abgeführt.

Claims (17)

  1. Elektrostatische Entladungs (ESD) - Vorrichtung (100) für eine integrierte Schaltung (10), umfassend: ein Substrat (132) mit einem sich längs erstreckenden Fin (102), der darauf angeordnet ist; einen ersten FinFET vom n-Typ, der innerhalb des Fins angeordnet ist, wobei der FinFET vom n-Typ ein Source vom n-Typ (104), ein Drain vom n-Typ (106) und eine p-Wanne (108) umfasst, die innerhalb des Substrats (132) unter Source (104) und Drain (106) angeordnet ist, und einen FinFET vom p-Typ, der innerhalb des Fins (102) angeordnet ist, wobei der FinFET vom p-Typ einen Source/Drainbereich vom p-Typ (112) und eine n-Wanne (114) umfasst, die innerhalb des Substrats (132) unter dem Source/Drainbereich (112) angeordnet ist, wobei die n-Wanne (114) und die p-Wanne (108) nahe genug beieinander angeordnet sind, um dazwischen einen np-Übergang (116) zu bilden; wobei der Source/Drainbereich vom p-Typ (112) des FinFET vom p-Typ und das Drain vom n-Typ (106) des FinFET vom n-Typ mit einem gemeinsamen Eingangsknoten (118) elektrisch verbunden sind; wobei der FinFET vom n-Typ und der FinFET vom p-Typ elektrisch verbunden sind, um als ein Silizium gesteuerter Gleichrichter (SCR) (170) parallel zu einem zweiten NPN-Transistor (148) zu fungieren, wenn ein ESD-Ereignis durch den gemeinsamen Eingangsknoten (118) übertragen wird.
  2. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, wobei das Source vom n-Typ (104) und die p-Wanne (108) mit einer elektrischen Masse (124) der integrierten Schaltung (10) durch einen gemeinsamen Masseknoten (122) elektrisch verbunden sind.
  3. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, wobei der gemeinsame Eingangsknoten (118) mit einer Eingangszelle (32) oder einer Ausgangszelle (34) oder einer Energiequelle (16, 14) der integrierten Schaltung (10) verbunden ist.
  4. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, umfassend einen ersten PNP-Transistor (144), wobei der erste PNP-Transistor (144) umfasst: einen Emitter (150), der aus dem Source/Drainbereich vom p-Typ (112) gebildet ist; eine Basis (152), die aus der n-Wanne (114) gebildet ist; und einen Kollektor (154), der aus der p-Wanne (108) gebildet ist.
  5. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, umfassend einen ersten NPN-Transistor (146), wobei der erste NPN-Transistor (146) umfasst: einen Kollektor (156), der aus der n-Wanne (114) gebildet ist; eine Basis (158), die aus der p-Wanne (108) gebildet ist; und einen Emitter (160), der aus dem Source vom n-Typ (104) gebildet ist.
  6. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, umfassend den zweiten NPN-Transistor (148), wobei der zweite NPN-Transistor (148) umfasst: eine Basis (162), die aus der p-Wanne (108) gebildet ist; einen Kollektor (164), der aus dem Drain vom n-Typ (106) gebildet ist; und einen Emitter (166), der aus dem Source vom n-Typ (104) gebildet ist.
  7. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 1, umfassend: den Silizium gesteuerten Gleichrichter SCR (170), umfassend: einen ersten PNP-Transistor (144), umfassend: einen Emitter (150), der aus dem Source/Drainbereich vom p-Typ (112) gebildet ist, eine Basis (152), die aus der n-Wanne (114) gebildet ist, und einen Kollektor (154), der aus der p-Wanne (108) gebildet ist; und einen ersten NPN-Transistor (146), umfassend: einen Kollektor (156), der aus der n-Wanne (114) gebildet ist; eine Basis (158), die aus der p-Wanne (108) gebildet ist; und einen Emitter (160), der aus dem Source vom n-Typ (104) gebildet ist; und neben dem Silizium gesteuerten Gleichrichter SCR (170), den zweiten NPN-Transistor (148), umfassend: eine Basis (162), die aus der p-Wanne (108) gebildet ist; einen Kollektor (164), der aus dem Drain vom n-Typ (106) gebildet ist; und einen Emitter (166), der aus dem Source vom n-Typ (104) gebildet ist.
  8. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 7, wobei: die Basis (152) des ersten PNP-Transistors (144) mit dem Kollektor (156) des ersten NPN-Transistors (146) an der n-Wanne (114) elektrisch verbunden ist; die Basis (158) des ersten NPN-Transistors (146), der Kollektor (154) des ersten PNP-Transistors (144) die Basis (162) des zweiten NPN-Transistors (148) miteinander an der p-Wanne (108) elektrisch verbunden sind; und die Emitter (160, 166) der ersten (146) und zweiten NPN-Transistoren (148) miteinander am Source vom n-Typ (104) elektrisch verbunden sind.
  9. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 8, wobei der Silizium gesteuerte Gleichrichter SCR (170) und der zweite NPN-Transistor (148) zwischen dem gemeinsamen Eingangsknoten (118) und einem Masseknoten (122) elektrisch parallel verbunden sind.
  10. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 9, umfassend einen Substratwiderstand (168), der aus einem Widerstand des Substrats gebildet ist, wobei der Substratwiderstand (168) zwischen der Basis (158) des ersten NPN-Transistors (146) und dem Masseknoten (122) elektrisch verbunden ist.
  11. Elektrostatische Entladungs (ESD) - Vorrichtung (100) einer integrierten Schaltung (10), umfassend: ein Substrat (132); ein Source vom n-Typ (104), ein Drain (106) vom n-Typ und eine p-Wanne (108), die innerhalb des Substrats (132) angeordnet ist, wobei die p-Wanne (108) unter Source (104) und Drain (106) angeordnet ist; und einen Source/Drainbereich vom p-Typ (112) und eine n-Wanne (114), die innerhalb des Substrats (132) angeordnet ist, wobei die n-Wanne (114) unter dem Source/Drainbereich (112) angeordnet ist, wobei die n-Wanne (114) und die p-Wanne (108) nahe genug beieinander angeordnet sind, um dazwischen einen np-Übergang (116) zu bilden; wobei der Source/Drainbereich vom p-Typ (112) und das Drain vom n-Typ (106) mit einem gemeinsamen Eingangsknoten (118) elektrisch verbunden sind; und wobei das Source vom n-Typ (104) und die p-Wanne (108) durch einen gemeinsamen Masseknoten (122) mit einer elektrischen Masse (124) elektrisch verbunden sind; umfassend: einen Silizium gesteuerten Gleichrichter SCR (170), umfassend: einen ersten PNP-Transistor (144), umfassend: einen Emitter (150), der aus dem Source/Drainbereich vom p-Typ (112) gebildet ist, eine Basis (152), die aus der n-Wanne (114) gebildet ist, und einen Kollektor (154), der aus der p-Wanne (108) gebildet ist; und einen ersten NPN-Transistor (146), umfassend: einen Kollektor (156), der aus der n-Wanne (114) gebildet ist; eine Basis (158), die aus der p-Wanne (108) gebildet ist; und einen Emitter (160), der aus dem Source vom n-Typ (104) gebildet ist; und neben dem Silizium gesteuerten Gleichrichter SCR (170), einen zweiten NPN-Transistor (148), umfassend: eine Basis (162), die aus der p-Wanne (108) gebildet ist; einen Kollektor (164), der aus dem Drain vom n-Typ (106) gebildet ist; und einen Emitter (166), der aus dem Source vom n-Typ (104) gebildet ist; wobei der Silizium gesteuerte Gleichrichter SCR (170) und der zweite NPN-Transistor (148) zwischen dem gemeinsamen Eingangsknoten (118) und dem Masseknoten (122) elektrisch parallel verbunden sind.
  12. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 11, wobei: die Basis (152) des ersten PNP-Transistors (144) mit dem Kollektor (156) des ersten NPN-Transistors (146) an der n-Wanne (114) elektrisch verbunden ist; die Basis (158) des ersten NPN-Transistors (146), des Kollektors (154) des ersten PNP-Transistors (144) die Basis (162) des zweiten NPN-Transistors (148) miteinander an der p-Wanne (108) elektrisch verbunden sind; und die Emitter (160, 166) der ersten (146) und zweiten NPN-Transistoren (148) an dem Source vom n-Typ (104) elektrisch verbunden sind.
  13. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 11, umfassend einen Substratwiderstand (168), der aus einem inhärenten Widerstand des Substrats gebildet ist, wobei der Substratwiderstand (168) zwischen der Basis (158) des ersten NPN-Transistors (146) und dem Masseknoten (122) elektrisch verbunden ist.
  14. Elektrostatische Entladungs (ESD) - Vorrichtung (100) einer integrierten Schaltung (10), umfassend: ein Substrat (132); ein Source vom n-Typ (104), ein Drain (106) vom n-Typ und eine p-Wanne (108), die innerhalb des Substrats (132) angeordnet ist, wobei die p-Wanne (108) unter Source (106) und Drain (108) angeordnet ist; und einen Source/Drainbereich vom p-Typ (112) und eine n-Wanne (114), die innerhalb des Substrats (132) angeordnet ist, wobei die n-Wanne (114) unter dem Source/Drainbereich (112) angeordnet ist, wobei die n-Wanne (114) und die p-Wanne (108) nahe genug beieinander angeordnet sind, um dazwischen einen np-Übergang (116) zu bilden; wobei der Source/Drainbereich vom p-Typ (112) und das Drain vom n-Typ (106) mit einem gemeinsamen Eingangsknoten (118) elektrisch verbunden sind; und wobei das Source vom n-Typ (104) und die p-Wanne (108) durch einen gemeinsamen Masseknoten (122) mit einer elektrischen Masse (124) elektrisch verbunden sind; umfassend: einen Silizium gesteuerte Gleichrichter SCR (170), umfassend: einen ersten PNP-Transistor (144), umfassend: einen Emitter (150), der aus dem Source/Drainbereich vom p-Typ (112) gebildet ist, eine Basis (152), die aus der n-Wanne (114) gebildet ist, und einen Kollektor (154), der aus der p-Wanne (108) gebildet ist; und einen ersten NPN-Transistor (146), umfassend: einen Kollektor (156), der aus der n-Wanne (114) gebildet ist; eine Basis (158), die aus der p-Wanne (108) gebildet ist; und einen Emitter (160), der aus dem Source vom n-Typ (104) gebildet ist; und neben dem Silizium gesteuerte Gleichrichter SCR (170), einen zweiten NPN-Transistor (148), umfassend: eine Basis (162), die aus der p-Wanne (108) gebildet ist; einen Kollektor (164), der aus dem Drain vom n-Typ (106) gebildet ist; und einen Emitter (166), der aus dem Source vom n-Typ (104) gebildet ist; wobei ein Lawinendurchbruch vom Kollektor (164) zur Basis (162) des zweiten NPN-Transistors (148) innerhalb eines ESD-Spannungsbereichs von zwischen 3,5 und 5 Volt entlang der Elektrostatische Entladungs (ESD) - Vorrichtung (100) ausgelöst wird, wenn ein ESD-Ereignis durch den gemeinsamen Eingangsknoten (118) übertragen wird.
  15. Elektrostatische Entladungs (ESD) - Vorrichtung (100) nach Anspruch 11 oder 14, wobei ein Strom in den Basen (158, 162) der ersten (146) und zweiten NPN-Transistoren (148) induziert wird, wenn ein Lawinendurchbruch vom Kollektor (164) zur Basis (162) des zweiten NPN-Transistors (148) ausgelöst wird, um zu ermöglichen, dass der Silizium gesteuerte Gleichrichter SCR (170) leitend wird und die ESD-Spannung entlang der Elektrostatische Entladungs (ESD) - Vorrichtung (100) auf innerhalb eines Bereichs von 1,2 Volt bis 2,5 Volt abfällt, wenn die Elektrostatische Entladungs (ESD) - Vorrichtung (100) 0,5 Ampere oder weniger eines ESD-Stroms leitet.
  16. Elektrostatische Entladungs (ESD) -Vorrichtung (100) nach Anspruch 15, wobei ein Spannungsabfall entlang eines Substratwiderstands (168), der zwischen der Basis (158) des ersten NPN-Transistors (146) und dem Masseknoten (122) verbunden ist, den Silizium gesteuerte Gleichrichter SCR (170) für eine Dauer des ESD-Ereignisses festsetzt.
  17. Elektrostatische Entladungs (ESD) -Vorrichtung (100) nach Anspruch 16, wobei die Elektrostatische Entladungs (ESD) - Vorrichtung (100) bis zu 2 Ampere eines ESD-Stroms ohne Schaden tragen kann.
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