DE112011102518B4 - Halbleitererzeugnis und verfahren zu seiner herstellung - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleitererzeugnisses, das aufweist:in einem ersten Abschnitt:Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (SOI);zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; undAusbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken; undin einem zweiten Abschnitt angrenzend an den ersten Abschnitt:Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts;Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne in dem ersten Abschnitt; undAusbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen und auf Verfahren zur Fertigung und insbesondere auf bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCRs für Hochspannungs-Pin-ESD-Schutz.
  • Die EP 0 817 349 A2 offenbart eine Hochspannungsschutzschaltung. Die US 6 936 896 B2 offenbart ein Halbleitererzeugnis. Die US 2005 / 0 236 67 4 A1 offenbart eine elektrostatische Schutzeinrichtung.
  • HINTERGRUND
  • Mit abnehmender Größe von integrierten Schaltungen nimmt die Bedeutung des Schutzes vor elektrostatischen Entladungen (electrostatic discharge, ESD) immer mehr zu. Es gibt mehrere Möglichkeiten, einen ESD-Schutz bereitzustellen, die jeweils eigene Vor- und Nachteile aufweisen. ESD kann zum Beispiel durch einen siliciumgesteuerten Gleichrichter (silicon controlled recitifier, SCR) bereitgestellt werden. Bei einem SCR handelt es sich um eine Halbleiter-Schalteinheit, die den Strom ein- und ausschaltet.
  • Das Verhalten einer Halbleiterdiode in einer Schaltung wird durch ihre Strom-Spannungs-Kennlinie bestimmt. Die Form der Kurve wird durch den Transport von Ladungsträgern durch die sogenannte Verarmungsschicht oder Verarmungszone festgelegt, die am p-n-Übergang zwischen unterschiedlichen Halbleitern vorhanden ist. Die Breite der Verarmungszone kann nicht unbegrenzt zunehmen. Wenn eine Fremdspannung mit derselben Polarität wie die Diffusionsspannung über die Diode angelegt wird, fungiert die Verarmungszone weiterhin als Isolator und verhindert so jeglichen nennenswerten elektrischen Stromfluss. Hierbei handelt es sich um das Phänomen der Vorspannung in Sperrrichtung. Wenn die Polarität der Fremdspannung jedoch der Diffusionsspannung entgegengesetzt ist, kann die Rekombination erneut ablaufen, was zu einem beträchtlichen elektrischen Strom durch den p-n-Übergang führt (d.h. erhebliche Anzahlen von Elektronen und Löchern vereinigen sich am Übergang). Bei einer sehr großen Vorspannung in Sperrrichtung über die Spitzensperrspannung hinaus findet ein Prozess statt, der als Durchbruch in Sperrrichtung bezeichnet wird. Dies führt zu einem starken Anstieg des Stroms (d.h. es wird eine große Anzahl von Elektronen und Löchern am p-n-Übergang erzeugt, und diese bewegen sich vom p-n-Übergang weg), wodurch die Einheit üblicherweise dauerhaft beschädigt wird.
  • Dementsprechend besteht nach dem Stand der Technik ein Bedarf, die hierin oben beschriebenen Mängel und Beschränkungen zu beseitigen.
  • KURZDARSTELLUNG
  • In einem ersten Aspekt der Erfindung weist ein Verfahren in einem ersten Abschnitt auf: Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (silicon on insulator, SOI); zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; und Ausbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken. Das Verfahren weist des Weiteren in einem zweiten Abschnitt angrenzend an den ersten Abschnitt auf: Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts; Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne im ersten Abschnitt; und Ausbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.
  • In einem weiteren Aspekt der Erfindung weist ein gemäß diesem Verfahren hergestelltes Halbleitererzeugnis einen symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten, gestapelten, siliciumgesteuerten Gleichrichter (SCR) auf.
  • Eine Anode eines ersten der in Serie gegeneinander geschalteten, gestapelten SCRs ist beispielsweise mit einem Eingang verbunden. Eine Anode eines zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs ist beispielsweise mit Masse verbunden. Kathoden des ersten und zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs sind beispielsweise miteinander verbunden. Jeder der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs beinhaltet beispielsweise ein Paar Dioden, die den Strom zu den Kathoden lenken, die beim Anlegen einer Spannung wirksam in Sperrrichtung vorgespannt werden und Elemente aus einem der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs deaktivieren, wohingegen die Dioden eines weiteren der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs den Strom in dieselbe Richtung lenken wie die in Sperrrichtung vorgespannten Dioden.
  • Ein erläuterndes Beispiel weist eine Struktur einen siliciumgesteuerten Gleichrichter (SCR) auf. Der SCR weist eine n+-Zone und eine p+-Zone, die in einer n-Wanne ausgebildet sind; und eine n+-Zone und ein p+-Zone auf, die in einer p-Wanne ausgebildet sind, die an die n-Wanne angrenzt. Eine Diode weist einen Abschnitt der n+-Zone auf, die in der n-Wanne ausgebildet ist, der sich angrenzend an einen Abschnitt der p+-Zone befindet, die in der p-Wanne ausgebildet ist.
  • Als erläuterndes Beispiel wird eine Konstruktionsstruktur, die physisch in einem maschinenlesbaren Speichermedium verkörpert wird, zum Konstruieren, Fertigen oder Testen einer integrierten Schaltung bereitgestellt. Die Konstruktionsstruktur weist die Strukturen der vorliegenden Erfindung auf. Bei weiteren Ausführungsformen weist eine Konstruktionsstruktur in einer Hardware-Beschreibungssprache (hardware description language, HDL), die auf einem maschinenlesbaren Datenspeichermedium codiert ist, Elemente auf, die, wenn sie in einem computergestützten Konstruktionssystem verarbeitet werden, eine maschinenausführbare Darstellung der ESD-Schutzeinheiten erzeugen, die die Strukturen der vorliegenden Erfindung aufweist. Bei noch weiteren Ausführungsformen wird ein Verfahren in einem computergestützten Konstruktionssystem zum Erzeugen eines funktionalen Konstruktionsmodells der ESD-Schutzeinheiten bereitgestellt. Das Verfahren weist das Erzeugen einer funktionalen Darstellung der Strukturelemente der ESD-Schutzeinheiten auf.
  • Figurenliste
  • Die vorliegende Erfindung wird in der folgenden ausführlichen Beschreibung unter Bezugnahme auf die vermerkte Vielzahl von Zeichnungen mithilfe von nicht beschränkenden Beispielen für beispielhafte Ausführungsformen der vorliegenden Erfindung beschrieben.
    • 1a stellt ein Schaltbild eines bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar;
    • 1b stellt ein typisches Schaltbild eines bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar;
    • 2 stellt eine Anwendung des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR eines erläuternden Beispiels dar;
    • 3a stellt eine Draufsicht auf einen bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar;
    • 3b und 3c stellen Querschnittsansichten des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR für Hochspannungs-Pin-ESD-Schutz und jeweilige Bearbeitungsschritte von 3a dar;
    • 4 stellt eine Draufsicht auf den bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz von 3a bis 3c mit einer Verdrahtungsebene eines erläuternden Beispiels dar;
    • 5a stellt eine Draufsicht auf einen bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz gemäß einem Aspekt der Erfindung dar;
    • 5b und 5c stellen Querschnittsansichten des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR für Hochspannungs-Pin-ESD-Schutz und jeweilige Bearbeitungsschritte von 5a dar;
    • 6 stellt eine Draufsicht auf den bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz von 5a bis 5c mit einer Verdrahtungsebene gemäß einem Aspekt der Erfindung dar;
    • 7 stellt einen Graphen von ESD-Testergebnissen eines durch einen Durchbruch ausgelösten SCR gemäß einem Aspekt der Erfindung dar; und
    • 8 ist ein Ablaufplan eines erläuternden Beispiels eines Konstruktionsprozesses, der bei einer/einem Halbleiterkonstruktion, -fertigung und/oder -test verwendet wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen und auf Verfahren zur Fertigung und insbesondere auf bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCRs für Hochspannungs-Pin-ESD-Schutz, Verfahren zur Fertigung und Konstruktionsstrukturen. Bei konkreteren Ausführungsformen handelt es sich bei den Einheiten der vorliegenden Erfindung um bidirektionale, in Serie gegeneinander geschaltete, gestapelte, symmetrische SCRs, die jeweils bipolare pnp- und npn-Übergänge und parallele Dioden aufweisen. Herkömmliche in Serie gegeneinander geschaltete, gestapelte Dioden weisen eine sehr hohe Begrenzungsspannung auf, die für den ESD-Schutz nicht vorteilhaft ist.
  • Im Betrieb (z.B. beim Anlegen einer positiven oder negativen Spannung) können die Dioden in einem SCR in Sperrrichtung vorgespannt werden und dadurch Elemente (Dioden) wirksam aus der Schaltung entfernen; wohingegen die Dioden in dem anderen SCR in Durchlassrichtung vorgespannt bleiben. Auf diese Weise wird beim Anlegen einer Spannung ein Durchlassvorspannungs-ESD-Schutzpfad erzeugt, der ausgezeichneten ESD-Schutz bereitstellt. Darüber hinaus hält der bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCR zweckmäßigerweise eine niedrige Durchbruchspannung und einen niedrigen Ron aufrecht, wodurch ein ausgezeichneter ESD-Schutz bereitgestellt wird. Der bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCR für Hochspannungs-Pin-ESD-Schutz ist außerdem nicht prozesssensitiv, d.h. seine Leistungsfähigkeit ist gegenüber Veränderungen in den Verarbeitungsbedingungen von einer Einheit zur anderen nicht empfindlich.
  • 1a stellt ein Schaltbild eines bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar. Die Schaltung 5 von 1 beinhaltet einen SCR 10 und einen SCR 20, die gegeneinander platziert sind. Bei Ausführungsformen sind der SCR 10 und der SCR 20 symmetrisch und weisen zum Beispiel jeweils npn- und pnp-Übergänge und parallele Dioden auf. Der SCR 10 und der SCR 20 weisen eine hohe in Vorwärtsrichtung anliegende SCR-Auslösespannung und einen niedrigen p-Wannen-/n-Wannendioden-Durchlasswiderstand auf. Der SCR 10 und der SCR 20 arbeiten in beide Richtungen in Durchlassrichtung vorgespannt. Bei dem SCR 10 und dem SCR 20 kann es sich um mehrere gestapelte Strukturen für beliebige Spannungspegel handeln, und sie können auf demselben Chip oder in derselben integrierten Schaltung integriert sein, der/die die zu schützende Schaltung beinhaltet.
  • Genauer gesagt, der SCR 10 ist an seiner Anode 10a mit einem Eingang 30 verbunden, und der SCR 20 ist an seiner Anode 20a mit Masse 40 verbunden. Der SCR 10 und der SCR 20 sind durch ihre jeweiligen Kathoden 10b, 20b miteinander verbunden. Der SCR 10 und der SCR 20 beinhalten jeweils Widerstände R1 und R2 parallel zu den Dioden D1 bzw. D2, deren Vorwärtsrichtung jeweils zu den Kathoden 10b, 20b des jeweiligen SCR 10, 20 gerichtet ist. Bei Ausführungsformen kann es sich bei den Dioden D1 und D2 zum Beispiel um eine p-Wannendiode bzw. eine n-Wannendiode handeln. Zwischen den Dioden D1 und D2 und den Widerständen R1 und R2 werden zusätzliche Dioden D3 bzw. D4 bereitgestellt. Bei den Dioden D3 und D4 kann es sich um p-Wannen-/n-Wannen-Übergangsdioden handeln. Bei Ausführungsformen kann die Anordnung der Dioden einen pnp- oder npn-Bipolartransistor erzeugen.
  • Wie im Folgenden ausführlich unter Bezugnahme auf 1 b und 1c erörtert, spannen die Dioden D1 und D2 in dem SCR 10 beim Anlegen einer negativen Spannung in Sperrrichtung vor. Außerdem spannen die Dioden D1 und D2 in dem SCR 20 beim Anlegen einer positiven Spannung in Sperrrichtung vor. Dadurch werden Schaltungselemente wirksam aus dem SCR deaktiviert.
  • Genauer gesagt, wie in 1b dargestellt, werden beim Anlegen einer negativen Spannung die Dioden D3 und D4 in dem SCR 10 zu einer wirksamen Diode Deff1 zwischen den beiden Widerständen R1 und R2. Die wirksame Diode Deff1 lenkt den Strom in Richtung der Anode 10a des SCR 10 (d.h. in Richtung des Eingangs 30). Dies ist dieselbe Richtung wie die des Stroms durch die Bipolartransistoren in dem SCR 20. Die in Durchlassrichtung vorgespannte Diode (die wirksame Diode Deff1) leitet den Strom bei etwa 0,7 V. Auf diese Weise wird der SCR 10 beim Anlegen einer negativen Spannung in Sperrrichtung vorgespannt und leitet keinen Strom, wohingegen die Deff1 Strom leitet, wodurch eine wirksame ESD-Schutzeinheit bereitgestellt wird.
  • Wie in 1c dargestellt, werden in ähnlicher Weise beim Anlegen einer positiven Spannung die Dioden D3 und D4 in dem SCR 20 zu einer wirksamen Diode Deff2 zwischen den beiden Widerständen R1 und R2. Die wirksame Diode Deff2 lenkt den Strom in Richtung der Anode 10a des SCR 20 (d.h. in Richtung der Masse 40). Dies ist dieselbe Richtung wie bei den Bipolartransistoren in dem SCR 10. Die in Durchlassrichtung vorgespannte Diode (die wirksame Diode Deff2) leitet Strom bei etwa 0,7 V. Auf diese Weise wird der SCR 20 beim Anlegen einer positiven Spannung in Sperrrichtung vorgespannt und leitet keinen Strom, wohingegen die Deff2 Strom leitet, wodurch eine wirksame ESD-Schutzeinheit bereitgestellt wird.
  • 2 stellt eine Anwendung des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar. Bei Ausführungsformen kann die ESD-Schutzeinheit der vorliegenden Erfindung zweckmäßig in einem HF-Schalter umgesetzt werden, der ein hohes Eingangssignal (+/- 30 V) bei niedriger Kapazität erfordert, um das Signal nicht zu beeinträchtigen und ESD-Sollpegel von 8 kV zu erreichen.
  • Genauer gesagt, 2 stellt eine Mobiltelefonanwendung dar, die die Schaltungen von 1a verwendet. Das Mobiltelefon 100 beinhaltet einen HF-Schalter 105, der mit einer Antenne 110 verbunden ist. Ein Leistungsverstärker 115 ist mit einem Ausgang und der ESD-Schutzeinheit 5 verbunden. Die ESD-Schutzeinheit 5 wird an einem Eingang des HF-Schalters 105 bereitgestellt und kann bei Ausführungsformen auf demselben Chip oder in derselben integrierten Schaltung integriert sein, der/die den HF-Schalter 105 beinhaltet. Auf diese Weise kann die ESD-Schutzeinheit 5 der vorliegenden Erfindung einen ESD-Schutz für einen HF-Schalter bereitstellen. Fachleuten ist ersichtlich, dass die ESD-Schutzeinheit 5 der vorliegenden Erfindung zum Beispiel auch in sonstige Einheiten oder direkt in Schalter integriert sein kann und/oder diese schützen kann. Ein Eingang 120 eines rauscharmen Verstärkers (LNA) wird mit dem HF-Schalter 105 verbunden.
  • 3a stellt eine Draufsicht auf einen bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz eines erläuternden Beispiels dar. 3b und 3c stellen Querschnittsansichten des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR für Hochspannungs-Pin-ESD-Schutz und jeweilige Bearbeitungsschritte von 3a dar. Der bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCR 5 beinhaltet den SCR 10 und den SCR 20, die symmetrisch sind. Da der SCR 10 und der SCR 20 identisch (symmetrisch) sind, wird hierin nur eine Erörterung des SCR 10 bereitgestellt; einem Fachmann wäre gleichwohl ersichtlich, dass die Beschreibung hierin gleichermaßen sowohl auf den SCR 10 als auch auf den SCR 20 anwendbar ist.
  • Der SCR 10 beinhaltet eine flache Grabenisolationsstruktur 200, die n- und p-Wannen (die durch Block 230 bedeckt werden) umgibt, die ähnliche Breiten aufweisen können. Genauer gesagt, an einem Querschnitt A-A (z.B. Diode) grenzt eine n+-dotierte Zone 205 (zusammenhängend) (in direktem Kontakt) an die n-Wanne (die durch den Block 230 bedeckt wird) an. Die n-Wanne grenzt (in direktem Kontakt) an eine p-Wanne (die ebenfalls durch den Block 230 bedeckt wird) an. Die p-Wanne grenzt (in direktem Kontakt) an eine p+-Zone 220 an. Die p+-Zone 200 grenzt (in direktem Kontakt) an die flache Grabenisolationsstruktur 200 an.
  • An einem Querschnitt B-B (z.B. SCR) grenzt eine n+-dotierte Zone 205 (in direktem Kontakt) an eine n-Wanne (die durch einen Block 210 bedeckt wird) an. Die n-Wanne grenzt (in direktem Kontakt) an eine p+-Zone 220a an. Die p+-Zone 220a grenzt (in direktem Kontakt) an die n-Wanne (die durch den Block 230 bedeckt wird) an, die (in direktem Kontakt) an die p-Wanne (die ebenfalls durch den Block 230 bedeckt wird) angrenzt. Die p-Wanne grenzt (in direktem Kontakt) an eine n+-Zone 205a an. Die n+-Zone 205a grenzt (in direktem Kontakt) an eine p-Wanne (die durch den Block 210 bedeckt wird) an. Die p-Wanne (die durch den Block 210 bedeckt wird) grenzt (in direktem Kontakt) an die p+-Zone 220 an. Die p+-Zone 220 grenzt (in direktem Kontakt) an die flache Grabenisolationsstruktur 200 an.
  • 3b stellt eine Querschnittsansicht entlang A-A des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR von 3a dar. 3c stellt eine Querschnittsansicht entlang B-B des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR von 3a dar. 3c wird hierin im Hinblick auf die Fertigungsprozesse zum Erstellen des SCR der vorliegenden Erfindung beschrieben, die gleichermaßen auf die in 3b dargestellte Struktur anwendbar sind. Die Strukturen von FIG. 3b und 3c können gleichzeitig mithilfe derselben CMOS-Fertigungsprozesse gefertigt werden.
  • Mit Bezug auf 3c beginnt die Struktur mit einem Substrat auf einem Isolator, die zum Beispiel einen herkömmlichen Wafer 150, eine Isolatorschicht 160 wie beispielsweise ein vergrabenes Oxid und eine obere Schicht beinhalten, die im Allgemeinen mit dem Bezugszeichen 170 gekennzeichnet ist. Bei der oberen Schicht 170 kann es sich um eine Substratschicht wie zum Beispiel Silicium handeln. Bei Ausführungsformen werden die flachen Grabenisolationsstrukturen 200 mithilfe herkömmlicher Lithographie- und Ätzprozesse in der oberen Schicht 170 gefertigt. Es kann zum Beispiel ein Photolack auf dem Substrat 170 bereitgestellt und Licht ausgesetzt werden, um eine Struktur (Löcher) auszubilden, die Abschnitte des Substrats 170 freilegt. Anschließend wird mithilfe herkömmlicher Ätzprozesse wie zum Beispiel reaktiver Ionenätzung eine Struktur aus Gräben in das Substrat 170 geätzt. Der Photolack kann abgelöst werden, und ein Isolatormaterial wie zum Beispiel ein Oxid wird in die Struktur der Gräben abgeschieden. Anschließend kann ein Planarisierungsprozess wie zum Beispiel chemisch-mechanisches Polieren folgen.
  • n-Wannen 235 und p-Wannen 240 werden mithilfe herkömmlicher Dotierungsprozesse in dem Substrat 170 ausgebildet. Bei Ausführungsformen können die n-Wannen 235 durch Phosphordotierung ausgebildet werden, und die p-Wannen 240 können durch Arsen- oder Bordotierung ausgebildet werden, wobei bekannte Konzentrationen und Dosierungen verwendet werden. Anschließend werden mithilfe herkömmlicher Dotierstoffe n+-Zonen 205, 205a und p+-Zonen 220a, 220 in dem Substrat 170 ausgebildet, während die n-Wannen 235 und die p-Wannen 240 mit den Blöcken 210 bzw. 230 blockiert werden. Die n+-Zonen 205, 205a und die p+-Zonen 220a, 220 können mithilfe herkömmlicher Dotierstoffe wie zum Beispiel Phosphor (bei n+-Zonen) und Arsen oder Bor (bei p+-Zonen) in bekannten Konzentrationen und Dosierungen ausgebildet werden. Bei Ausführungsformen erstrecken sich die n+-Zonen 205, 205a und die p+-Zonen 220a, 220 (ganz ähnlich wie die n-Wannen und die p-Wannen) bis zu der Isolatorschicht 160.
  • 4 stellt eine Draufsicht auf den bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz von 3a bis 3c mit einer Verdrahtungsebene eines erläuternden Beispiels dar. 4 stellt außerdem den Stromfluss vom Eingang zur Masse dar. In 4 sind Kontakte 250 zwischen einer Metallverdrahtungsschicht 260 und den n+-Zonen 205, 205a, den p+-Zonen 220a, 220, den n-Wannen 235 und den p-Wannen 240 verbunden. Bei den Kontakten 250 kann es sich zum Beispiel um Wolfram handeln, der innerhalb einer dielektrischen Schicht 270 bereitgestellt wird, die eine Isolation zwischen der Verdrahtungsschicht 260 und den darunterliegenden p-/n-Wannen und n+-/p+-Zonen bereitstellt. Bei Ausführungsformen kann es sich bei der Verdrahtungsschicht 260 zum Beispiel um Kupfer handeln.
  • 5a stellt eine Draufsicht auf einen bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz gemäß einem Aspekt der Erfindung dar. 5b und 5c stellen Querschnittsansichten des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR für Hochspannungs-Pin-ESD-Schutz und jeweilige Bearbeitungsschritte von 5a dar. Der bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCR 5 beinhaltet den SCR 10 und den SCR 20, die symmetrisch sind. Ganz ähnlich wie bei der obigen Erörterung wird, da der SCR 10 und der SCR 20 identisch (symmetrisch) sind, hierin nur eine Erörterung des SCR 10 bereitgestellt; einem Fachmann wäre gleichwohl ersichtlich, dass die Beschreibung hierin gleichermaßen sowohl auf den SCR 10 als auch auf den SCR 20 anwendbar ist.
  • Der SCR 10 beinhaltet eine Grabenisolationsstruktur 500, die n+-dotierte Zonen und p+-dotierte Zonen umgibt. Genauer gesagt, am Querschnitt A-A (z.B. Diode) grenzt die Grabenisolationsstruktur 500 (in direktem Kontakt) an eine n+-Zone 505 an. Die n+-Zone 505 (die in einer n-Wanne ausgebildet ist) ist durch eine flache Grabenisolationsstruktur 502 von einer p+-Zone 510 (die in einer p-Wanne ausgebildet ist) getrennt. Bei Ausführungsformen können die p-Wanne und die n-Wanne ähnliche Breiten aufweisen. Am Querschnitt B-B (z.B. SCR) grenzt die Grabenisolationsstruktur 500 (in direktem Kontakt) an die n+-Zone 505 an. Die n+-Zone 505 (die in einer n-Wanne ausgebildet ist) ist durch eine flache Grabenisolationsstruktur 502 von einer p+-Zone 510a (die in der n-Wanne ausgebildet ist) getrennt. Die p+-Zone 510a ist durch die flache Grabenisolationsstruktur 502 von einer n+-Zone 505a (die in der n-Wanne ausgebildet ist) getrennt. Die n+-Zone 505a (die in der n-Wanne ausgebildet ist) ist durch eine flache Grabenisolationsstruktur 502 von der p+-Zone 510 (die in der n-Wanne ausgebildet ist) getrennt.
  • 5b stellt eine Querschnittsansicht entlang A-A des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR von 5a dar. 5c stellt eine Querschnittsansicht entlang B-B des bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SCR von 5a dar. 5c wird hierin im Hinblick auf die Fertigungsprozesse zum Erstellen des SCR 10 der vorliegenden Erfindung beschrieben, die gleichermaßen auf die in 5b dargestellte Struktur anwendbar sind. Die Strukturen von FIG. 5b und 5c können gleichzeitig mithilfe derselben CMOS-Fertigungsprozesse gefertigt werden.
  • Mit Bezug auf 5c beginnt die Struktur mit einem Substrat auf einem Isolator, die zum Beispiel einen herkömmlichen Wafer 150 und eine Isolatorschicht 160 wie beispielsweise ein vergrabenes Oxid beinhalten. Bei einer oberen Schicht, die im Allgemeinen mit dem Bezugszeichen 170 gekennzeichnet ist, handelt es sich um eine obere Substratdünnschicht wie zum Beispiel Silicium. Bei Ausführungsformen werden die Grabenisolationsstrukturen 500 und die flachen Grabenisolationsstrukturen 502 mithilfe herkömmlicher Lithographie- und Ätzprozesse gefertigt. Bei Ausführungsformen werden die Grabenisolationsstrukturen 500 und die flachen Grabenisolationsstrukturen 502 in verschiedenen Fertigungsprozessen gefertigt, wobei die Grabenisolationsstrukturen 500 bevorzugt zuerst gefertigt werden.
  • Sowohl für die Grabenisolationsstrukturen 500 als auch für die flachen Grabenisolationsstrukturen 502 kann ein Photolack auf dem Substrat 170 bereitgestellt und Licht ausgesetzt werden, um eine Struktur (Löcher) auszubilden, die Abschnitte des Substrats 170 freilegt. Anschließend wird mithilfe herkömmlicher Ätzprozesse wie zum Beispiel reaktiver Ionenätzung eine Struktur aus Gräben in das Substrat 170 geätzt. Der Photolack kann abgelöst werden, und dann kann ein Isolatormaterial wie zum Beispiel ein Oxid in die Struktur der Gräben abgeschieden werden. Anschließend kann ein Planarisierungsprozess wie zum Beispiel chemisch-mechanisches Polieren folgen.
  • Die n-Wannen 235 und die p-Wannen 240 werden anschließend mithilfe herkömmlicher Dotierungsprozesse ausgebildet. Bei Ausführungsformen können die n-Wannen 235 durch Phosphordotierung ausgebildet werden, und die p-Wannen 240 können durch Arsen- oder Bordotierung ausgebildet werden, wobei bekannte Konzentrationen und Dosierungen verwendet werden. Bei Ausführungsformen werden die n-Wannen 235 und die p-Wannen 240 gegenüber den Grabenisolationsstrukturen 500 isoliert.
  • Anschließend werden mithilfe herkömmlicher Dotierstoffe n+-Zonen 505, 505a und p+-Zonen 510, 510a in dem Substrat 170 ausgebildet, während die n-Wannen 235 und die p-Wannen 240 mit Blöcken blockiert werden. Die n+-Zonen 505, 505a und die p+-Zonen 510a, 510 können mithilfe herkömmlicher Dotierstoffe wie zum Beispiel Phosphor (bei n+-Zonen) und Arsen oder Bor (bei p+-Zonen) in bekannten Konzentrationen und Dosierungen ausgebildet werden. Bei Ausführungsformen erstrecken sich die n+-Zonen 505, 505a und die p+-Zonen 510a, 510 nicht bis zu der Isolatorschicht 160 und sind durch die flachen Grabenisolationsstrukturen 502 getrennt; wohingegen sich die n-Wannen 235 und die p-Wannen 240 bis zu der Isolatorschicht 160 erstrecken.
  • 6 stellt eine Draufsicht auf den bidirektionalen, in Serie gegeneinander geschalteten, gestapelten SRC für Hochspannungs-Pin-ESD-Schutz von 5a bis 5c mit einer Verdrahtungsebene gemäß einem Aspekt der Erfindung dar. 6 stellt außerdem den Stromfluss vom Eingang zur Masse dar. In 6 sind Kontakte 250 zwischen einer Metallverdrahtungsschicht 260 und den n+-Zonen 505, 505a und den p+-Zonen 520a, 520 verbunden. Bei den Kontakten 250 kann es sich zum Beispiel um Wolfram handeln, die innerhalb einer dielektrischen Schicht 270 bereitgestellt werden, die eine Isolation zwischen der Verdrahtungsschicht 260 und den darunterliegenden p-/n-Wannen und n+-/p+-Zonen bereitstellt. Bei Ausführungsformen kann es sich bei der Verdrahtungsschicht 260 zum Beispiel um Kupfer handeln.
  • 7 stellt einen Graphen von ESD-Testergebnissen eines durch einen Durchbruch ausgelösten SCR gemäß einem Aspekt der Erfindung dar. Insbesondere stellt 7 einen Graphen eines Stroms im Verhältnis zu einer Spannung dar, wobei eine Haltespannung eines SCR etwa 4 Volt beträgt. Dies zeigt, dass der SCR der vorliegenden Erfindung einen wirksamen ESD-Schutz in Einheiten wie zum Beispiel HF-Schaltern bereitstellen kann.
  • 8 ist ein Ablaufplan eines Konstruktionsprozesses, der bei einer/einem Halbleiterkonstruktion, -fertigung und/oder -test verwendet wird. 8 stellt ein Blockschaubild eines beispielhaften Konstruktionsablaufs 900 dar, der zum Beispiel bei Konstruktion, Simulation, Test, Anordnung und Fertigung von Halbleiter-IC-Logik verwendet wird. Der Konstruktionsablauf 900 beinhaltet Prozesse, Maschinen und/oder Mechanismen zum Verarbeiten von Konstruktionsstrukturen oder Einheiten zum Erzeugen logisch oder auf andere Weise funktional gleichwertiger Darstellungen der oben beschriebenen und in 1a bis 6 dargestellten Konstruktionsstrukturen und/oder Einheiten. Die durch den Konstruktionsablauf 900 verarbeiteten und/oder erzeugten Konstruktionsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien so codiert werden, dass sie Daten und/oder Befehle beinhalten, die beim Ausführen oder anderweitigen Verarbeiten in einem Datenverarbeitungssystem eine logisch, strukturell, mechanisch oder auf andere Weise funktional gleichwertige Darstellung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen. Maschinen beinhalten jede Maschine, die in einem IC-Konstruktionsprozess wie zum Beispiel zum Konstruieren, Fertigen oder Simulieren einer Schaltung, Komponente, Einheit oder eines Systems verwendet wird, sie sind jedoch nicht darauf beschränkt. Zu Maschinen gehören beispielsweise folgende: Lithographiemaschinen, Maschinen und/oder Anlagen zum Herstellen von Masken (z.B. Elektronenstrahlschreiber), Computer oder Anlagen zum Simulieren von Konstruktionsstrukturen, jegliche im Fertigungs- oder Prüfverfahren eingesetzten Vorrichtungen oder jegliche Maschinen zum Programmieren von funktional gleichwertigen Darstellungen der Konstruktionsstrukturen auf einem beliebigen Medium (z.B. eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Konstruktionsablauf 900 kann je nach Art der Darstellung, die konstruiert wird, variieren. Ein Konstruktionsablauf 900 zum Herstellen einer anwendungsspezifischen integrierten Schaltung (application specific IC, ASIC) kann sich zum Beispiel von einem Konstruktionsablauf 900 zum Konstruieren einer Standardkomponente oder von einem Konstruktionsablauf 900 zum Instanziieren der Konstruktion in einem programmierbaren Array, zum Beispiel einem von Altera® Inc. bzw. Xilinx® Inc. angebotenen programmierbaren Gate-Array (PGA) oder feldprogrammierbaren Gate-Array (FPGA) unterscheiden.
  • 8 veranschaulicht mehrere solcher Konstruktionsstrukturen, darunter eine Eingabekonstruktionsstruktur 920, die bevorzugt durch einen Konstruktionsprozess 910 verarbeitet wird. Bei der Konstruktionsstruktur 920 kann es sich um eine durch den Konstruktionsprozess 910 erzeugte und verarbeitete Logiksimulations-Konstruktionsstruktur zum Herstellen einer logisch gleichwertigen Funktionsdarstellung einer Hardware-Einheit handeln. Die Konstruktionsstruktur 920 kann außerdem oder alternativ Daten und/oder Programmbefehle aufweisen, die bei der Verarbeitung durch den Konstruktionsprozess 910 eine Funktionsdarstellung der physischen Struktur einer Hardware-Einheit erzeugen. Ganz gleich, ob sie Merkmale einer Funktions- und/oder Strukturkonstruktion darstellt, kann die Konstruktionsstruktur 920 unter Verwendung von ECAD (electronic computer-aided design, rechnergestütztes Konstruieren elektronischer Systeme) erzeugt werden, wie sie zum Beispiel durch einen Kernentwickler/-konstrukteur umgesetzt wird. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, ist die Konstruktionsstruktur 920 durch ein oder mehrere Hardware- und/oder Software-Module in dem Konstruktionsprozess 910 zugreifbar und verarbeitbar, um eine Elektronikkomponente, eine elektronische Schaltung, einen Elektronik- oder Logikbaustein, eine Vorrichtung, eine Einheit oder ein System wie zum Beispiel die in 1a bis 6 abgebildeten zu simulieren oder auf andere Weise funktional darzustellen. Die Konstruktionsstruktur 920 kann als solche Dateien oder sonstige Datenstrukturen aufweisen, unter anderem menschen- und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und computerausführbare Codestrukturen, die Schaltungen oder andere Ebenen einer Hardware-Logikkonstruktion funktional simulieren oder auf andere Weise darstellen, wenn sie durch ein Konstruktions- oder Simulations-Datenverarbeitungssystem verarbeitet werden. Derartige Datenstrukturen können Konstruktionsentitäten in einer Hardware-Beschreibungssprache (HDL) oder sonstige Datenstrukturen, die niedrigeren HDL-Konstruktionssprachen wie zum Beispiel Verilog und VHDL und/oder höheren Konstruktionssprachen wie C bzw. C++ entsprechen und/oder mit diesen kompatibel sind, beinhalten.
  • Der Konstruktionsprozess 910 verwendet und enthält bevorzugt Hardware- und/oder Software-Module zum Synthetisieren, Übersetzen oder anderweitigen Verarbeiten einer funktionalen Konstruktions-/Simulationsentsprechung der in 1a bis 6 dargestellten Komponenten, Schaltungen, Einheiten oder logischen Strukturen zum Erzeugen einer Netzliste 980, die Konstruktionsstrukturen wie zum Beispiel die Konstruktionsstruktur 920 enthalten kann. Die Netzliste 980 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, Logik-Gattern, Steuerschaltungen, E/A-Einheiten, Modellen usw. darstellen, die die Verbindungen zu anderen Elementen und Schaltungen in einer IC-Konstruktion beschreibt. Die Netzliste 980 kann mithilfe eines Iterationsverfahrens synthetisiert werden, in dem die Netzliste 980 abhängig von der Konstruktionsbeschreibung und den Konstruktionsparametern für die Einheit einmal oder mehrmals resynthetisiert wird. Wie bei anderen hierin beschriebenen Typen von Konstruktionsstrukturen kann die Netzliste 980 auf einem maschinenlesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Bei dem Medium kann es sich um ein nichtflüchtiges Speichermedium wie zum Beispiel ein Magnetplattenlaufwerk oder ein optisches Plattenlaufwerk, ein programmierbares Gate-Array, einen Compact-Flash-Speicher oder einen sonstigen Flash-Speicher handeln. Zusätzlich oder alternativ kann es sich bei dem Medium um einen System- oder Cachespeicher, einen Pufferspeicher oder elektrisch oder optisch leitfähige Einheiten und Materialien, auf denen Datenpakete über das Internet übertragen und zwischengespeichert werden können, oder um eine sonstige geeignete Netzwerkeinrichtung handeln.
  • Der Konstruktionsprozess 910 kann Hardware- und Software-Module zum Verarbeiten einer Vielfalt an Typen von Eingabedatenstrukturen wie zum Beispiel die Netzliste 980 beinhalten. Solche Datenstrukturtypen können sich zum Beispiel in Bibliothekselementen 930 befinden und einen Satz gebräuchlicher Elemente, Schaltungen und Einheiten, unter anderem Modelle, Layouts und symbolische Darstellungen, für eine bestimmte Fertigungstechnologie (z.B. verschiedene Technologieknoten, 32 nm, 45 nm, 90 nm usw.) beinhalten. Die Datenstrukturtypen können des Weiteren Konstruktionsbeschreibungen 940, Charakterisierungsdaten 950, Prüfdaten 960, Konstruktionsregeln 970 und Testdatendateien 985 beinhalten, die Eingabetestmuster, Ausgabetestergebnisse und sonstige Testdaten beinhalten können. Der Konstruktionsprozess 910 kann des Weiteren zum Beispiel Standardprozesse der Mechanikkonstruktion wie zum Beispiel Spannungsermittlung, Thermoanalyse, Simulation mechanischer Ereignisse, Prozesssimulation für Vorgänge wie Gießen, Formen und Gesenkpressen usw. beinhalten. Ein Fachmann für Mechanikkonstruktion erkennt das Ausmaß möglicher Werkzeuge und Anwendungen für die Mechanikkonstruktion, die im Konstruktionsprozess 910 verwendet werden, ohne vom Umfang und Gedanken der Erfindung abzuweichen. Der Konstruktionsprozess 910 kann außerdem Module zum Ausführen von Standardprozessen in der Schaltungskonstruktion wie zum Beispiel Laufzeitanalyse, Überprüfung, Konstruktionsregelprüfung, Platzierungs- und Verbindungsvorgänge usw. beinhalten.
  • Der Konstruktionsprozess 910 verwendet und bezieht Werkzeuge für die Logikkonstruktion und die physische Konstruktion wie zum Beispiel HDL-Kompilierer und Simulationsmodell-Erstellungswerkzeuge zum Verarbeiten der Konstruktionsstruktur 920 zusammen mit einigen oder allen dargestellten Hilfsdatenstrukturen (ggf.) gemeinsam mit einer beliebigen zusätzlichen Mechanikkonstruktion oder Daten ein, um eine zweite Konstruktionsstruktur 990 zu erzeugen.
  • Die Konstruktionsstruktur 990 befindet sich auf einem Speichermedium oder in einem programmierbaren Gate-Array in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z.B. Daten, die in einem Format wie IGES, DXF, Parasolid XT, JT, DRG bzw. einem beliebigen anderen geeigneten Format zum Speichern bzw. Wiedergeben derartiger Strukturen mechanischer Konstruktionen gespeichert sind). Ähnlich wie die Konstruktionsstruktur 920 weist die Konstruktionsstruktur 990 bevorzugt eine oder mehrere Dateien, Datenstrukturen oder sonstige computercodierte Daten oder Befehle auf, die sich auf Übertragungs- oder Datenspeichermedien befinden und die eine logisch oder auf andere Weise funktional gleichwertige Form einer oder mehrerer der in 1a bis 6 dargestellten erläuternden Beispiele oder Ausführungsformen der Erfindung erzeugen, wenn sie durch ein ECAD-System verarbeitet werden. Bei einer Ausführungsform kann die Konstruktionsstruktur 990 ein kompiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die in 1a bis 6 dargestellten Einheiten funktional simuliert.
  • Die Konstruktionstruktur 990 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltungen verwendet wird, und/oder ein symbolisches Datenformat (z.B. Daten, die in GDSII (GDS2), GL1, OASIS, Map-Dateien oder jedem anderen geeigneten Format zum Speichern derartiger Konstruktionsdatenstrukturen gespeichert sind) einsetzen. Die Konstruktionsstruktur 990 kann zum Beispiel Daten wie symbolische Daten, Map-Dateien, Testdatendateien, Konstruktionsinhaltsdateien, Fertigungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontaktierungen, Formen, Daten zum Fertigungsfluss und beliebige sonstige Daten aufweisen, die von einem Hersteller oder einem anderen Konstrukteur/Entwickler benötigt werden, um eine Einheit oder Struktur wie oben beschrieben und in 1a bis 6 dargestellt herzustellen. Die Konstruktionsstruktur 990 kann anschließend zu einer Phase 995 übergehen, in der die Konstruktionsstruktur 990 zum Beispiel: zur Übergabe der Layout-Daten (tapeout) übergeht, zur Fertigung freigegeben wird, an ein Maskenhaus übergeben wird, an ein weiteres Konstruktionshaus gesendet wird, zurück zum Kunden gesendet wird usw.
  • Das oben beschriebene Verfahren wird bei der Fertigung von integrierten Schaltungs-Chips verwendet. Die resultierenden integrierten Schaltungs-Chips können durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Die hierin verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. So, wie sie hierin verwendet werden, sollen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ auch die Pluralformen beinhalten, sofern dies aus dem Kontext nicht eindeutig anders hervorgeht. Es versteht sich darüber hinaus, dass die Begriffe „aufweist“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen und/oder Komponenten bezeichnen, jedoch nicht das Vorhandensein oder das Hinzufügen von einem/einer oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.

Claims (2)

  1. Verfahren zur Herstellung eines Halbleitererzeugnisses, das aufweist: in einem ersten Abschnitt: Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (SOI); zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; und Ausbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken; und in einem zweiten Abschnitt angrenzend an den ersten Abschnitt: Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts; Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne in dem ersten Abschnitt; und Ausbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.
  2. Verfahren nach Anspruch 1, wobei die n+-Zone und die p+-Zone sowohl in der n-Wanne als auch in der p-Wanne durch flache Isolationsstrukturen getrennt sind, die in der oberen Schicht ausgebildet sind.
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