CN103155148A - 用于高电压引脚esd保护的双向背对背堆叠scr、制造方法和设计结构 - Google Patents
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Abstract
提供了用于高电压引脚ESD保护的双向背对背堆叠SCR、制造方法以及设计结构。该装置包括对称双向背对背堆叠可控硅整流器（SCR）。第一背对背堆叠SCR（10）的阳极（10a）连接至输入（30）。第二背对背堆叠SCR（20）的阳极（20a）连接至地（GND）。所述第一和第二背对背堆叠SCR的阴极（10b，20b）连接在一起。所述对称双向背对背SCR中的每一个包括二极管对（Di，D2），所述二极管对将电流导引为朝向阴极，当施加电压时，所述二极管对有效地变为反向偏置，从而使来自所述对称双向背对背SCR中的一者的元件去激活，同时所述对称双向背对背SCR中的另一者的二极管（D3，D4）将电流导引为沿着与所述反向偏置二极管相同的方向。
Description
技术领域
本发明涉及半导体结构和制造方法，更具体而言，涉及用于高电压引脚（pin）ESD保护的双向背对背堆叠（stacked）SCR、制造方法和设计结构。
背景技术
随着集成电路变得愈来愈小，静电放电（ESD）保护正变得更加重要。存在若干提供ESD保护的方式，每一种方式具有其自身的优点和缺点。例如，ESD可由可控硅整流器（SCR）提供。SCR为开启和关闭电流的固态开关器件。
电路中半导体二极管的行为由该半导体二极管的电流-电压特性给出。曲线的形状由通过所谓的耗尽层或耗尽区的电荷载流子的传输而决定，该耗尽层或耗尽区存在于不同半导体之间的p-n结处。耗尽区的宽度不能无限制地增长。如果跨二极管设置与内建电势（built-in potential）相同极性的外部电压，则耗尽区域继续充当绝缘体，阻止任何显著的电流。这是反向偏置现象。然而，如果外部电压的极性与内建电势相反，则复合可再次进行，导致通过p-n结的显著电流（即，显著数目的电子和空穴在结处复合）。在超过峰值反向电压的极大反向偏置下，发生被称作反向击穿的过程。这引起电流大幅增长（即，大量电子和空穴在该pn结处产生，且从该pn结移开），该电流大幅增长通常永久地破坏该器件。
因此，所属领域中存在克服上述缺陷和限制的需要。
发明内容
在本发明的第一方面中，一种装置包括对称双向背对背堆叠的可控硅整流器（SCR）。第一背对背堆叠SCR的阳极连接至输入。第二背对背堆叠SCR的阳极连接至地。所述第一和第二背对背堆叠SCR的阴极连接在一起。所述对称双向背对背SCR中的每一个包括二极管对，所述二极管对将电流导引为朝向阴极，当施加电压时，所述二极管对有效地变为反向偏置并使来自所述对称双向背对背SCR中的一者的元件去激活（deactivate），同时，所述对称双向背对背SCR中的另一者的所述二极管将电流导引为沿着与反向偏置二极管相同的方向。
在本发明的另一方面中，一种结构包括可控硅整流器(SCR)。所述SCR包括形成于N阱中的N+区和P+区；以及形成于P阱中的N+区和P+区，所述P阱邻近所述N阱。二极管包括形成于所述N阱中的所述N+区的一部分，该部分邻近形成于所述P阱中的所述P+区的一部分。
在本发明的又一方面中，一种方法包括在第一部分中：使用光刻、蚀刻和沉积工艺，在绝缘体上硅衬底（SOI）的上层中形成沟槽隔离结构；在所述上层中形成以所述沟槽隔离结构为界的邻接的N阱和P阱；以及在用遮挡物（block）遮挡所述N阱和P阱的部分的同时，使用掺杂剂在所述N阱和P阱中的每一个中形成N+区和P+区。该方法还包括在邻近所述第一部分的第二部分中：使用与所述第一部分的所述沟槽隔离结构相同的CMOS处理步骤，形成所述沟槽隔离结构；使用与所述第一部分中的所述N阱和P阱相同的CMOS处理步骤，在所述上层中形成以所述沟槽隔离结构为界的所述邻接的N阱和P阱；以及使用与所述第一部分的所述N+区和P+区相同的CMOS处理步骤，在所述N阱中形成单个N+区且在所述P阱中形成单个P+区，其中所述N阱和P阱的部分将所述单个N+区和所述单个P+区分隔。
在本发明的另一方面中，提供一种用于设计、制造或测试集成电路的在机器可读存储介质中有形地体现的设计结构。所述设计结构包括本发明的结构。在另外的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括这样的要素：当在计算机辅助设计系统中被处理时，所述要素生成ESD保护装置的机器可执行表示，该表示包括本发明的结构。在另外的实施例中，提供了计算机辅助设计系统中用于生成ESD保护装置的功能设计模型的方法。该方法包括生成ESD保护装置的结构要素的功能表示。
附图说明
通过本发明的示例性实施例的非限制性实例，参考给出的多个附图，在下面的详细说明中描述本发明。
图1a示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的电路图；
图1b示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的电路表示图；
图2示出根据本发明的一方面使用双向背对背堆叠SCR的应用；
图3a示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图；
图3b和图3c示出用于高电压引脚ESD保护的双向背对背堆叠SCR的截面图和图3a的相应处理步骤；
图4示出根据本发明的一方面具有布线层的图3a-3c的用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图；
图5a示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图；
图5b和图5c示出用于高电压引脚ESD保护的双向背对背堆叠SCR的截面图和图5a的相应处理步骤；
图6示出根据本发明的一方面具有布线层的图5a-5c的用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图；
图7示出根据本发明的一方面的击穿触发的SCR的ESD测试结果的图；以及
图8为用于半导体设计、制造和/或测试的设计过程的流程图。
具体实施方式
本发明涉及半导体结构和制造方法，更具体而言，涉及用于高电压引脚ESD保护的双向背对背堆叠SCR、制造方法和设计结构。在更具体的实施例中，本发明的装置为双向背对背堆叠的对称SCR，每个SCR具有PNP和NPN双极结和并联二极管。常规背对背堆叠的二极管具有极高的箝位电压（clamping voltage），这不利于ESD保护。
在操作中（例如，当施加正电压或负电压时），一个SCR中的二极管可被反向偏置，从而有效地将元件（二极管）从电路移除；而另一SCR中的二极管保持正向偏置。以此方式，在施加电压时产生正向偏置ESD保护路径，这提供了优良的ESD保护。并且，有利地，双向背对背堆叠SCR维持低击穿电压和低Ron，从而提供优良的ESD保护。并且，用于高电压引脚ESD保护的双向背对背堆叠SCR对工艺不敏感，即，在不同装置之间，性能对处理条件的改变不敏感。
图1a示出根据本发明的方面用于高电压引脚ESD保护的双向背对背堆叠SCR的电路图。图1的电路5包括以背对背方式设置的SCR10和SCR20。在实施例中，SCR10和SCR20为对称的，每一者具有例如NPN和PNP结和并联二极管。SCR10和SCR20具有高的正向SCR触发电压和低的P阱/N阱二极管导通电阻。SCR10和SCR20以任一方向在正向偏置模式下工作。SCR10和SCR20可为用于任意电压水平的多个堆叠结构，且可集成在与包括要保护的电路的相同的芯片或集成电路上。
更具体而言，SCR10在其阳极10a处连接至输入30，且SCR20通过其阳极20a连接至地40。SCR10和SCR20通过其各自的阴极10b、20b而连接在一起。SCR10和SCR20的每一者包括分别与二极管D1和D2并联的电阻器R1和R2，每个二极管的正向方向朝向各自的SCR10的阴极10b、SCR20的阴极20b。在实施例中，二极管D1和D2可分别为例如P阱二极管和N阱二极管。额外的二极管D3和D4分别设置在二极管D1和D2与电阻器R1和R2之间。二极管D3和D4可为P阱/N阱结二极管。在实施例中，二极管的设置可产生PNP或NPN双极晶体管。
如参考图1b和图1c更详细地讨论的，当施加负电压时，SCR10中的二极管D1和D2将反向偏置。并且，当施加正电压时，SCR20中的二极管D1和D2将反向偏置。这将有效地使来自SCR的电路元件去激活。
更具体而言，如图1b所示，当施加负电压时，SCR10中的二极管D3和D4变为在两个电阻器R1和R2之间的有效二极管（effective diode）Deff1。有效二极管Deff1将电流导引朝向SCR10的阳极10a（例如，朝向输入30）。这是与流经SCR20中的双极晶体管的电流相同的方向。该正向偏置二极管（有效二极管Deff1）在大约0.7V下传导电流。以此方式，当施加负电压时，SCR10将被反向偏置且将不传导电流，而Deff1将传导电流，由此提供有效的ESD保护装置。
类似地，如图1c所示，当施加正电压时，SCR20中的二极管D3和D4变为在两个电阻器R1和R2之间的有效二极管Deff2。该有效二极管Deff2将电流导引朝向SCR20的阳极10a（例如，朝向GND40）。这是与SCR10中的双极晶体管相同的方向。该正向偏置二极管（有效二极管Deff2）在大约0.7V下传导电流。以此方式，当施加正电压时，SCR20将被反向偏置且不传导电流，而Deff2将传导电流，由此提供有效的ESD保护装置。
图2示出根据本发明的一方面的用于高电压引脚ESD保护的使用双向背对背堆叠SCR的应用。在实施例中，本发明的ESD保护装置可有利地被实现成RF开关，该RF开关要求高输入信号(+/-30V)和低电容，以便不影响该信号并实现8kV的ESD目标水平。
更具体而言，图2示出使用图1a的电路的蜂窝电话应用。蜂窝电话100包括连接至天线110的RF开关105。功率放大器115连接至输出和ESD保护装置5。ESD保护装置5被设置在到RF开关105的输入处，且在实施例中，ESD保护装置5可被集成在包括RF开关105的相同芯片或集成电路上。以此方式，本发明的ESD保护装置5可提供用于RF开关的ESD保护。本领域技术人员应理解，本发明的ESD保护装置5也可例如被集成到其它装置中和/或保护其它装置，或直接集成至开关中。低放大器输入（low amplifier input;LNA）120连接至RF开关105。
图3a示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图。图3b和图3c示出用于高电压引脚ESD保护的双向背对背堆叠SCR的截面图和图3a的相应处理步骤。双向背对背堆叠SCR5包括对称的SCR10和SCR20。由于SCR10和SCR20为同样的（对称的），本文中将仅提供对SCR10的论述；但本领域技术人员将容易地理解本文中的描述等同地适用于SCR10与SCR20。
SCR10包括围绕N阱和P阱（被遮挡物230遮盖）的浅沟槽隔离结构200，N阱和P阱可具有相似的宽度。更具体而言，在截面A-A处（例如，二极管）处，N+掺杂区205邻近（例如，邻接）（直接接触）N阱（被遮挡物230遮盖）。该N阱邻近（直接接触）P阱（也被遮挡物230遮盖）。该P阱邻近（直接接触）P+区220。P+区220邻近（直接接触）浅沟槽隔离结构200。
在截面B-B（例如，SCR）处，N+掺杂区205邻近（直接接触）N阱（被遮挡物210遮盖）。该N阱邻近（直接接触）P+区220a。P+区220a邻近（直接接触）N阱（被遮挡物230遮盖），该N阱邻近（直接接触）P阱（也被遮挡物230遮盖）。该P阱邻近（直接接触）N+区205a。N+区205a邻近（直接接触）P阱（被遮挡物210遮盖）。该P阱（被遮挡物210遮盖）邻近（直接接触）P+区220。P+区220邻近（直接接触）浅沟槽隔离结构200。
图3b示出沿着图3a的双向背对背堆叠SCR的A-A的截面图。图3c示出沿着图3a的双向背对背堆叠SCR的B-B的截面图。本文中关于构造本发明的SCR的制造工艺来描述图3c，所述制造工艺等同地适用于图3b中示出的结构。可使用相同的CMOS制造工艺同时制造图3b和图3c的结构。
参考图3c，该结构始于绝缘体上衬底，该绝缘体上衬底包括例如常规晶片150、诸如例如掩埋氧化物的绝缘体层160，以及通常标注为参考标号170的上层。上层170可为诸如例如硅的衬底层。在实施例中，在上层170中使用常规光刻和蚀刻工艺制造浅沟槽隔离结构200。例如，可在衬底170上提供光致抗蚀剂，且可对光致抗蚀剂进行曝光以形成暴露衬底170的部分的图形（孔）。然后，使用诸如例如反应离子蚀刻的常规蚀刻工艺，将沟槽图形蚀刻到衬底170中。可剥离光致抗蚀剂，且将诸如例如氧化物的绝缘体材料沉积到沟槽的图形中。然后，可进行平坦化工艺，例如化学机械抛光。
使用常规掺杂工艺在衬底170中形成N阱235和P阱240。在实施例中，可使用已知浓度和剂量，通过磷掺杂形成N阱235，且可通过砷或硼掺杂形成P阱240。此后，在分别用遮挡物210和230遮挡N阱235和P阱240的同时，使用常规掺杂剂在衬底170中形成N+区205、205a和P+区220a、220。可使用已知浓度和剂量的诸如磷（用于N+区）和砷或硼（用于P+区）的常规掺杂剂，形成N+区205、205a和P+区220a、220。在实施例中，N+区205、205a和P+区220a、220（极类似于N阱和P阱）延伸至绝缘体层160。
图4示出根据本发明的一方面具有布线层（wiring level）的图3a-3c的用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图。图4还示出了从输入到地的电流（current flow）。图4中，接触250连接在金属布线层（metal wiring layer）260与N+区205、205a、P+区220a、220、N阱235和P阱240之间。接触250可为在介电层270内设置的例如钨，介电层270提供布线层260与下伏的（underlying）P阱/N阱和N+区/P+区之间的绝缘。在实施例中，布线层260可为例如铜。
图5a示出根据本发明的一方面用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图。图5b和图5c示出用于高电压引脚ESD保护的双向背对背堆叠SCR的截面图和图5a的相应处理步骤。双向背对背堆叠SCR5包括对称的SCR10和SCR20。极类似于以上讨论，由于SCR10和SCR20为同样的（对称的），本文中将仅提供对SCR10的论述；但本领域技术人员将容易地理解本文中的描述等同地适用于SCR10与SCR20。
SCR10包括围绕N+掺杂区和P+掺杂区的沟槽隔离结构500。更具体而言，在截面A-A（例如，二极管）处，沟槽隔离结构500邻近（直接接触）N+区505。N+区505（形成于N阱中）通过浅沟槽隔离结构502而与P+区510（形成于P阱中）分隔。在实施例中，该P阱和该N阱可具有相似的宽度。在截面B-B（例如，SCR）处，沟槽隔离结构500邻近（直接接触）N+区505。N+区505（形成于N阱中）通过浅沟槽隔离结构502而与P+区510a（形成于N阱中）分隔。P+区510a通过浅沟槽隔离结构502而与N+区505a（形成于N阱中）分隔。N+区505a（形成于N阱中）通过浅沟槽隔离结构502而与P+区510（形成于N阱中）分隔。
图5b示出沿着图5a的双向背对背堆叠SCR的A-A的截面图。图5c示出沿着图5a的双向背对背堆叠SCR的B-B的截面图。本文中关于构造本发明的SCR10的制造工艺来描述图5c，所述制造工艺等同地适用于图5b中示出的结构。可使用相同的CMOS制造工艺同时制造图5b和图5c的结构。
参考图5c，该结构始于绝缘体上衬底，该绝缘体上衬底包括例如常规晶片150、诸如例如掩埋氧化物的绝缘体层160.通常标注为参考标号170的上层为诸如硅的上衬底膜。在实施例中，使用常规光刻和蚀刻工艺制造浅沟槽隔离结构500和浅沟槽隔离结构502。在实施例中，在不同的制造工艺中制造沟槽隔离结构500和浅沟槽隔离结构502，优选首先制造沟槽隔离结构500。
对于沟槽隔离结构500与浅沟槽隔离结构502二者，可在衬底170上提供光致抗蚀剂，且可对光致抗蚀剂进行曝光以形成暴露衬底170的部分的图形（孔）。然后，使用诸如例如反应离子蚀刻的常规蚀刻工艺，将沟槽图形蚀刻到衬底170中。可剥离光致抗蚀剂，且将诸如例如氧化物的绝缘体材料沉积到沟槽的图形中。然后，可进行平坦化工艺，例如化学机械抛光。
然后，使用常规掺杂工艺在衬底170中形成N阱235和P阱240。在实施例中，可使用已知浓度和剂量，通过磷掺杂形成N阱235，且可通过砷或硼掺杂形成P阱240。在实施例中，通过沟槽隔离结构500，将N阱235与P阱240隔离。
此后，在分别用遮挡物遮挡N阱235和P阱240的同时，使用常规掺杂剂在衬底170中形成N+区505、505a和P+区510、510a。可使用已知浓度和剂量的诸如磷（用于N+区）和砷或硼（用于P+区）的常规掺杂剂，形成N+区505、505a和P+区510a、510。在实施例中，N+区505、505a和P+区510a、510并未延伸至绝缘体层160，而是通过浅沟槽隔离结构502分隔；而N阱235和P阱240延伸至绝缘体层160。
图6示出根据本发明的一方面具有布线层的图5a-5c的用于高电压引脚ESD保护的双向背对背堆叠SCR的俯视图。图6还示出了从输入到地的电流。图6中，接触250连接在金属布线层260与N+区505、505a和P+区520a、520之间。接触250可为在介电层270内设置的例如钨，介电层270提供布线层260与下伏的P阱/N阱和N+区/P+区之间的绝缘。在实施例中，布线层260可为例如铜。
图7示出根据本发明的一方面的击穿触发的SCR的ESD测试结果的图表。具体地，图7示出电流对电压的图，其中SCR的保持电压（holdingvoltage）大约为4伏特。这表明本发明的SCR可在诸如例如RF开关的装置中提供有效的ESD保护。
图8是在半导体设计、制造和/或测试中使用的设计过程的流程图。图8示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1a-6中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由
Inc.或
Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图8示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1a-6中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1a-6中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1a-6中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1a-6中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1a-6中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
在此使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。在此使用的单数形式的“一”、“一个”和“该”旨在也包括复数形式，除非上下文中明确地另外指出。还应理解，在用于该说明书中时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。
如果适用，在权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变化对于本领域的普通技术人员而言是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。因此，虽然关于实施例描述了本发明，但是本领域技术人员将认识到本发明可在所附权利要求的精神和范围内以修改的方式实施。
Claims (25)
1.一种装置，包括：
对称双向背对背堆叠的可控硅整流器（SCR），其包括：
第一背对背堆叠SCR的阳极，其被连接至输入；
第二背对背堆叠SCR的阳极，其被连接至地；以及
所述第一和第二背对背堆叠SCR的阴极，其被连接在一起，其中
所述对称双向背对背SCR中的每一个包括二极管对，所述二极管对将电流导引为朝向所述阴极，当施加电压时，所述二极管对有效地变为反向偏置，使来自第一对称双向背对背SCR的元件去激活，同时，第二对称双向背对背SCR的二极管将电流导引为沿着与反向偏置二极管相同的方向。
2.根据权利要求1的装置，其中，所述对称双向背对背SCR中的每一个被集成到与要保护的电路相同的芯片中。
3.根据权利要求1的装置，其中，所述对称双向背对背SCR中的每一个包括PNP和NPN双极结和并联二极管。
4.根据权利要求1的装置，其中，所述对称双向背对背SCR中的每一个在正向偏置模式下以任一方向工作。
5.根据权利要求1的装置，其中，所述对称双向背对背SCR中的每一个包括用于任意电压水平的多个堆叠结构。
6.根据权利要求1的装置，其中，所述对称双向背对背SCR中的每一个包括分别与二极管D1和D2并联的电阻器R1和R2，在施加电压之前，二极管D1和D2中的每一个使其正向方向朝向所述阴极。
7.根据权利要求6的装置，其中，所述二极管D1和D2分别为P阱二极管和N阱二极管。
8.根据权利要求6的装置，其中，当施加负电压时，所述第一对称双向背对背SCR中的所述二极管D1和D2将反向偏置，且当施加正电压时，所述第二对称双向背对背SCR的所述二极管D1和D2将反向偏置。
9.根据权利要求6的装置，其中：
当施加负电压时，所述第一对称双向背对背SCR中的二极管D3和D4变为在两个电阻器R1和R2之间的有效二极管Deff1，所述有效二极管Deff1将电流导引为朝向所述第一对称双向背对背SCR的阳极，这是与所述第二对称双向背对背SCR中的所述二极管D1和D2相同的方向；以及
当施加正电压时，所述第二对称双向背对背SCR中的二极管D3和D4变为在两个电阻器R1和R2之间的有效二极管Deff1，所述有效二极管Deff1将电流导引为朝向所述第二对称双向背对背SCR的阳极，这是与所述第一对称双向背对背SCR中的所述二极管D1和D2相同的方向。
10.一种结构，包括：
可控硅整流器，其包括：
形成于N阱中的N+区和P+区；以及
形成于P阱中的N+区和P+区，所述P阱邻近所述N阱；以及二极管，其包括形成于所述N阱中的所述N+区的一部分，该部分邻近形成于所述P阱中的所述P+区的一部分。
11.根据权利要求10的结构，其中，形成于所述P阱和N阱中的所述N+区和P+区在衬底中延伸到掩埋的绝缘体层。
12.根据权利要求11的结构，其中，所述P阱和N阱在所述衬底中延伸到掩埋的绝缘体层。
13.根据权利要求12的结构，其中，形成于所述P阱和N阱中的所述N+区和P+区分别通过所述P阱和N阱的部分而被分隔。
14.根据权利要求10的结构，其中，形成于所述P阱和N阱中的所述N+区和P+区部分地延伸至掩埋的绝缘体层上衬底的上层中。
15.根据权利要求14的结构，其中，形成于所述P阱和N阱中的所述N+区和P+区通过浅隔离结构而被分隔。
16.根据权利要求15的结构，其中，所述P阱和N阱以隔离结构为界。
17.根据权利要求10的结构，其中，所述N阱和P阱邻接。
18.根据权利要求10的结构，其中，所述N阱和P阱具有相似的宽度。
19.根据权利要求10的结构，其中，两个背对背堆叠的根据权利要求10的结构提供双向ESD保护。
20.一种方法，包括：
在第一部分中：
使用光刻、蚀刻和沉积工艺，在绝缘体上硅衬底（SOI）的上层中形成沟槽隔离结构；
在所述上层中形成以所述沟槽隔离结构为界的邻接的N阱和P阱；以及
在用遮挡物遮挡所述N阱和P阱的部分的同时，使用掺杂剂在所述N阱和P阱中的每一个中形成N+区和P+区；以及
在邻近所述第一部分的第二部分中：
使用与所述第一部分的所述沟槽隔离结构相同的CMOS处理步骤，形成所述沟槽隔离结构；
使用与所述第一部分中所述N阱和P阱相同的CMOS处理步骤，在所述上层中形成以所述沟槽隔离结构为界的所述邻接的N阱和P阱；以及
使用与所述第一部分的所述N+区和P+区相同的CMOS处理步骤，在所述N阱中形成单个N+区且在所述P阱中形成单个P+区，其中所述N阱和P阱的部分将所述单个N+区和所述单个P+区分隔。
21.根据权利要求21的方法，其中通过形成于所述上层中的浅隔离结构来隔离所述N阱和P阱中的每一个的所述N+区和P+区。
22.一种用于设计、制造或测试集成电路的在机器可读存储介质中有形地体现的设计结构，所述设计结构包括：
可控硅整流器，其包括：
形成于N阱中的N+区和P+区；以及
形成于P阱中的N+区和P+区，所述P阱邻近所述N阱；以及二极管，其包括形成于所述N阱中的所述N+区的一部分，该部分邻近形成于所述P阱中的所述P+区的一部分。
23.根据权利要求22的设计结构，其中，所述设计结构包括网表。
24.根据权利要求22的设计结构，其中，所述设计结构驻留在存储介质上作为用于交换集成电路的布图数据的数据格式。
25.根据权利要求22的设计结构，其中所述设计结构驻留在可编程门阵列中。
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