CN105789332A - 整流器件、整流器件的制造方法及esd保护器件 - Google Patents

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Abstract

本发明公开了一种整流器件、整流器件的制造方法及ESD保护器件。所述整流器件，包括：半导体衬底，所述半导体衬底的掺杂类型为P型；位于半导体衬底上的外延半导体层，所述外延半导体层的掺杂类型为N型；以及位于外延半导体层中的第一掺杂区，所述第一掺杂区为N型，其中，所述半导体衬底和所述外延半导体层分别作为所述整流器件的阳极和阴极，并且所述整流器件还包括在所述阴极中形成反向PN结或反向肖特基势垒。本发明在整流器件的阴极中形成反向偏置的PN结或反向肖特基势垒以减小二极管在高电压下的寄生电容，进而提高ESD保护器件在高电压下的响应速度。

Description

整流器件、整流器件的制造方法及ESD保护器件
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及整流器件、整流器件的制造方法及ESD保护器件。
背景技术
静电放电(ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，因此ESD产生的能量远高于芯片的承受能力，可能导致芯片的功能暂时失效甚至永久损坏。在芯片制造过程中，可以采用防静电手环或防静电服减小ESD的损害。在芯片制造完成之后，由于芯片的使用环境差异大，因此芯片很容易受到与外部物体之间的静电放电的影响。在芯片中设备ESD保护器件以提供静电释放路径，可以为芯片自身提供有效的保护，从而提供集成电路芯片的可靠性和使用寿命。
在现代的电子产品(例如智能手机、笔记本电脑、平板电脑和LED显示器等)中，安装在印刷电路板(PCB)上的高速数据端口，例如HDMI、USB、DVI等，广泛地采用ESD保护器件提供保护。这些ESD保护器件或者是分立器件，或者集成成芯片内部。对于高速数据端口的保护，ESD保护器件必须具有高响应速度。ESD保护器件的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将ESD保护器件的电容设置为小于0.5pF。进一步地，ESD保护器件还应当具有高静电放电能力。
可以基于多种电路结构实现ESD保护器件。图1示出一种ESD保护器件的示意性电路结构。该ESD保护器件包括串联连接在输入输出端I/O和接地端GND之间的齐纳二极管DZ和整流二极管D1。输入输出端I/O例如是高速数据端口中的端子。在ESD保护器件的断开状态，输入输出端I/O用于数据传输。在静电释放时，齐纳二极管DZ和整流二极管D1均导通，ESD保护器件处于导通状态，从而提供静电的放电路径。图2示出图1所示的ESD保护器件的寄生电容的等效电路。在ESD保护器件中，齐纳二极管DZ和整流二极管D1的寄生电容分别表示为CZ和C1。由于齐纳二极管DZ和整流二极管D1彼此串联连接，ESD保护器件的等效电容C(I/O-GND)＝C1*CZ/(C1+CZ)。整流二极管D1寄生电容C1远小于齐纳二极管CZ的等效电容CZ，从而可以显著减小ESD保护器件的寄生电容，例如减小两至三个数量级(ordersofmagnitude)。
上述ESD保护器件的等效电容C(I/O-GND)受到ESD保护器件两端电压V(I/O-GND)的影响。随着电压V(I/O-GND)的增加，等效电容C(I/O-GND)快速增加。结果，ESD保护器件在高电压下的响应速度显著减小。
因此，期望进一步减小ESD保护器件在高电压下的等效电容以提高响应速度。
发明内容
有鉴于此，本发明提供一种整流器件、整流器件的制造方法及ESD保护器件，其中在整流器件的阴极中形成反向偏置的PN结以减小二极管在高电压下的寄生电容，进而提高ESD保护器件在高电压下的响应速度。
根据本发明的一方面，提供一种整流器件，包括：半导体衬底，所述半导体衬底的掺杂类型为P型；位于半导体衬底上的外延半导体层，所述外延半导体层的掺杂类型为N型；以及位于外延半导体层中的第一掺杂区，所述第一掺杂区为N型，其中，所述半导体衬底和所述外延半导体层分别作为所述整流器件的阳极和阴极，并且所述整流器件还包括在所述阴极中形成反向PN结或反向肖特基势垒。
优选地，所述第一掺杂区相对于所述外延半导体层高掺杂。
优选地，还包括第二掺杂区，所述第二掺杂区为P型，且与所述第一掺杂区形成所述反向PN结，所述第一掺杂区与所述第二掺杂区彼此电连接。
优选地，所述第一掺杂区和所述第二掺杂区分别相邻的条带结构。
优选地，所述第一掺杂区为条带结构，所述第二掺杂区为围绕所述第一掺杂区的环状结构。
优选地，还包括阳极金属，所述阳极金属与所述外延半导体层形成所述反向肖特基势垒，所述第一掺杂区与所述阳极金属彼此电连接。
优选地，所述第一掺杂区和所述阳极金属分别相邻的条带结构。
优选地，所述第一掺杂区为条带结构，所述阳极金属为围绕所述第一掺杂区的环状结构。
优选地，所述条带结构包括多个经由电极电连接的条带。
优选地，还包括：第一电极，与所述外延半导体绝缘隔离且电连接至所述第一掺杂区；以及第二电极，电连接至所述半导体衬底。
优选地，还包括：隔离结构，所述隔离结构从所述外延半导体层的表面延伸至所述半导体衬底中，以限定所述整流器件的有源区。
优选地，所述隔离结构为P型掺杂区或沟槽隔离。
根据本发明的另一方面，提供一种ESD保护器件，包括：上述的整流器件；以及齐纳二极管，其中，所述整流器件的第一掺杂区连接至所述齐纳二极管的阴极。
优选地，所述整流器件的半导体衬底连接至输入输出端，所述齐纳二极管的阳极连接至接地端。
根据本发明的第三方面，提供一种整流器件的制造方法，包括：在半导体衬底上形成外延半导体层，所述半导体衬底和所述外延半导体层的掺杂类型分别为P型和N型；在所述外延半导体层中形成第一掺杂区，所述第一掺杂区为N型；以及在所述半导体衬底中形成反向PN结或反向肖特基势垒层，其中，所述半导体衬底和所述外延半导体层分别作为所述整流器件的阳极和阴极。
优选地，在形成所述外延半导体层的步骤之后，还包括：形成隔离结构，所述隔离结构从所述外延半导体层的表面延伸至所述半导体衬底中，以限定所述整流器件的有源区。
优选地，在所述半导体衬底中形成反向PN结的步骤包括：在所述外延半导体层中形成第二掺杂区，所述第二掺杂区为P型。
优选地，在所述半导体衬底中形成反向肖特基势垒层的步骤包括：在所述外延半导体层上形成阳极金属。
根据本发明实施例的整流器件，采用在阴极中形成的反向PN结或反向肖特基势垒，抑制等效电容在高电压下的变化。因此，ESD保护器件的等效电容C(I/O-GND)随着电压的变化也将减小，从而在高电压下也能保持低电容值和高响应速度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出一种ESD保护器件的示意性电路结构；
图2示出图1所示的ESD保护器件的寄生电容的等效电路；
图3a和3b分别示出根据本发明第一实施例的整流器件的分解透视图和截面图；
图4a和4b分别示出根据本发明第二实施例的整流器件的分解透视图和截面图；
图5示出根据本发明第三实施例的ESD保护器件的结构示意图；
图6示出根据本发明第四实施例的ESD保护器件的结构示意图；
图7分别示出根据本发明实施例的ESD保护器件的等效电路；
图8示出根据现有技术的ESD保护器件和根据本发明实施例的ESD保护器件的CV曲线；以及
图9a至9g示出根据本发明第五实施例的ESD保护器件制造方法不同阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图3a和3b分别示出根据本发明第一实施例的整流器件的分解透视图和截面图，其中，图3b所示的截面图沿着图3a中的线AA截取。
如图3a和3b所示，整流器件100包括半导体衬底101、位于半导体衬底101的外延半导体层102、位于外延半导体层102中的第一掺杂区104和第二掺杂区105。半导体衬底101和外延半导体层102分别为P型和N型，第一掺杂区104和第二掺杂区105分别为N型和P型。在该实施例中，第二掺杂区105为围绕第一掺杂区104的环形结构。
在整流器件100中，外延半导体层102与半导体衬底101之间形成第一PN结，外延半导体层102与第二掺杂区105之间形成第二PN结，从而第二PN结相对于第一PN结反向偏置。半导体衬底101作为阳极，外延半导体层102作为阴极。因此，第二PN结位于整流器件100的阴极中。
在该实施例中，第一掺杂区104相对于外延半导体层102高掺杂，第二掺杂区105与半导体衬底101的掺杂浓度近似，或者相对于半导体衬底101高掺杂。例如，半导体衬底101的峰值掺杂浓度不小于1e18atoms/cm3，优选地，大于1e19atoms/cm3，以减小二极管的本征电阻。外延半导体层102的峰值掺杂浓度约为1e13～1e16atoms/cm3,优选地，小于1e14atoms/cm3，以减小二极管的寄生电容。第一掺杂区104的峰值掺杂浓度约为1e18-1e21atoms/cm3。第二掺杂区105的峰值掺杂浓度约为1e19-1e21atoms/cm3。
优选地，整流器件100还包括隔离结构103。在整流器件100的周边，隔离结构103从外延半导体层102的表面延伸至半导体衬底101，从而限定整流器件100的有源区。隔离结构103例如是沟槽隔离或者掺杂区。如果隔离结构103为掺杂区，则掺杂区的掺杂类型为P型。由于掺杂区与外延半导体层102的掺杂类型相反，因此可以利用二者之间的PN结限制电流的横向流动。
优选地，整流器件100还包括位于外延半导体层102上的绝缘层106。在绝缘层106上形成第一电极121。第一电极121经由穿过绝缘层106的导电通道120，与第一掺杂区104和第二掺杂区105电连接，从而将第一掺杂区104和第二掺杂区105连接在一起。在半导体衬底101的与外延半导体层102相对的表面上形成第二电极131。第一电极121和第二电极131例如由选自金、银、铜的金属材料或其合金组成。
图4a和4b分别示出根据本发明第二实施例的整流器件的分解透视图和截面图，其中，图4b所示的截面图沿着图4a中的线AA截取。
根据第二实施例的整流器件200与根据第一实施例的整流器件100的不同之处在于，整流器件200中的第二掺杂区是与第一掺杂区104相邻的条带结构，而非环形结构。优选地，整流器件200包括两个第二掺杂区105a和105b。第一电极121经由穿过绝缘层106的导电通道120，与第一掺杂区104和两个第二掺杂区105a和105b电连接，从而将第一掺杂区104和两个第二掺杂区105a和105b连接在一起。
根据第二实施例的整流器件200的其他方面与根据第一实施例的整流器件100相同，在此不再详述。
图5示出根据本发明第三实施例的ESD保护器件的结构示意图。
如图5所示，ESD保护器件300包括串联连接在输入输出端I/O和接地端GND之间的整流器件310和齐纳二极管320。输入输出端I/O例如是高速数据端口中的端子。在ESD保护器件300的断开状态，输入输出端I/O用于数据传输。在静电释放时，整流器件310和齐纳二极管320均导通，ESD保护器件300处于导通状态，从而提供静电的放电路径。
整流器件310的结构与图4a和4b所示的根据第二实施例的整流器件200的结构相同。
在整流器件310中，外延半导体层102与半导体衬底101的掺杂类型相反，二者之间形成第一PN结。外延半导体层102与第二掺杂区105a和105b之间的掺杂类型相反，二者之间形成两个第二PN结。由于外延半导体层102是第一PN结和两个第二PN结的共用层，因此，两个第二PN结相对于第一PN结反向偏置。半导体衬底101作为阳极，外延半导体层102作为阴极。第一PN结可以等效为第一二极管D1的PN结。两个第二PN结位于第一二极管D1的阴极中，分别等效为两个第二二极管Dp1和Dp2的PN结。此外，第一掺杂区104与外延半导体层102的掺杂类型相同，二者的界面电阻等效为电阻R。
齐纳二极管320可以是常规的结构并且可以采用常规的掺杂浓度，包括掺杂类型分别为P型和N型的半导体衬底201和掺杂区202，分别作为齐纳二极管的阳极和阴极。第一电极221与掺杂区202电连接，第二电极231与半导体衬底201的与掺杂区202相对的表面电连接。
如果整流器件310和齐纳二极管320分别形成独立的半导体器件，则二者之间可以通过键合线电连接。
整流器件310的第二电极131作为输入输出端I/O，齐纳二极管320的第二电极231作为接地端GND。
图6示出根据本发明第四实施例的ESD保护器件的结构示意图。
如图6所示，ESD保护器件400包括串联连接在输入输出端I/O和接地端GND之间的整流器件410和齐纳二极管320。输入输出端I/O例如是高速数据端口中的端子。在ESD保护器件400的断开状态，输入输出端I/O用于数据传输。在静电释放时，整流器件410和齐纳二极管320均导通，ESD保护器件400处于导通状态，从而提供静电的放电路径。
整流器件410的结构与图4a和4b所示的根据第二实施例的整流器件200的结构不同之处在于：整流器件410省去第二掺杂区105，且导电通道120由阳极金属107代替。此外，第一电极121经由穿过绝缘层106的导电通道120，与第一掺杂区104电连接，并且第一电极121接触阳极金属107，从而将第一掺杂区104和阳极金属107连接在一起
在整流器件410中，外延半导体层102与半导体衬底101的掺杂类型相反，二者之间形成第一PN结。外延半导体层102与阳极金属107之间形成两个肖特基势垒。由于外延半导体层102是第一PN结和两个肖特基势垒的共用层，因此，两个肖特基势垒相对于第一PN结反向偏置。半导体衬底101作为阳极，外延半导体层102作为阴极。第一PN结可以等效为第一二极管D1的PN结。两个肖特基势垒位于第一二极管D1的阴极中，分别等效为两个第二二极管Dp1和Dp2的肖特基势垒。此外，第一掺杂区104与外延半导体层102的掺杂类型相同，二者的界面电阻等效为电阻R。
齐纳二极管320可以是常规的结构并且可以采用常规的掺杂浓度，包括掺杂类型分别为P型和N型的半导体衬底201和掺杂区202，分别作为齐纳二极管的阳极和阴极。第一电极221与掺杂区202电连接，第二电极231与半导体衬底201的与掺杂区202相对的表面电连接。
如果整流器件410和齐纳二极管320分别形成独立的半导体器件，则二者之间可以通过键合线电连接。
整流器件410的第二电极131作为输入输出端I/O，齐纳二极管320的第二电极231作为接地端GND。
图7分别示出根据本发明实施例的ESD保护器件的等效电路。如图7所示，在ESD保护器件300中，整流器件310的第一二极管D1可以等效为第一等效电容C1，电阻R可以等效为第一等效电阻R，两个第二二极管Dp1和DP2可以等效为第二等效电容Cp和第二等效电阻Rp的串联电路。齐纳二极管320可以等效为第三电容CZ。
如果将整流器件310的电阻R、第二等效电容Cp和第二等效电阻Rp一起作为寄生阻抗Zp，则在Cp＝0时，Zp＝R，在Cp>0且Rp>0时，Zp表现为容抗。假设电阻R的数值很大，则C(I/O-GND)＝C1*Cp*Cz/(C1Cp+C1Cz+CpCz)。由于相对于第一二极管D1，两个第二二极管Dp1和DP2反向偏置，因此，第一二极管D1的第一等效电容C1随着电压的变化，与两个第二二极管Dp1和DP2的第二等效电容Cp随着电压的变化，至少部分抵消。
图8示出根据现有技术的ESD保护器件和根据本发明实施例的ESD保护器件的CV曲线，其中，CV曲线1表示根据本发明实施例的ESD保护器件的典型CV曲线，CV曲线2表示根据现有技术的整流器件的典型CV曲线。
将CV曲线1和2相比较可知，根据本发明的整流器件的寄生电容随着电压的变化率显著减小。在0V至5V的范围内，根据现有技术的整流器件的等效电容的变化率为230％，而根据本发明实施例的ESD保护器件的等效电容的变化率约为37.5％。
由此可见，根据本发明实施例的ESD保护器件310，采用在阴极中形成的反向PN结，抑制等效电容在高电压下的变化。因此，ESD保护器件300的等效电容C(I/O-GND)随着电压的变化也将减小，从而在高电压下也能保持低电容值和高响应速度。
图9a至9g示出根据本发明第五实施例的ESD保护器件制造方法不同阶段的截面图，该方法用于制造根据第一实施例的ESD保护器件。
如图9a所示，通过已知的沉积工艺，在半导体衬底101的表面上外延生长外延半导体层102。沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。外延半导体层的厚度例如为3～10微米。
半导体衬底101例如是单晶硅衬底，并且掺杂成P型。半导体衬底101的峰值掺杂浓度不小于1e18atoms/cm3，优选地，大于1e19atoms/cm3。外延半导体层102掺杂成N型。外延半导体层102的峰值掺杂浓度约为1e17-1e18atoms/cm3。
为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。通过控制离子注入的参数，例如注入能量和剂量，可以掺杂区达到所需的深度和获得所需的掺杂浓度。
进一步地，形成用于限定整流器件的有源区的隔离结构103，如图9b所示。该隔离结构103例如为掺杂区。
在ESD保护器件的周边，隔离结构103从外延半导体层102的表面延伸至半导体衬底101，使得ESD保护器件与邻近的半导体器件隔离。由于掺杂区与外延半导体层102的掺杂类型相反，因此可以利用二者之间的PN结限制电流的横向流动。
在该步骤中，在外延半导体层102的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露外延半导体层102的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而形成隔离结构103。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
在替代的实施例中，隔离结构103可以是沟槽隔离，并且可以在形成外延半导体层102之后的任意步骤中形成。用于形成沟槽隔离的工艺是本领域已知的，例如包括在半导体结构中蚀刻出浅沟槽以及采用绝缘材料填充浅沟槽的步骤。
进一步地，在外延半导体层102中形成第一掺杂区104和第二掺杂区105，分别如图9c和8d所示。第一掺杂区104为N型，从外延半导体层102的表面延伸至外延半导体层102中的预定深度。第一掺杂区104的峰值掺杂浓度约为1e18-1e21atoms/cm3。第二掺杂区105为P型，从外延半导体层102的表面延伸至外延半导体层102中的预定深度。第二掺杂区105的峰值掺杂浓度约为1e19-1e21atoms/cm3。
在该实施例中，第二掺杂区105为围绕第一掺杂区104的环形结构。
在该步骤中，在外延半导体层102的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露外延半导体层102的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而形成第一掺杂区104。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，通过上述已知的沉积工艺，在外延半导体层102相对的表面上形成层间绝缘层106。层间绝缘层106例如由氧化硅组成。然后，通过光刻和蚀刻在层间绝缘层106中形成分别到达第一掺杂区104和第二掺杂区105的开口。
然后，通过上述已知的沉积工艺和平面化工艺(例如，化学机械平面化)，在层间绝缘层106的开口中形成导电通道120，如图9e所示，在层间绝缘层106的表面上形成第一电极121，如图9f所示，以及在半导体衬底101的与外延半导体层102相对的表面上形成第二电极131，如图9g所示。导电通道120、第一电极121和第二电极131例如由选自金、银、铜的金属材料组成。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (18)

1.一种整流器件，包括：
半导体衬底，所述半导体衬底的掺杂类型为P型；
位于半导体衬底上的外延半导体层，所述外延半导体层的掺杂类型为N型；以及
位于外延半导体层中的第一掺杂区，所述第一掺杂区为N型，
其中，所述半导体衬底和所述外延半导体层分别作为所述整流器件的阳极和阴极，并且所述整流器件还包括在所述阴极中形成反向PN结或反向肖特基势垒。
2.根据权利要求1所述的整流器件，其中，所述第一掺杂区相对于所述外延半导体层高掺杂。
3.根据权利要求1所述的整流器件，还包括第二掺杂区，所述第二掺杂区为P型，且与所述第一掺杂区形成所述反向PN结，所述第一掺杂区与所述第二掺杂区彼此电连接。
4.根据权利要求3所述的整流器件，其中，所述第一掺杂区和所述第二掺杂区分别相邻的条带结构。
5.根据权利要求3所述的整流器件，其中，所述第一掺杂区为条带结构，所述第二掺杂区为围绕所述第一掺杂区的环状结构。
6.根据权利要求1所述的整流器件，还包括阳极金属，所述阳极金属与所述外延半导体层形成所述反向肖特基势垒，所述第一掺杂区与所述阳极金属彼此电连接。
7.根据权利要求6所述的整流器件，其中，所述第一掺杂区和所述阳极金属分别相邻的条带结构。
8.根据权利要求6所述的整流器件，其中，所述第一掺杂区为条带结构，所述阳极金属为围绕所述第一掺杂区的环状结构。
9.根据权利要求4、5、7和8中任一项所述的整流器件，其中，所述条带结构包括多个经由电极电连接的条带。
10.根据权利要求1所述的整流器件，还包括：
第一电极，与所述外延半导体绝缘隔离且电连接至所述第一掺杂区；以及
第二电极，电连接至所述半导体衬底。
11.根据权利要求1所述的整流器件，还包括：
隔离结构，所述隔离结构从所述外延半导体层的表面延伸至所述半导体衬底中，以限定所述整流器件的有源区。
12.根据权利要求11所述的整流器件，其中，所述隔离结构为P型掺杂区或沟槽隔离。
13.一种ESD保护器件，包括：
根据权利要求1至12中任一项所述的整流器件；以及
齐纳二极管，
其中，所述整流器件的第一掺杂区连接至所述齐纳二极管的阴极。
14.根据权利要求13的ESD保护器件，其中，所述整流器件的半导体衬底连接至输入输出端，所述齐纳二极管的阳极连接至接地端。
15.一种整流器件的制造方法，包括：
在半导体衬底上形成外延半导体层，所述半导体衬底和所述外延半导体层的掺杂类型分别为P型和N型；
在所述外延半导体层中形成第一掺杂区，所述第一掺杂区为N型；以及
在所述半导体衬底中形成反向PN结或反向肖特基势垒层，
其中，所述半导体衬底和所述外延半导体层分别作为所述整流器件的阳极和阴极。
16.根据权利要求15所述的方法，在形成所述外延半导体层的步骤之后，还包括：
形成隔离结构，所述隔离结构从所述外延半导体层的表面延伸至所述半导体衬底中，以限定所述整流器件的有源区。
17.根据权利要求15所述的方法，其中，在所述半导体衬底中形成反向PN结的步骤包括：
在所述外延半导体层中形成第二掺杂区，所述第二掺杂区为P型。
18.根据权利要求15所述的方法，其中，在所述半导体衬底中形成反向肖特基势垒层的步骤包括：
在所述外延半导体层上形成阳极金属。
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US15/496,271 US20170309610A1 (en) 2016-04-25 2017-04-25 Rectification device, method for manufacturing the same and esd protection device
US16/850,230 US20200243504A1 (en) 2016-04-25 2020-04-16 Rectification device having a forward pn junction and a reverse schottky barrier formed in an epitaxial semiconductor layer formed over a semiconductor substrate
US17/720,262 US20220238508A1 (en) 2016-04-25 2022-04-13 Vertical device having a reverse schottky barrier formed in an epitaxial semiconductor layer formed over a semiconductor substrate

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558543A (zh) * 2016-08-11 2017-04-05 矽力杰半导体技术(杭州)有限公司 静电释放保护器件的半导体结构以及制造方法
CN109449153A (zh) * 2018-10-31 2019-03-08 深圳市富裕泰贸易有限公司 一种功率器件防护芯片及其制造方法
US10290624B2 (en) 2016-10-12 2019-05-14 Silergy Semiconductor Technology (Hangzhou) Ltd. ESD protection device and method for manufacturing the same
CN110336262B (zh) * 2019-07-10 2021-11-12 上海艾为电子技术股份有限公司 一种浪涌保护电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847880B (zh) 2017-01-23 2019-11-26 矽力杰半导体技术(杭州)有限公司 一种半导体器件及其制备方法
CN107871787B (zh) 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
CN110047759A (zh) 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
CN111580687B (zh) 2020-04-30 2023-11-14 京东方科技集团股份有限公司 数据处理方法、装置和智能交互设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1715527A2 (en) * 2005-04-20 2006-10-25 Delphi Technologies, Inc. Electrostatic discharge protection device
CN101626020A (zh) * 2008-07-10 2010-01-13 半导体元件工业有限责任公司 低钳位电压esd装置及其方法
US20120068299A1 (en) * 2010-09-22 2012-03-22 Amazing Microelectronic Corp. Transient voltage suppressors
CN104009094A (zh) * 2013-02-25 2014-08-27 株式会社东芝 半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
KR100763848B1 (ko) * 2006-07-05 2007-10-05 삼성전자주식회사 쇼트키 다이오드 및 그 제조 방법
US8222698B2 (en) * 2009-06-29 2012-07-17 Analog Devices, Inc. Bond pad with integrated transient over-voltage protection
CN104851919B (zh) * 2015-04-10 2017-12-19 矽力杰半导体技术(杭州)有限公司 双向穿通半导体器件及其制造方法
CN105261616B (zh) * 2015-09-22 2018-05-11 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
CN106057781B (zh) * 2016-05-27 2019-02-15 矽力杰半导体技术(杭州)有限公司 静电放电保护器件的制造方法
CN106558543B (zh) * 2016-08-11 2023-09-01 南京矽力微电子技术有限公司 静电释放保护器件的半导体结构以及制造方法
CN106229314B (zh) * 2016-08-15 2020-01-24 矽力杰半导体技术(杭州)有限公司 静电放电保护器件及其制造方法
CN106449636B (zh) * 2016-10-12 2019-12-10 矽力杰半导体技术(杭州)有限公司 Esd保护器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1715527A2 (en) * 2005-04-20 2006-10-25 Delphi Technologies, Inc. Electrostatic discharge protection device
CN101626020A (zh) * 2008-07-10 2010-01-13 半导体元件工业有限责任公司 低钳位电压esd装置及其方法
US20120068299A1 (en) * 2010-09-22 2012-03-22 Amazing Microelectronic Corp. Transient voltage suppressors
CN104009094A (zh) * 2013-02-25 2014-08-27 株式会社东芝 半导体器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106558543A (zh) * 2016-08-11 2017-04-05 矽力杰半导体技术(杭州)有限公司 静电释放保护器件的半导体结构以及制造方法
CN106558543B (zh) * 2016-08-11 2023-09-01 南京矽力微电子技术有限公司 静电释放保护器件的半导体结构以及制造方法
US10290624B2 (en) 2016-10-12 2019-05-14 Silergy Semiconductor Technology (Hangzhou) Ltd. ESD protection device and method for manufacturing the same
US10573636B2 (en) 2016-10-12 2020-02-25 Silergy Semiconductor Technology (Hangzhou) Ltd. ESD protection device and method for manufacturing the same
CN109449153A (zh) * 2018-10-31 2019-03-08 深圳市富裕泰贸易有限公司 一种功率器件防护芯片及其制造方法
CN110336262B (zh) * 2019-07-10 2021-11-12 上海艾为电子技术股份有限公司 一种浪涌保护电路

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