CN110867482A - 一种用于ic芯片的esd保护器件及电子装置 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000007943 implant Substances 0.000 claims description 62
- 238000002347 injection Methods 0.000 description 51
- 239000007924 injection Substances 0.000 description 51
- 239000000470 constituent Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
本发明提供一种用于IC芯片的ESD保护器件及电子装置，该ESD保护器件包括：位于半导体衬底中具有第一导电类型的第一区域；位于第一区域中的主可控硅整流器，所述主可控硅整流器包括位于所述第一区域中的阳极侧单元和若干位于所述第一区域中的阴极侧单元，若干所述阴极侧单元布置在阳极侧单元周围，以使来自输入端的静电放电电流通过阳极侧单元后经由所述阴极侧单元从多个方向流至所述参考端；位于所述第一区域中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元，用于辅助触发所述主可控硅整流器。该ESD保护器件可以适用于各种电压应用的IC器件，并且改善了多SCR应用中开启均匀性问题。该电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种用于IC芯片的ESD保护器件及电子装置。
背景技术
随着CMOS工艺连续按比例缩小，由静电放电(ESD)导致的IC芯片失效已经成为一个重大的可靠性问题，尤其是对于具有超薄栅极氧化层和薄介电层的小型器件而言呈现出更严重的ESD破坏趋势。ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。
SCR(可控硅整流器)器件由于其强的ESD鲁棒性(robustness)和在单位面积下具有最强的电流泄放能力被广泛应用于IC的片上静电放电(ESD)保护。SCR结构可以启动至再生模式(regenerative mode)(比常规ESD器件可以通过更大电流)，然而，对于多SCR应用而言，开启更敏感且不可控的闩锁现象成为一个瓶颈，即对于多SCR应用，SCR器件的开启电压敏感，且各个SCR器件开启不均匀。
因此，有必要提出一种改进的用于IC芯片的ESD保护结构，其可以胜任工业制造的ESD保护，具备安全性和开启均匀性。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明一方面提供一种用于IC芯片的ESD保护器件，位于半导体衬底的一面，用于将静电放电电流从所述IC芯片的输入端导入至所述IC芯片的参考端，该ESD保护器件包括：
位于所述半导体衬底中具有第一导电类型的第一区域；
位于所述第一区域中的主可控硅整流器，所述主可控硅整流器包括位于所述第一区域中的阳极侧单元和若干位于所述第一区域中的阴极侧单元，若干所述阴极侧单元布置在所述阳极侧单元周围，以使来自所述输入端的静电放电电流通过所述阳极侧单元后经由所述阴极侧单元从多个方向流至所述参考端；
位于所述第一区域中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元，用于辅助触发所述主可控硅整流器。
在本发明一实施例中，所述阳极侧单元包括位于所述第一区域中的具有第二导电类型的第一阱区，以及位于所述第一阱区中的具有第一导电类型的第一注入区和具有第二导电类型的第二注入区，其中，所述第一注入区呈环绕所述第二注入区布置的环形状。
在本发明一实施例中，所述阴极侧单元包括位于所述第一区域中的具有第二导电类型的第三注入区和具有第一导电类型的第四注入区，其中，所述第三注入区呈环绕所述第四注入区布置的环形状。
在本发明一实施例中，所述二极管单元包括位于所述第一区域中的具有第二导电类型的第二阱区，以及位于所述第二阱区中的具有第二导电类型的第五注入区和具有第一导电类型的第六注入区，其中，所述第五注入区呈环绕所述第六注入区布置的环形状。
在本发明一实施例中，所述二极管单元串联连接在所述第一阱区和所述参考端之间，或者串联连接在所述输入端和所述第一区域之间。
在本发明一实施例中，所述第一注入区连接至所述输入端，所述第二注入区连接至所述输入端或连接至串联连接的所述二极管单元中的起始二极管单元的所述第六注入区。
在本发明一实施例中，所述第三注入区连接至所述参考端，所述第四注入区连接至所述参考端或者连接至串联连接的所述二极管单元中的结尾二极管单元的所述第五注入区。
在本发明一实施例中，所述二极管单元的数量为1～4个。
在本发明一实施例中，所述阴极侧单元的数量为4个。
在本发明一实施例中，还包括副阳极侧单元，所述副阳极侧单元与相邻的所述阴极侧单元形成副可控硅整流器。
在本发明一实施例中，所述副阳极侧单元包括位于所述第一区域中的具有第二导电类型的第三阱区，以及位于所述第三阱区中的具有第一导电类型的第七注入区和具有第二导电类型的第八注入区，其中，所述第七注入区呈环绕所述第八注入区布置的环形状。
在本发明一实施例中，所述第七注入区连接至所述输入端，所述第八注入区连接至所述输入端或连接至串联连接的所述二极管单中元的起始二极管单元的所述第六注入区。
在本发明一实施例中，所述副阳极侧单元的数量为0～3个。
在本发明一实施例中，所述副阳极侧单元和所述二极管单元的数量的和为4。
在本发明一实施例中，所述阳极侧单元、所述阴极单元、所述二极管单元以及所述副阳极侧单元呈九宫格形式布置，其中，所述阳极侧单元位于中心位置，所述二极管单元和/或所述副阳极侧单元位于角落位置，所述阴极侧单元位于相邻的所述二极管单元和/或所述副阳极侧单元之间。
在本发明一实施例中，所述第一导电类型为P型，所述第二导电类型为N型。
根据本发明的用于IC芯片的ESD保护器件由于主可控硅整流器可以向多个方向释放静电电流因此具有较大的电流释放能力，并且可以根据需要设置二极管单元的数量具有可调的触发电压，可以适用于各种电压应用的IC器件，并且改善了多SCR应用中开启均匀性问题。同时，根据本发明的ESD保护器件具有更高的面积效率，即可以使用更小的面积达到其他结构相同的电流释放能力。
本发明再一方面提供一种电子装置，其包括如上所述的ESD保护器件以及与所述ESD保护器件相连接的电子组件。
本发明提出的电子装置，由于具有上述ESD保护器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出目前一种DTSCR器件的示意性剖视图；
图1B示出图1A所示的DTSCR器件的示意性俯视图；
图1C示出图1A所示的DTSCR器件的等效电路图；
图2A示出根据本发明一实施例的用于IC芯片的ESD保护器件的示意性俯视图；
图2B示出图2A所示的ESD保护器件的示意性剖视图，其中该ESD保护器件的各组成单元采用第一连接方式；
图2C示出图2A所示的ESD保护器件的示意性剖视图，其中该ESD保护器件的各组成单元采用第二连接方式；
图3A示出根据本发明另一实施例的用于IC芯片的ESD保护器件的示意性俯视图；
图3B示出图3A所示的ESD保护器件的示意性剖视图，其中该ESD保护器件的各组成单元采用第一连接方式；
图3C示出图3A所示的ESD保护器件的示意性剖视图，其中该ESD保护器件的各组成单元采用第二连接方式；
图4示出根据本发明实施例的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，SCR(可控硅整流器)器件由于其强的ESD鲁棒性(robustness)和在单位面积下具有最强的电流泄放能力被广泛应用于IC的片上静电放电(ESD)保护。当其被用作低工作功率源IC时，SCR器件高的触发电压限制了其应用范围。因此一些先进技术例如二极管辅助触发SCR器件(DTSCR)被提出用来增强SCR器件的开启效率。然而常规的DTSCR器件仍然存在漏电流大和硅衬底面积消耗等问题。
图1A、图1B和图lC分别示出了目前的一种DTSCR器件的示意性剖视图、俯视图和等效电路图。图lA示出了一个外接了三个二极管的DTSCR器件，该DTSCR器件包括主SCR器件部分和一个用于辅助触发的二极管串，图中右边部分为主SCR器件部分，图中左边部分为三个P+/N阱(即N-well，NW)二极管。SCR器件部分N阱中的P+/N阱以及右边的三个P+/N阱二极管则组成了这个DTSCR的二极管串触发电路。当SCR器件的阳极于一ESD事件时，二极管串开启，电流会从阳极进入，流过SCR中的N阱，同时触发SCR的触发电流路径(图1C中虚线所示)。概括的来说就是，DTSCR的触发电压与二极管的数量成比例。为了使DTSCR器件的触发电压高于集成电路IC的工作电压，需要同时串联多于四个或者五个的二极管，而二极管的数量越多则相对的其消耗的硅衬底的面积越大，并且会产生负面的达林顿效应(Darlingtoneffect)，达林顿效应发生于层叠的二极管串中。
由此可见，现有的二极管辅助触发SCR器件为了实现高的触发电压存在着消耗衬底面积过大和负面的达林顿效应的问问题，并且这种DTSCR结构也不能克服前述的对于多SCR应用，SCR器件的开启电压敏感，且各个SCR器件开启不均匀的问题。本发明基于此，提出一种改进的DTSCR结构，其改善了较远的DTSCR延缓触发的问题，并且可以对不同电压应用采用保持相同的结构且保持ESD特性稳定，此外还可以节省单元面积。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2C对根据本发明一实施例的用于IC芯片的ESD保护器件做详细描述。
如图2A-图2C所示，本实施例提供的用于IC芯片的ESD包括器件200位于半导体衬底201的一面，用于将静电放电电流从所述IC芯片的输入端1导入至所述IC芯片的参考端2，该ESD保护器件200包括：具有第一导电类型的半导体衬底201；位于所述半导体衬底201中的主可控硅整流器，所述主可控硅整流器包括位于所述半导体衬底201中的阳极侧单元202和若干位于所述半导体衬底201中的阴极侧单元203，若干所述阴极侧单元203布置在所述阳极侧单元202周围，以使来自所述输入端1的静电放电电流通过所述阳极侧单元202后经由所述阴极侧单元203从多个方向流至所述参考端2；位于所述半导体衬底中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元204，用于辅助触发所述主可控硅整流器。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。示例性地，在本实施例中，第一导电类型为P型，即半导体衬底201为P型半导体衬底，其可以通过向衬底中掺杂P型半导体材料，例如硼等形成。示例性地，在本实施例中，半导体衬底201为P型轻掺杂。此外，应当理解，虽然在本实施例中，ESD器件200位于半导体衬底201上，但是在其它实施例中，ESD器件200也可以位于半导体衬底一具有第一导电类型的第一区域中，例如位于半导体衬底201上的一个P型外延层或P型注入区中。还应当理解，在本公开中，所谓轻掺杂和重掺杂表示对应区域掺杂剂量的相对大小，例如P型重掺杂区比P型轻掺杂区的掺杂浓度大，其不代表绝对或特定的掺杂浓度或掺杂剂量。
如图2A所示，在本实施例中，ESD器件200包括1个阳极侧单元202、4个阴极侧单元203和4个二极管单元204，其整体呈九宫格形式布置(或数独结构布置)，阳极侧单元202位于中心位置，二极管单元204分别位于4个角落位置，阴极侧单元203位于阳极侧单元202四周且位于相邻的二极管单元204之间。阳极侧单元和阴极侧单元组成主可控硅整流器，4个二极管单元204串联连接组成二极管串，用于辅助触发主可控硅整流器。采用本实施例的ESD保护器件200，当从输入端1进入的静电电流，通过阳极侧单元202后，流向位于其四周的阴极侧单元203，然后通过阴极侧单元流向参考端2，即静电放电电流可以向4个方向流动，也即，采用这种结构一个主可控硅整流器具有相当于4个普通PNPN可控硅整流器的放电能力，因此大大增强了其电流释放能力，提高了其ESD保护能力，并且可以节省单元面积。
请再次参考图2A至图2C，在本实施例中，所述阳极侧单元202包括位于所述半导体衬底201中的具有第二导电类型的第一阱区10，以及位于所述第一阱区10中的具有第一导电类型的第一注入区11和具有第二导电类型的第二注入区12，其中，所述第一注入区11呈环绕所述第二注入区12布置的环形状。所述阴极侧单元203包括位于所述半导体衬底201中的具有第二导电类型的第三注入区13和具有第一导电类型的第四注入区14，其中，所述第三注入区13呈环绕所述第四注入区14布置的环形状。所述二极管单元204包括位于所述半导体衬底201中的具有第二导电类型的第二阱区15，以及位于所述第二阱区15中的具有第二导电类型的第五注入区16和具有第一导电类型的第六注入区17，其中，所述第五注入区16呈环绕所述第六注入区17布置的环形状。
示例性地，在本实施例中，第二导电类型为N型，即第一阱区10和第二阱区15为N型轻掺杂的N阱，第一注入区11、第四注入区14和第六注入区17为P型重掺杂的P+注入区，第二注入区12、第三注入区13和第五注入区16为N型重掺杂的N+注入区。在本实施例中，第二注入区12、第四注入区14和第六注入区呈矩形状，其分别被方环状的第一注入区11、第三注入区13和第五注入区16环绕包围。在本实施例中，第一注入区11、第一阱区10、半导体衬底201和第三注入区13形成PNPN结构，从而构成主可控硅整流器，其中，第一注入区11和第一阱区10构成阳极侧的PN结，第一阱区10和半导体衬底201构成中间的PN结，半导体衬底201和第三注入区13构成阴极侧的PN结。第二注入区12和第四注入区14构成主可控硅整流器中的欧姆接触区，即其相当于一个电阻。二极管单元204中的第六注入区17和第二阱区15形成一个PN结，也即形成一个二极管，第五注入区16形成二极管单元204中欧姆接触区，即其相当于一个电阻。
应当理解，正是因为第一注入区11、第三注入区13和第五注入区16采用环状结构，本实施例的ESD保护器件200不仅可以如前所述，向四个方向释放ESD放电电流，而且环状结构也大大提高了各个注入区的电流承载能力。此外，还使得二极管串具有良好的电压适应性(即这种结构可以适用于各种电压应用的IC器件)。
还应当理解，上述各个注入区和/或阱区之间通过隔离结构进行隔离(与图1A类似)，例如，参考图2A所示，第一注入区11的P+环和第二注入区12之间通过隔离结构隔离。在图2B和图2C中，出于简洁目的，省略了该隔离结构，并且将相关的注入区以邻接的方式示意，但是本领域技术人员明白，实际上，注入区之间是形成有隔离结构的。
本实施例的用于IC芯片的ESD保护器件200可以采用各种合适的连接方式，下面结合图2B和图2C进行描述。图2B和图2C中的剖面图，每一行分别对应于图2A中的一行，例如图2B和图2C中最上面一行即为图2A中最上面一行的示意性剖面图，其它行类似。
如前所述，二极管单元204串联连接，即一个二极管单元的N+注入区与下一个二极管单元的P+注入区连接，在此为了便于描述我们串联连接的二极管单元中的第一个为起始二极管单元(在本实施例中为左上角的二极管单元)，最后一个为结尾二极管单元(在本实施例中为右上角的二极管单元)。
如图2B所示，本实施例的ESD保护器件200的第一种电连接方式为，阳极侧单元202中的第一注入区11连接至输入端1，阴极侧单元203中的第三注入区13和第四注入区14均连接至参考端2(例如接地端)，起始二极管单元中的第六注入区17与阳极侧单元202中的第二注入区12连接，结尾二极管单元中的第五注入区16与参考端2连接，即二极管单元204串联连接至第一阱区10和参考端2之间。在这种连接方式中，第一注入区11和第一阱区10形成的PN结，以及串联连接的二极管单元204形成触发电流路径，其等效电路图与图1C所示类似，阳极侧单元202和阴极侧单元203中的欧姆接触区用于提高主可控硅整流器的稳定性，并使得ESD保护器件200被施加反向偏压时也可以进行静电放电。二极管单元204中的欧姆接触区用于调节触发电压。
如图2C所示，本实施例的ESD保护器件200的第二种电连接方式为，阳极侧单元202中的第一注入区11和第二注入区12均连接至输入端1，三个阴极侧单元203中的第三注入区13和第四注入区14均连接至参考端2(例如接地端)剩余的另一个阴极侧单元203(在本实施例中为最上方的阴极侧单元)中的第三注入区13连接至参考端2(例如接地端)，第四注入区14连接至结尾二极管单元中的第五注入区16，而起始二极管单元中的第六注入区17连接至输入端1。即二极管单元204串联连接输入端1和半导体衬底201之间。在这种连接方式中，串联连接的二极管单元204以及剩余的另一个阴极侧单元203中的第三注入区13和半导体衬底201之间形成PN结形成触发电流路径，其等效电路图与图1C所示类似，不同之处在于第一个二极管的阳极和主可控硅整流器中的第二注入区直接连接至输入端1。阳极侧单元202和阴极侧单元203中的欧姆接触区用于提高主可控硅整流器的稳定性，并使被施加反向偏压时也可以进行静电放电。二极管单元204中的欧姆接触区用于调节触发电压。
应当理解，本是实力的ESD保护器件200还可以采用上述两种连接方式的组合或其它合适的连接方式。
根据本实施例的用于IC芯片的ESD保护器件由于主可控硅整流器可以向多个方向释放静电电流因此具有较大的电流释放能力，并且可以根据需要设置二极管单元的数量具有可调的触发电压，可以适用于各种电压应用的IC器件，并且改善了多SCR应用中开启均匀性问题。同时，根据本发明的ESD保护器件具有更高的面积效率，即可以使用更小的面积达到其他结构相同的电流释放能力。
实施例二
下面将参照图3A～图3C对根据本发明另一实施例的用于IC芯片的ESD保护器件做详细描述。
本发明提供的用于IC芯片的ESD保护器件结构可以根据需要选用合适数量的二极管单元，在类似图2A所示的结构中，二极管单元204的数量可以为1～4个，以便其可以在各种IC电压应用中使用。并且当二极管单元的数量少于4个时，可以将空余的位置替换为副阳极侧单元，以便保持数独结构(即九宫格结构)，下面结合图3A至图3C对这种示例进行描述，以更好地理解本发明。
如图3A-图3C所示，本实施例提供的ESD包括器件300位于半导体衬底301的一面，用于将静电放电电流从所述IC芯片的输入端1导入至所述IC芯片的参考端2，该ESD保护器件300包括：具有第一导电类型的半导体衬底301；位于所述半导体衬底301中的主可控硅整流器和副可控硅整理器，所述主可控硅整流器包括位于所述半导体衬底301中的主阳极侧单元302和若干位于所述半导体衬底301中的阴极侧单元303，若干所述阴极侧单元303布置在所述主阳极侧单元302周围，以使来自所述输入端1的静电放电电流通过所述主阳极侧单元后经由所述阴极侧单元从多个方向流至所述参考端2；所述副可控硅整流器包括副阳极侧单元304，其与相邻的所述阴极侧单元303形成所述副可控硅整流器，来自所述输入端1的静电放电电流通过所述副阳极侧单元304后经由相邻的所述阴极侧单元303从至少两个方向流至所述参考端2；位于所述半导体衬底301中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元305，用于辅助触发所述主可控硅整流器和副可控硅整流器。
如图3A所示，在本实施例中，ESD器件300包括1个主阳极侧单元302、1个副阳极侧单元304，4个阴极侧单元303和3个二极管单元305，其整体呈九宫格形式布置(或数独结构布置)，主阳极侧单元302位于中心位置，二极管单元305和副阳极侧单元304分别位于4个角落位置，阴极侧单元303位于主阳极侧单元302四周且位于相邻的二极管单元305和/或副阳极侧单元304之间。主阳极侧单元302和阴极侧单元303组成主可控硅整流器，副阳极侧单元304和相邻的阴极侧单元303组成副可控硅整流，3个二极管单元305串联连接组成二极管串，用于辅助触发主可控硅整流器和副。采用本实施例的ESD保护器件300，静电电流从输入端1进入后，通过主可控硅整流器可以向4个方向释放电流，通过副可控硅蒸馏器可以向2个方向释放电流，因此大大增强了其电流释放能力，提高了ESD保护能力，并且可以节省单元面积。
进一步地主阳极侧单元302、阳极侧单元304、阴极侧单元303、二极管单元305与实施例一种的阳极侧单元202、阴极侧单元203和二极管单元的结构和连接方式均相同和相似，具体可以参见图3B和图3C所示，在此不再赘述。
本实施例的用于IC芯片的ESD保护器件具有与前述实施例的ESD保护器件相似的优点。
实施例三
本发明的再一个实施例提供一种电子装置，包括用于IC芯片的ESD保护器件以及与所述ESD保护器件相连的电子组件。其中，该ESD保护器件位于半导体衬底的一面，用于将静电放电电流从输入端导入至参考端，其包括：位于所述半导体衬底中具有第一导电类型的第一区域；位于所述第一区域中的主可控硅整流器，所述主可控硅整流器包括位于所述第一区域中的阳极侧单元和若干位于所述第一区域中的阴极侧单元，若干所述阴极侧单元布置在所述阳极侧单元周围，以使来自所述输入端的静电放电电流通过所述阳极侧单元后经由所述阴极侧单元从多个方向流至所述参考端；位于所述第一区域中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元，用于辅助触发所述主可控硅整流器。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，所述阳极侧单元包括位于所述第一区域中的具有第二导电类型的第一阱区，以及位于所述第一阱区中的具有第一导电类型的第一注入区和具有第二导电类型的第二注入区，其中，所述第一注入区呈环绕所述第二注入区布置的环形状。所述阴极侧单元包括位于所述第一区域中的具有第二导电类型的第三注入区和具有第一导电类型的第四注入区，其中，所述第三注入区呈环绕所述第四注入区布置的环形状。所述二极管单元包括位于所述第一区域中的具有第二导电类型的第二阱区，以及位于所述第二阱区中的具有第二导电类型的第五注入区和具有第一导电类型的第六注入区，其中，所述第五注入区呈环绕所述第六注入区布置的环形状。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
本发明实施例的电子装置，由于所包含的用于IC芯片的ESD保护器件具有较大的ESD放电电流释放能力，和电压适应性，且可以改善多SCR应用中的开启均匀性问题和节省单元面积。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (17)
1.一种用于IC芯片的ESD保护器件，位于半导体衬底的一面，用于将静电放电电流从所述IC芯片的输入端导入至所述IC芯片的参考端，其特征在于，包括：
位于所述半导体衬底中具有第一导电类型的第一区域；
位于所述第一区域中的主可控硅整流器，所述主可控硅整流器包括位于所述第一区域中的阳极侧单元和若干位于所述第一区域中的阴极侧单元，若干所述阴极侧单元布置在所述阳极侧单元周围，以使来自所述输入端的静电放电电流通过所述阳极侧单元后经由所述阴极侧单元从多个方向流至所述参考端；
位于所述第一区域中的二极管串，所述二极管串包括若干布置在所述主可控硅整流器周围的二极管单元，用于辅助触发所述主可控硅整流器。
2.根据权利要求1所述的ESD保护器件，其特征在于，所述阳极侧单元包括位于所述第一区域中的具有第二导电类型的第一阱区，以及位于所述第一阱区中的具有第一导电类型的第一注入区和具有第二导电类型的第二注入区，其中，所述第一注入区呈环绕所述第二注入区布置的环形状。
3.根据权利要求2所述的ESD保护器件，其特征在于，所述阴极侧单元包括位于所述第一区域中的具有第二导电类型的第三注入区和具有第一导电类型的第四注入区，其中，所述第三注入区呈环绕所述第四注入区布置的环形状。
4.根据权利要求3所述的ESD保护器件，其特征在于，所述二极管单元包括位于所述第一区域中的具有第二导电类型的第二阱区，以及位于所述第二阱区中的具有第二导电类型的第五注入区和具有第一导电类型的第六注入区，其中，所述第五注入区呈环绕所述第六注入区布置的环形状。
5.根据权利要求4所述的ESD保护器件，其特征在于，所述二极管单元串联连接在所述第一阱区和所述参考端之间，或者串联连接在所述输入端和所述第一区域之间。
6.根据权利要求5所述的ESD保护器件，其特征在于，所述第一注入区连接至所述输入端，所述第二注入区连接至所述输入端或连接至串联连接的所述二极管单元中的起始二极管单元的所述第六注入区。
7.根据权利要求5所述的ESD保护器件，其特征在于，所述第三注入区连接至所述参考端，所述第四注入区连接至所述参考端或者连接至串联连接的所述二极管单元中的结尾二极管单元的所述第五注入区。
8.根据权利要求1所述的ESD保护器件，其特征在于，所述二极管单元的数量为1～4个。
9.根据权利要求1所述的ESD保护器件，其特征在于，所述阴极侧单元的数量为4个。
10.根据权利要求5所述的ESD保护器件，其特征在于，还包括副阳极侧单元，所述副阳极侧单元与相邻的所述阴极侧单元形成副可控硅整流器。
11.根据权利要求10所述的ESD保护器件，其特征在于，所述副阳极侧单元包括位于所述第一区域中的具有第二导电类型的第三阱区，以及位于所述第三阱区中的具有第一导电类型的第七注入区和具有第二导电类型的第八注入区，其中，所述第七注入区呈环绕所述第八注入区布置的环形状。
12.根据权利要求11所述的ESD保护器件，其特征在于，所述第七注入区连接至所述输入端，所述第八注入区连接至所述输入端或连接至串联连接的所述二极管单中元的起始二极管单元的所述第六注入区。
13.根据权利要求10所述的ESD保护器件，其特征在于，所述副阳极侧单元的数量为0～3个。
14.根据权利要求13所述的ESD保护器件，其特征在于，所述副阳极侧单元和所述二极管单元的数量的和为4。
15.根据权利要求10所述的ESD保护器件，其特征在于，所述阳极侧单元、所述阴极单元、所述二极管单元以及所述副阳极侧单元呈九宫格形式布置，其中，所述阳极侧单元位于中心位置，所述二极管单元和/或所述副阳极侧单元位于角落位置，所述阴极侧单元位于相邻的所述二极管单元和/或所述副阳极侧单元之间。
16.根据权利要求2所述的ESD保护器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
17.一种电子装置，其特征在于，包括如权利要求1-16中的任意一项所述的ESD保护器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810986843.1A CN110867482B (zh) | 2018-08-28 | 2018-08-28 | 一种用于ic芯片的esd保护器件及电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810986843.1A CN110867482B (zh) | 2018-08-28 | 2018-08-28 | 一种用于ic芯片的esd保护器件及电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110867482A true CN110867482A (zh) | 2020-03-06 |
| CN110867482B CN110867482B (zh) | 2023-09-26 |
Family
ID=69651862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810986843.1A Active CN110867482B (zh) | 2018-08-28 | 2018-08-28 | 一种用于ic芯片的esd保护器件及电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110867482B (zh) |
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| CN110867482B (zh) | 2023-09-26 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |