CN109449153A - 一种功率器件防护芯片及其制造方法 - Google Patents
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Abstract
本发明公开一种功率器件保护芯片，功率器件保护芯片包括第一导电类型的衬底，还包括第一导电类型的第一外延层、第二导电类型的注入区和第二外延层、沟槽、氧化硅层和第一金属层，第一外延层形成在衬底的上表面，注入区自第一外延层的上表面向下形成，第二外延层形成在第一外延层上表面，沟槽自第二外延层的上表面向下延伸并暴露出第一外延层的上表面，沟槽的侧壁形成有氧化硅层，第一金属层填满沟槽，并位于注入区的上表面。还公开了功率器件保护芯片的制造方法，实现了快速封装，并且双向多路集成，提高了器件的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率器件防护芯片。
背景技术
随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。功率器件防护芯片是一种应用广泛的用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，并且从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，功率器件防护芯片通常用来保护敏感电路不受到浪涌的冲击。而现有的技术中的为了增强芯片的各种性能，往往将芯片设计得很复杂，不利于封装。
发明内容
有鉴于此，本发明提供了一种适用于快速封装的双向多路集成的功率器件防护芯片及其制造方法。
本发明采用的技术手段如下：
一种功率器件保护芯片，所述功率器件保护芯片包括第一导电类型的衬底，还包括第一导电类型的第一外延层、第二导电类型的注入区和第二外延层、沟槽、氧化硅层和第一金属层，所述第一外延层形成在所述衬底的上表面，所述注入区自所述第一外延层的上表面向下形成，所述第二外延层形成在所述第一外延层上表面，所述沟槽自所述第二外延层的上表面向下延伸并暴露出所述第一外延层的上表面，所述沟槽的侧壁形成有所述氧化硅层，所述第一金属层填满所述沟槽，并位于所述注入区的上表面，所述功率器件保护芯片还包括形成在所述衬底下表面的第二导电类型的扩散层、形成在所述第二外延层的上表面的第二金属层和形成在所述扩散层的下表面的第三金属层。
本发明提供的功率器件防护芯片，不仅能够实现功率器件防护芯片在封装中的快速性，而且也能够保证功率器件防护芯片的性能不被降低，其中实现埋层双向多路集成，该结构使用简单工艺集成就能实现3路双向保护功能，多组二级管并联，降低了器件的寄生电容。另外在本发明的正面电极即第一金属层设置在沟槽内，方便进行快速封装，减少了器件的面积，降低了器件的封装和制造成本。
本发明的另一个方面提供一种功率器件防护芯片的制造方法，至少包括以下步骤：
提供第一导电类型的衬底；
在所述衬底的上表面依次形成的第一导电类型的第一外延层、第二导电类型的第二外延层，以及在所述衬底的下表面形成的第二导电类型的扩散层；
自所述第二外延层向下刻蚀出沟槽，所述沟槽曝露出所述第一外延层的上表面；
在所述沟槽的内侧壁制备氧化硅层；
在所述沟槽底部采用第二导电类型的离子注入所述第一外延层内；
制备第一金属层、第二金属层和第三金属层，所述第一金属层填满所述沟槽，所述第二金属层形成于所述第二外延层的上表面，所述第三金属层形成于所述扩散层的下表面。
本发明提供的功率器件防护芯片的制造方法，实现埋层双向多路集成，该结构使用简单工艺集成就能实现3路双向保护功能，多组二级管并联，降低了器件的寄生电容。另外在本发明的正面电极即第一金属层设置在沟槽内，方便进行快速封装，降低了器件的封装和制造成本。不仅能够实现功率器件防护芯片在封装中的快速性，而且也能够保证功率器件防护芯片的性能不被降低。
附图说明
图1为本发明的等效电路图；
图2～图6为本发明的功率器件防护芯片制造方法的各个步骤示意图。
其中：衬底1；第一外延层2；第二外延层3；注入区4；沟槽5；氧化硅层6；第一金属层7；扩散层8；第二金属层9；第三金属层10。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图5所示，本发明采用的技术手段如下：
一种功率器件保护芯片，功率器件保护芯片包括第一导电类型的衬底1，还包括第一导电类型的第一外延层2、第二导电类型的注入区4和第二外延层3、沟槽5、氧化硅层6和第一金属层7，第一外延层2形成在衬底1的上表面，注入区4自第一外延层2的上表面向下形成，第二外延层3形成在第一外延层2上表面，沟槽5自第二外延层3的上表面向下延伸并暴露出第一外延层2的上表面，沟槽5的侧壁形成有氧化硅层6，第一金属层7填满沟槽5，并位于注入区4的上表面，功率器件保护芯片还包括形成在衬底1下表面的第二导电类型的扩散层8、形成在第二外延层3的上表面的第二金属层9和形成在扩散层8的下表面的第三金属层10。
本发明提供的功率器件防护芯片，不仅能够实现功率器件防护芯片在封装中的快速性，而且也能够保证功率器件防护芯片的性能不被降低，其中实现埋层双向多路集成，该结构使用简单工艺集成就能实现3路双向保护功能，多组二级管并联，降低了器件的寄生电容。另外在本发明的正面电极即第一金属层7设置在沟槽5内，减少了功率器件防护芯片的面积，方便进行快速封装，降低了器件的封装和制造成本。
优选的，第一导电类型为N型导电材料，第二导电类型为P型导电材料。其中第一外延层2的厚度大于第二外延层3的厚度，保证功率器件防护芯片不受浪涌的冲击时。
优选的，注入区4采用P型离子向第一外延层2内注入形成。其中，注入深度0.3um～0.8um，注入后进行30min的热退火，激活注入离子，激活温度900℃～1100℃。
注入区4的掺杂浓度大于第二外延层3的掺杂浓度。
另外的，第一外延层2的掺杂浓度大于第二外延层3的掺杂浓度，扩撒区深度大于1um，第一金属层7和第二金属层9不能接触。
如图1所示，为本发明所提供的功率器件防护芯片的等效电路图，其中注入区4、注入区4两侧隔开的第二外延层3分别和第一外延层2以及衬底1形成的PN结构成了上面的3个二级管，而扩散层8和第一外延层2以及衬底1形成的PN结构成了下面的3个二级管，在该功率器件防护芯片中形成了多3组二级管并联，实现3路双向保护功能，同时降低了器件的寄生电容，提高了功率器件防护芯片的性能，而另一方面采用正面电极即第一金属层7设置在沟槽5内，不仅减少了功率器件防护芯片的面积，方便进行快速封装，降低了器件的封装和制造成本。
本发明的另一方面提供一种功率器件防护芯片的制造方法，至少包括以下步骤：
提供第一导电类型的衬底1；
在衬底1的上表面依次形成的第一导电类型的第一外延层2、第二导电类型的第二外延层3，以及在衬底1的下表面形成的第二导电类型的扩散层8；
自第二外延层3向下刻蚀出沟槽5，沟槽5曝露出第一外延层2的上表面；
在沟槽5的内侧壁制备氧化硅层6；
在沟槽5底部采用第二导电类型的离子注入第一外延层2内；
制备第一金属层7、第二金属层9和第三金属层10，第一金属层7填满沟槽5，第二金属层9形成于第二外延层3的上表面，第三金属层10形成于扩散层8的下表面。
本发明提供的功率器件防护芯片的制造方法，实现埋层双向多路集成，该结构使用简单工艺集成就能实现3路双向保护功能，多组二级管并联，降低了器件的寄生电容。另外在本发明的正面电极即第一金属层7设置在沟槽5内，方便进行快速封装，降低了器件的封装和制造成本。不仅能够实现功率器件防护芯片在封装中的快速性，而且也能够保证功率器件防护芯片的性能不被降低。
具体的包括以下步骤：
S1.提供第一导电类型的衬底1；在衬底1的上表面依次形成的第一导电类型的第一外延层2、第二导电类型的第二外延层3，以及在衬底1的下表面形成的第二导电类型的扩散层8；
如图2所示，其中第一导电类型为N型导电材料，第二导电类型为P型导电材料。其中第一外延层2的厚度大于第二外延层3的厚度，保证功率器件防护芯片不受浪涌的冲击时。
另外的，扩散层8是在衬底1的下表面进行P型扩散形成的，扩撒层扩散到衬底1的深度大于1um。
S2.自第二外延层3向下刻蚀出沟槽5，沟槽5曝露出第一外延层2的上表面；
具体的如图3所示，，采用干法刻蚀第二外延层3形成沟槽5，沟槽5底部和N型的第一外延层2接触，将第一外延层2的上表面露出。
S3.在沟槽5的内侧壁制备氧化硅层6；
具体如图4所示，包括：在沟槽5内制备氧化硅层6，采用干法刻蚀沟槽5内的部分氧化硅层6，曝露出第一外延层2的上表面，并且保留沟槽5的内侧壁的氧化硅层6。
S4.在沟槽5底部采用第二导电类型的离子注入第一外延层2内；
如图4所示在本骤S4中，采用P型离子自第一外延层2的表面向内注入，在沟槽5底部的第一外延层2内形成P型离子的注入区4，注入深度0.3um～0.8um，注入后进行30min的热退火，激活注入离子，激活温度900～1100℃。另外的注入区4的P型离子的掺杂浓度＞P型的第二外延层3的掺杂浓度。
S5.制备第一金属层7、第二金属层9和第三金属层10，第一金属层7填满沟槽5，第二金属层9形成于第二外延层3的上表面，第三金属层10形成于扩散层8的下表面。
如图5所示，其中在制备第一金属层7、第二金属层9时，首先在第二外延层3上表面、氧化硅层6上表面和沟槽5内制备出一层连续的金属，同时填满沟槽5，然后采用干法刻蚀去除部分位置的金属，将沟槽5内的金属和第二外延层3上表面金属断开，形成第一金属层7和第二金属层9。
特别的，如图5所示，在第一金属层7、第二金属层9、第三金属层10表面上进行分装打线，形成完整的功率器件防护芯片。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种功率器件保护芯片，其特征在于，所述功率器件保护芯片包括第一导电类型的衬底，还包括第一导电类型的第一外延层、第二导电类型的注入区和第二外延层、沟槽、氧化硅层和第一金属层，所述第一外延层形成在所述衬底的上表面，所述注入区自所述第一外延层的上表面向下形成，所述第二外延层形成在所述第一外延层上表面，所述沟槽自所述第二外延层的上表面向下延伸并暴露出所述第一外延层的上表面，所述沟槽的侧壁形成有所述氧化硅层，所述第一金属层填满所述沟槽，并位于所述注入区的上表面，所述功率器件保护芯片还包括形成在所述衬底下表面的第二导电类型的扩散层、形成在所述第二外延层的上表面的第二金属层和形成在所述扩散层的下表面的第三金属层。
2.根据权利要求1所述的功率器件保护芯片，其特征在于，所述第一导电类型为N型导电材料，所述第二导电类型为P型导电材料。
3.根据权利要求1所述的功率器件保护芯片，其特征在于，所述注入区采用P型离子向所述第一外延层内注入形成。
4.根据权利要求1所述的功率器件保护芯片，其特征在于，所述注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
5.一种功率器件保护芯片的制造方法，其特征在于，至少包括以下步骤：
提供第一导电类型的衬底；
在所述衬底的上表面依次形成的第一导电类型的第一外延层、第二导电类型的第二外延层，以及在所述衬底的下表面形成的第二导电类型的扩散层；
自所述第二外延层向下刻蚀出沟槽，所述沟槽曝露出所述第一外延层的上表面；
在所述沟槽的内侧壁制备氧化硅层；
在所述沟槽底部采用第二导电类型的离子注入所述第一外延层内；
制备第一金属层、第二金属层和第三金属层，所述第一金属层填满所述沟槽，所述第二金属层形成于所述第二外延层的上表面，所述第三金属层形成于所述扩散层的下表面。
6.根据权利要求5所述的功率器件保护芯片的制造方法，其特征在于，所述在所述沟槽的内侧壁制备氧化硅层的步骤包括：在所述沟槽内制备所述氧化硅层，采用干法刻蚀所述沟槽内的部分所述氧化硅层，曝露出所述第一外延层的上表面，并且保留所述沟槽的内侧壁的所述氧化硅层。
7.根据权利要求5所述的功率器件保护芯片的制造方法，其特征在于，所述第一导电类型为N型导电材料，所述第二导电类型为P型导电材料。
8.根据权利要求5所述的功率器件保护芯片的制造方法，其特征在于，所述注入区采用P型离子向所述第一外延层内注入形成，注入深度0.3um～0.8um，注入后进行30min的热退火，激活注入离子，激活温度900℃～1100℃。
9.根据权利要求5所述的功率器件保护芯片的制造方法，其特征在于，在所述沟槽的底部注入第二导电类型的离子形成所述注入区的步骤中，第二导电类型的离子注入的剂量大于1E15，能量为60KeV～200KeV。
10.根据权利要求5所述的功率器件保护芯片的制造方法，其特征在于，所述扩撒层的深度大于1um。
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