KR101323143B1

KR101323143B1 - 정전기 보호용 반도체 소자의 제조방법과 그 방법에 의하여 제조되는 정전기 보호용 반도체 소자

Info

Publication number: KR101323143B1
Application number: KR1020110110742A
Authority: KR
Inventors: 김진형; 선병수; 임민정
Original assignee: (주)아트로닉스; (주)페가테크
Priority date: 2011-10-27
Filing date: 2011-10-27
Publication date: 2013-10-30
Also published as: KR20130046261A

Abstract

본 발명에 의한 정전기 보호용 반도체 소자의 제조방법은 전자기기의 입력단에 위치하여 과도전압으로부터 전자기기를 보호하는 정전기 보호용 반도체 소자의 제조방법에 있어서, 비저항이 큰 제1형 반도체 기판 상의 제1형 반도체 에피층에 수직으로 소자간 격리 영역을 형성하여 상기 제1형 반도체 에피층을 제1 영역과 제2 영역으로 구분하는 제1 단계; 상기 제1형 반도체 에피층의 제2 영역에 2개의 제2형 반도체 플러그 영역을 일정 깊이까지 형성하는 제2 단계; 상기 제2형 반도체 플러그 영역의 하단에 고농도의 제2형 반도체 웰을 형성하는 제3 단계; 상기 제1형 반도체 에피층의 제1 영역 상면에 고농도의 제2형 반도체 불순물을 일정 깊이만큼 주입하여 제2형 반도체 접합부를 형성하는 제4 단계; 및 상기 제1형 반도체 에피층의 제2 영역의 제2형 반도체 플러그 영역 사이에 고농도의 제1형 반도체 불순물을 일정 깊이만큼 주입하여 제1형 반도체 접합부를 형성하는 제5 단계를 포함하여, 상기 제1 영역에 제1 PIN 다이오드가 형성되며 상기 제2 영역에는 제2 PIN 다이오드와 제너 다이오드가 직렬로 형성되는 것을 특징으로 한다.

Description

정전기 보호용 반도체 소자의 제조방법과 그 방법에 의하여 제조되는 정전기 보호용 반도체 소자{Manufacturing Method Of Semiconductor Device For ESD Protection and Semiconductor Device For ESD Protection Manufactured by The Method}

본 발명은 전자 기기의 입출력단에 위치하여 외부에서 유입되는 순간적인 고전압 ESD(Electrostatic Discharge)나 고전류 서지(Surge)로부터 기기를 보호해 주는 정전기 보호용 반도체 소자의 제조방법 및 그 방법에 의하여 제조되는 정전기 보호용 반도체 소자에 관한 것이다.

일반적으로 각종 전자기기나 전기장치는 사용 방법이나 환경에 따라 필연적으로 ESD 신호나 서지 전류에 노출될 수밖에 없고, 따라서 이와 같은 ESD 신호나 서지 전류로부터 장치나 시스템을 보호하기 위하여 ESD 보호소자를 장착하게 된다.

종래에 반도체를 이용한 ESD 보호소자로써 많이 활용되는 것은 제너(Zener) 다이오드인데, 고전압의 ESD나 고전류의 서지로부터 장치나 시스템을 보호하기 위해서는 제너 다이오드의 면적을 충분히 키워야 했고 이에 따라 제너 다이오드의 정전용량 또한 높은 값을 가질 수밖에 없었다.

따라서, 고속으로 동작하는 인터페이스 소자에 이러한 제너 다이오드를 적용하는 경우에 높은 정전용량으로 인하여 보호하고자 하는 인터페이스 소자가 정상적으로 동작할 때 응답 시간을 제한하여 신호 지연이 발생하고 이로 인해 오동작을 유발하게 되는 문제점이 있었다.

이에 낮은 정전용량을 가지면서도 높은 ESD와 서지를 견딜 수 있는 소자가 개발되었는데, 대표적으로 MOV(Metal Oxide Varistor)와 같은 세라믹 계열의 TVS(Transient Voltage Suppressor) 소자나 Polymer TVS 소자 등이 많이 사용되어 왔다. 그러나 세라믹 계열의 TVS 소자나 Polymer TVS 소자는 낮은 정전용량을 가지는 반면에 ESD나 서지 신호를 인가한 후 장치나 시스템에 인가되는 잔류 전압인 클램핑 전압이 매우 높고 또한 높은 누설전류를 유발시켜 이로 인하여 ESD 보호 소자가 장치나 시스템을 열화시키는 원인이 되는 문제점이 있었다.

본 발명이 해결하고자 하는 기술적 과제는, 실리콘 기반의 제너 다이오드와 PIN 다이오드를 함께 이용하여 정전기 보호용 반도체 소자를 구성함으로써, 단일의 제너 다이오드를 이용하여 구성하는 경우보다 현저히 낮은 정전용량을 가지면서도 높은 ESD나 서지 레벨을 구현할 수 있는 정전기 보호용 반도체 소자의 제조방법 및 그 방법에 의하여 제조되는 정전기 보호용 반도체 소자를 제공함에 있다.

상술한 기술적 과제를 해결하기 위한 정전기 보호용 반도체 소자의 제조방법은, 전자기기의 입력단에 위치하여 과도전압으로부터 전자기기를 보호하는 정전기 보호용 반도체 소자의 제조방법에 있어서, 제1형 반도체 기판 상의 제1형 반도체 에피층에 수직으로 소자간 격리 영역을 형성하여 상기 제1형 반도체 에피층을 제1 영역과 제2 영역으로 구분하는 제1 단계; 상기 제1형 반도체 에피층의 제2 영역에 2개의 제2형 반도체 플러그 영역을 일정 깊이까지 형성하는 제2 단계; 상기 제2형 반도체 플러그 영역의 하단에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제2형 반도체 웰을 형성하는 제3 단계; 상기 제1형 반도체 에피층의 제1 영역 상면에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제2형 반도체 불순물을 일정 깊이만큼 주입하여 제2형 반도체 접합부를 형성하는 제4 단계; 및 상기 제1형 반도체 에피층의 제2 영역의 제2형 반도체 플러그 영역 사이에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제1형 반도체 불순물을 일정 깊이만큼 주입하여 제1형 반도체 접합부를 형성하는 제5 단계를 포함하여, 상기 제1 영역에 제1 PIN 다이오드가 형성되며 상기 제2 영역에는 제2 PIN 다이오드와 제너 다이오드가 직렬로 형성되는 것을 특징으로 한다.

이때, 상기 격리 영역은 제1형 반도체 불순물을 상기 제1형 반도체 기판 상면까지 주입하여 확산시켜 수직 격리층을 형성하는 데, 수직으로 고에너지 이온 주입으로 인하여 발생하는 채널링 효과를 이용하는 것이 바람직하다.

또한, 상기 제2형 반도체 웰은 고에너지 이온 주입 방법에 의하여 매몰형 웰 형태로 형성되며, 2개의 제2형 반도체 플러그 영역 하단에 걸쳐 형성되도록 한다.

상술한 제조방법에 의하여 제조된 정전기 보호용 반도체 소자는 제1 PIN 다이오드와, 상기 제1 PIN 다이오드와 병렬적으로 연결되는 제2 PIN 다이오드와, 상기 제1 PIN 다이오드와는 병렬적으로, 상기 제2 PIN 다이오드와 직렬적으로 연결되는 제너 다이오드를 포함하여 형성되는 것을 특징으로 한다.

본 발명은 정전기 보호용 소자로 많이 사용되는 제너 다이오드와 함께 PIN 다이오드로 정전기 보호용 반도체 소자를 구현함으로써, 고속으로 동작하는 인터페이스 소자의 입출력단에 장치하여 사용하더라도 인터페이스 소자의 동작에 영향을 주지 않도록 매우 낮은 정전용량을 가지면서도 고전압의 ESD나 고전류의 서지 신호로부터 인터페이스 소자를 보호할 수 있는 장점이 있다.

또한, 본 발명은 정전기 보호용 반도체 소자의 정전용량을 결정하는 PIN 다이오드를 불순물 농도가 낮은 반도체 기판의 에피층을 이용하여 구현함으로써, 정전기 보호용 반도체 소자의 정전용량을 획기적으로 줄일 수 있을 뿐만 아니라 전극 패드 등에서 발생하는 기생 특성을 제거할 수 있는 다른 장점이 있다.

또한, 본 발명은 고에너지 이온 주입 공정을 활용하여 고온 확산 공정을 최소화하고 제2 PIN 다이오드와 직렬로 연결되는 제너 다이오드를 제2 PIN 다이오드의 하부에 위치시킴으로써, 칩사이즈를 최소화하면서도 높은 ESD 전압 및 서지 전류 레벨을 구현하여 소자특성을 개선시킬 수 있는 또 다른 장점이 있다.

도 1은 본 발명의 일실시예에 따른 정전기 보호용 반도체 소자 제조방법의 공정도이다.
도 2는 본 발명의 일실시예에 따른 정전기 보호용 반도체 소자의 구조도이다.

이하, 첨부된 도면을 통하여 본 발명의 일실시예를 상세하게 설명하기로 한다.

도 1은 본 발명의 일실시예에 따른 정전기 보호용 반도체 소자 제조방법의 공정도이다.

도 1을 참조하여 본 발명의 일실시예에 따른 정전기 보호용 반도체 소자의 제조방법을 설명하도록 하는데, 본 일실시예에서는 편의상 제1형 반도체는 P형 반도체로, 제2형 반도체는 N형 반도체로 도전된 것으로 하여 설명하도록 한다.

먼저 도 1(a)와 같이 비저항이 큰 P형 반도체 기판(100)에 P형 에피층(200)이 형성되어 있는 기판을 사용하여 각 소자간 누설 전류를 억제하기 위하여 P형 불순물로 격리층(210)을 형성하여 P형 에피층(200)을 제1 영역(220)과 제2 영역(230)으로 구분하도록 한다.

이때, P형 불순물을 상기 P형 반도체 기판(100)까지 깊이 확산시키기 위하여 고에너지 이온 주입시 기울임 없이 수직으로 이온 주입하고, 이때 발생하는 채널링 효과를 이용하여 확산시켜 형성하도록 한다. 일반적으로 이온 주입 방식에 있어서 50 KeV 이하의 주입 에너지를 이용하는 경우 저에너지 이온 주입으로, 50 KeV 에서 200 KeV 까지의 주입 에너지를 이용하는 경우 중에너지 이온 주입으로, 200 KeV 이상 수 MeV 까지의 주입에너지를 이용하는 경우 고에너지 이온 주입으로 분류되는데, 본 발명에서는 200 KeV 이상 수 MeV 까지의 고에너지 이온 주입 방식을 이용하도록 한다. 이와 같이 채널링 효과를 이용한 고에너지 이온 주입방식을 사용함으로써 고온 열 공정을 줄여 고농도의 P형 반도체 기판(100)의 불순물이 P형 에피층(200)으로 확산되어 에피층의 두께가 감소하고 불순물의 농도가 증가하는 것을 방지하여 소자의 정전용량을 낮게 유지시키며 항복전압 특성을 개선시킬 수 있게 된다.

다음으로 도 1(b)와 같이 상기 P형 에피층(200)의 제2 영역(230)에 N형 불순물을 이온 주입하고 확산시켜 일정한 간격을 두고 2개의 N형 플러그 영역(240)을 일정 깊이까지 형성하도록 한다. 그 후, 고에너지 이온 주입을 통해 2개의 N형 플러그 영역(240) 하단부 모두에 연속적으로 걸쳐 있는 고동도의 매몰형 N형 웰(250)을 형성하도록 한다(도 1(c)).

낮을 불순물 농도를 가지는 상기 P형 에피층(200)의 제1 영역(220) 상면에는 고농도의 N형 불순물을 일정 깊이까지 주입하여 N형 접합부(270)를 형성하고, 제2 영역(230)의 2개의 N형 플러그 영역(240) 사이의 P형 에피층(200) 상면에는 고동도의 P형 불순물을 일정 깊이까지 주입하여 P형 접합부(260)를 형성하도록 한다(도 1(d)). 이후 콘텍과 금속 박막을 증착하여 전극패드를 형성하면 소자가 완성되게 된다.

이와 같이 제조된 정전기 보호용 반도체 소자는 제1 영역(220)에서는 P형 반도체 기판(100)과, P형 에피층(200), N형 접합부(270)가 제1 PIN 다이오드(10)를 형성하고, 제2 영역(230)에서는 P형 접합부(260)와, P형 에피층(200), N형 플러그 영역(240)이 제2 PIN 다이오드(20)를, N형 웰(250)과 P형 반도체 기판(100)이 제너 다이오드(30)를 형성하게 되는 것이다.

도 2에는 이와 같이 구성된 정전기 보호용 반도체 소자의 구조도가 개시되어 있는데, 제2 PIN 다이오드(20)와 제너 다이오드(30)는 직렬로 연결되어 있으며, 제1 PIN 다이오드(10)는 제2 PIN 다이오드(20) 및 제너 다이오드(30)와 병렬로 연결되어 있다.

소자에 음전하에 의한 ESD 신호가 인가되는 경우에는 제1 PIN 다이오드(10)를 통하여 ESD 신호가 바이패스 되고, 양전하에 의한 ESD 신호가 인가되는 경우에는 제2 PIN 다이오드(20)를 통해 항복 영역에서 동작하는 제너 다이오드(30)로 전하를 전달하여 ESD 신호가 흡수되게 된다.

이때, 상기 제2 PIN 다이오드(20)의 캐리어 모듈레이션 영역을 형성하는 P형 접합부(260)와 N형 플러그 영역(240) 사이를 일정 간격을 유지하도록 하여 제2 PIN 다이오드(20)의 성능을 최적화시켜 ESD 전압 및 서지 전류 레벨을 극대화할 수 있다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

10 - 제1 PIN 다이오드 20 - 제2 PIN 다이오드
30 - 제너 다이오드
100 - 제1형 반도체 기판 200 - 제1형 반도체 에피층
210 - 격리층 220 - 제1 영역
230 - 제2 영역 240 - 제2형 반도체 플러그 영역
250 - 제2형 반도체 웰 260 - 제1형 반도체 접합부
270 - 제2형 반도체 접합부

Claims

전자기기의 입력단에 위치하여 과도전압으로부터 전자기기를 보호하는 정전기 보호용 반도체 소자의 제조방법에 있어서,
제1형 반도체 기판 상의 제1형 반도체 에피층에 수직으로 소자간 격리 영역을 형성하여 상기 제1형 반도체 에피층을 제1 영역과 제2 영역으로 구분하는 제1 단계;
상기 제1형 반도체 에피층의 제2 영역에 2개의 제2형 반도체 플러그 영역을 일정 깊이까지 형성하는 제2 단계;
상기 제2형 반도체 플러그 영역의 하단에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제2형 반도체 웰을 형성하는 제3 단계;
상기 제1형 반도체 에피층의 제1 영역 상면에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제2형 반도체 불순물을 일정 깊이만큼 주입하여 제2형 반도체 접합부를 형성하는 제4 단계; 및
상기 제1형 반도체 에피층의 제2 영역의 제2형 반도체 플러그 영역 사이에 상기 제1형 반도체 에피층의 제1형 반도체 농도보다 고농도의 제1형 반도체 불순물을 일정 깊이만큼 주입하여 제1형 반도체 접합부를 형성하는 제5 단계를 포함하여,
상기 제1 영역에 제1 PIN 다이오드가 형성되며 상기 제2 영역에는 제2 PIN 다이오드와 제너 다이오드가 직렬로 형성되는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조방법.
제1항에 있어서,
상기 격리 영역은 제1형 반도체 불순물을 상기 제1형 반도체 기판 상면까지 주입하여 확산시켜 수직 격리층을 형성하는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조방법.
제2항에 있어서,
상기 격리층은 수직으로 고에너지 이온 주입으로 인하여 발생하는 채널링 효과를 이용하여 형성되는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조방법.
제1항에 있어서,
상기 제2형 반도체 웰은 고에너지 이온 주입 방법에 의하여 매몰형 웰 형태로 형성되며, 2개의 제2형 반도체 플러그 영역 하단에 걸쳐 형성되는 것을 특징으로 하는 정전기 보호용 반도체 소자의 제조방법.
제1항 내지 제4항 중 어느 한 항의 제조방법에 의하여 제조되며,
제1 PIN 다이오드와, 상기 제1 PIN 다이오드와 병렬적으로 연결되는 제2 PIN 다이오드와, 상기 제1 PIN 다이오드와는 병렬적으로, 상기 제2 PIN 다이오드와 직렬적으로 연결되는 제너 다이오드를 포함하여 형성되는 것을 특징으로 하는 정전기 보호용 반도체 소자.