KR20090031290A - 낮은 캐패시턴스 ｅｓｄ 소자를 형성하는 방법 및 그 구조 - Google Patents

낮은 캐패시턴스 ｅｓｄ 소자를 형성하는 방법 및 그 구조 Download PDF

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Abstract

일 실시예에서, ESD 소자는 제어된 항복 전압을 갖는 제너 다이오드를 형성하기 위해 ESD 소자 내에 높게 도핑된 P 및 N 영역들을 사용한다.

Description

낮은 캐패시턴스 ＥＳＤ 소자를 형성하는 방법 및 그 구조{METHOD OF FORMING LOW CAPACITANCE ESD DEVICE AND STRUCTURE THEREFOR}
본 발명은 일반적으로 전자장치에 관한 것으로서, 보다 구체적으로는 반도체 소자들 및 구조물들을 형성하는 방법에 관한 것이다.
과거에 반도체 산업에서 정전기 방전(ESD) 보호 소자들(devices)을 형성하기 위해 다양한 방법들 및 구조물들이 활용되었다. 하나의 국제 규격(specification)으로서 IEC 61000-4-2(레벨 2)로 통상적으로 지칭되는 국제 전기기술 위원회(IEC) 규격에 따르면, ESD 소자가 약 1 나노세컨드(ns) 내에서 높은 입력 전압과 전류에 응답하는 것이 바람직하다(IEC는 '스위스, 3, rue de Varembe, 1211 Geneve 20'에 주소를 두고 있음).
종래의 ESD 소자들 중 일부는 P-N 접합 다이오드와 공동으로 제너 다이오드를 사용한다. 많은 경우들에서, 소자 구조물들은 일반적으로 약 1 내지 6 피코패러드(㎊)보다 더 큰 높은 커패시턴스를 갖는다. 높은 커패시턴스는 ESD 소자의 응답 시간을 제한하고 또한 ESD 소자에 접속된 소자에 부하이다. 몇몇 종래의 ESD 소자들은 펀치-쓰루 모드(punch-through mode)로 동작되고, 펀치-쓰루 모드는 일반적으 로 약 2마이크론 두께 미만의 매우 얇고 정확히 제어되는 애피택셜 층을 요구하며, 애피택셜 층에서 낮은 도핑을 요구한다. 이러한 구조물들은 일반적으로 ESD 소자의 클램핑(clamping) 전압을 정확히 제어하기 어렵게 하고, 특히 약 10V 미만의 전압들과 같은 낮은 클램핑 전압들을 제어하기 어렵게 한다. 그러한 ESD 소자의 일 예는 1999년 3월 9일자로 등록된 Bin Yu 외의 미국특허번호 제5,880,511호에 개시되어 있다. 다른 ESD 소자는 하부에 놓이는 애피택셜 층과의 계면에 제너 다이오드를 형성하기 위해 수직 MOS 트랜지스터의 몸체 영역을 사용한다. ESD 소자에 사용되는 도핑 프로파일들과 두께들은 높은 커패시턴스와 느린 응답 시간을 초래한다. 부가적으로, 얇은 층들 내에서 낮은 도핑 레벨들을 제어하기가 어렵고, 이는 ESD 소자의 항복 전압을 제어하기 어렵게 한다. 그러한 ESD 소자의 일 예는 2007년 3월 29일자로 공개된 발명자 'Madhur Bobde'의 미국특허공개번호 2007/0073807호에 개시되어 있다.
따라서, 낮은 커패시턴스를 갖고, 빠른 응답 시간을 가지며, 포지티브 및 네거티브 ESD 이벤트로 반응하고, 양호하게 제어되는 클램프 전압을 가지며, 제조시에 제어하기 용이하고, 낮은 전압에서부터 높은 전압까지의 전압들의 범위에 대해 제어될 수 있는 클램프 전압을 갖는 정전기 방전(ESD) 소자를 갖는 것이 바람직하다.
설명의 간략화 및 명료성을 위하여, 도면의 엘리먼트들은 크기 조절될 필요가 없으며, 상이한 도면들의 동일한 참조 번호들은 동일한 엘리먼트를 나타낸다. 또한, 공지된 단계들 및 엘리먼트들에 대한 설명 및 세부 사항들은 설명의 간략화를 위해 삭제된다. 본 명세서에서 사용되는 바와 같이 전류 운반 전극은 MOS 트랜지스터의 드레인 또는 소스, 또는 바이폴라 트랜지스터의 이미터 또는 콜렉터, 또는 다이오드듸 캐소드 또는 애노드와 같은 소자를 통해 전류를 운반하는 소자의 엘리먼트를 의미하고, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 소자를 통해 전류를 운반하는 소자의 엘리먼트를 의미한다. 소자들은 특정 N-채널 또는 P-채널 소자들, 또는 특정 N-타입 또는 P-타입 도핑된 영역들로서 본 발명에서 설명되지만, 통상의 당업자는 본 발명에 따라 상보적인(complementary) 소자들이 가능할 수도 있다는 것을 인식할 것이다. 본 기술 분야의 당업자들은 본 명세서에서 ~ 동안, ~ 중에, ~ 할 때와 같은 단어들, 동작이 개시하면 즉시 동작이 일어나지만, 개시 동작에 의해 개시되는 반응 사이에 전파 지연과 같은 다소 작으나 적당한 지연이 존재할 수 있음을 의미하는 정확한 용어가 아니라는 것을 알 수 있을 것이다. '약' 또는 '실질적으로'란 단어의 사용은 구성요소의 값이 기재된 값 또는 위치와 매우 근접할 것으로 예상되는 파라미터를 가짐을 의미한다. 그러나, 종래기술에 공지된 것처럼, 값들 또는 위치들이 정확하게 기재된 값이 되는 것을 방지하는 작은 편차들이 항상 존재한다. 약 10%까지(및 반도체 도핑 농도들에 대해 20%까지)의 편차들은 정확하게 기술되는 바와 같은 이상적인 목표치로부터의 적절한 편차들로서 간주된다는 것이 종래기술에서 명확히 입증되어 있다. 도면의 명료성을 위하여, 소자 구조들의 도핑된 영역들이 대체로 직선 에지들 및 정밀한 모서리진 코너들을 갖는 것으로 도시된다. 그러나, 도펀트들의 확산 및 활성화로 인해, 도핑된 영역들의 엣지들이 대략적으로 직선들이 아닐 수 있으며, 코너들이 정확한 각도들이 아닐 수 있음을 통상의 당업자는 이해한다.
본 발명에 따르면, 낮은 커패시턴스와 빠른 응답 시간을 갖는 정전기 방전 보호 소자 또는 ESD 소자를 제공한다.
도 1은 낮은 커패시턴스와 빠른 응답 시간을 갖는 정전기 방전(ESD) 보호 소자 또는 ESD 소자(10)의 일부분의 일 실시예를 개념적으로 도시한다. 소자(10)는 두 개의 단자들, 제1 단자(11) 및 제2 단자(12)를 포함한다. 단자(11)는 전형적으로 입력 단자이고 단자(12)는 일반적으로 소자(10)에 의해 보호되는 다른 구성요 소(미도시)에 접속되는 출력 단자이다. 예를 들어, 단자(11)는 레귤레이팅된 전원(5V 전원과 같은)의 '하이' 측에 접속될 수 있다. 소자(10)는 단자들(11, 12) 사이에 낮은 커패시턴스를 갖도록 구성된다. 또한, 소자(10)는 단자들(11, 12) 사이에 형성되는 최대 전압을 소자(10)의 클램프 전압으로 제한하도록 형성된다. 소자(10)의 급격한 항복 전압 특성(또는 급격한 니이(sharp knee))은 클램프 전압의 값을 정확하게 제어하도록 돕는다. 낮은 커패시턴스는 빠른 응답 시간을 소자(10)에 제공하도록 돕는다. 소자(10)는 P-N 접합 다이오드로서 형성되는 제 1 조종 다이오드(14), 다이오드(14)에 직렬로 접속되는 제너 다이오드(15), 및 P-N 접합 다이오드로서 형성되는 제 2 조종 다이오드(17)을 포함한다. 다이오드(17)은 다이오드들(14 및 15)의 직렬 조합들과 병렬로 결합된다.
정상 동작시에, 소자(10)는 예를 들어, 약 1V를 단자(11)에 인가하고 접지 기준 전압을 단자(12)에 인가함으로써, 약 1V와 다이오드(15)의 제너 전압 사이의 전압과 같은 정상 동작 전압으로 바이어스된다. 이후에 기술되는 소자(10)의 특성들 때문에, 소자(10)의 커패시턴스는 단자들(11, 12) 사이의 전압이 이러한 정상 동작 전압에 대해 가변됨에 따라 낮게 유지된다. 그러나, ESD 소자의 커패시턴스는 관례적으로 소자에 걸쳐서 인가되는 제로 볼트로 특정된다. 이러한 제로 전압 상태는 일반적으로 제로 바이어스 상태로 지칭된다. 이후에 추가적으로 이해될 수 있는 것처럼, 이러한 제로 바이어스 상태에서, 이후에 기술되는 소자(10)의 낮은 커패시턴스 특성들은 다이오드들(14 및 17)에 대해 매우 낮은 커패시턴스 값들을 형성한다. 직렬의 커패시터들의 커패시턴스들은 가장 작은 커패시터의 커패시턴스보다 더 작기 때문에, 이러한 제로 바이어스 상태에서의 다이오드들(14 및 15)로부터 초래된 커패시턴스는 다이오드들 중 하나(14 또는 15)의 커패시턴스보다 작다. 소자(10)의 커패시턴스는 다이오드들(14 및 15)의 등가 커패시턴스 더하기 다이오드(17)의 등가 커패시턴스의 부가적인 산물이다. 이후에 추가적으로 이해될 수 있는 것처럼, 다이오드(17)의 커패시턴스는 또한 매우 작고, 따라서 소자(10)의 전체 커패시턴스는 이러한 제로 바이어스 상태에서 매우 작다.
포지티브 정전기 방전(ESD) 이벤트가 단자(11)에 수신되면, 단자(11)는 단자(12)에 비해 큰 포지티브 전압으로 제한된다. 다이오드(14)의 애노드는 단자(11)에 접속되고 캐소드는 다이오드(15)의 캐소드에 접속되기 때문에, 큰 포지티브 전압은 다이오드(14)를 순방향으로 바이어스하고 다이오드(15)를 역방향으로 바이어스한다. 단자들(11, 12) 사이의 전압이 소자(10)의 포지티브 임계 전압(다이오드(14)의 순방향 전압 더하기 다이오드(15)의 제너 전압)에 도달함에 따라, 단자(11)로부터 다이오드들(14 및 15)을 통하여 단자(12)로, 포지티브 전류(Ip)가 흐른다. 다이오드(15)는 단자(12)에 인가된 최대 전압을 거의 다이오드(15)의 제너 전압에 클램핑한다(더하기 다이오드(14)의 순방향 전압). 다이오드(15)의 급격한 니이(knee)는 다이오드(15)가 단자들(11, 12) 사이의 최대 전압을 다이오드(15)의 제너 전압에 급속하게 클램핑하도록 한다. 다이오드(15)의 제너 전압은 일반적으로 약 2.5 볼트 내지 80 볼트(2.5 V - 80 V)이고 바람작하게는 약 5 볼트(5V)이다. 네거티브 ESD 이벤트가 단자(11)에 수신되면, 단자(11)는 단자(12)에 비해 큰 네거티브 전압으로 제한된다. 다이오드(17)의 애노드는 단자(12)에 접속되고 캐소드는 단 자(11)에 접속되기 때문에, 큰 네거티브 전압은 다이오드(17)을 순방향으로 바이어스 하고 다이오드(17)을 통하여 단자(12)로부터 단자(11)에 네거티브 전류(In)가 흐른다. 다이오드(17)가 순방향으로 바이어스되면, 이는 네거티브 ESD 펄스를 안전하게 취급할 것이고, 소자(10)가 양방향 ESD 보호를 제공할 수 있게 한다.
도 2는 ESD 소자(10)의 일 실시예의 일부분의 단면도를 도시한다. 다이오드들(14, 15, 및 17)은 반도체 기판(21)상에 형성된다. 다이오드들(14, 15, 및 17)은 일반적인 방식으로 화살표들로 나타낸다. 반도체 층(27)은 예를 들어 애피택셜 성장에 의해, 기판(21)상에 형성되고, 층(27)의 일부분은 다이오드들(14 및 17)에 대한 드리프트 영역으로서 기능할 수 있다.
도 3은 소자(10)의 바람직한 실시예의 캐리어 농도 프로파일을 도시하는 그래프이다. 가로축은 층(27)의 표면으로부터 소자(10)로의 깊이를 나타내고, 세로축은 캐리어 농도의 증가 값을 나타낸다. 구획(50)은 단자(11)로부터 단자(12)로 인가되는 포지티브 바이어스로 인해 발생하는(예, 포지티브 ESD 이벤트에 의해) 소자(10)의 캐리어 농도를 도시한다. 이러한 설명은 도 3에 외에 도 1 및 도 2를 참조로 한다.
다이오드(15)를 형성하기 위해, 반도체 영역(24)은 층(27)을 형성하는 도펀트들과 기판(21)의 도펀트들의 계면 근처에 형성된다. 바람직한 실시예에서, 기판(21)은 약 1×1019 atoms/cm3 이상, 바람직하게는 약 1×1019 내지 1×1021 atoms/cm3의 도핑 농도를 가진 P-타입 전도성으로 형성된다. 이러한 바람직한 실시 예에서, 반도체 영역(24)은 약 1×1019 atoms/cm3 이상, 바람직하게는 약 1×1019 내지 1×1021 atoms/cm3의 도핑 농도를 가진 N-타입 영역으로서 형성된다. 부가적으로, 영역(24)의 두께는 일반적으로 약 1 내지 3 마이크론 사이에 있지만 다른 두께가 될 수도 있다. 영역(24) 및 기판(21)의 높은 도핑 농도와 더불어 영역(24)의 작은 두께 때문에, 소자(10)가 단자(11)로부터 단자(12)로 포지티브 전압을 수신할 때, 전압은 캐리어 농도가 영역(24) 내에 및 기판(21)과의 계면 근처에서 작고 높은 밀도 영역으로 한정되도록 한다. 캐리어들 및 도펀트들의 이러한 높은 농도는 기판(21) 및 영역(24) 사이에 형성된 다이오드에 제너 다이오드 동작 특성을 제공하고, 그리하여 제너 다이오드(15)를 형성한다. 조합은 또한 매우 급격한 전이 또는 니이(knee)를 다이오드(15)에 제공하고, 다이오드(15)의 항복 전압 또는 제너 전압에 대한 매우 정확한 제어를 허용한다. 다이오드(15)의 항복 전압 또는 제너 전압은 영역(24) 및/또는 기판(21)의 캐리어 농도를 변화시킴으로써 조절될 수 있다. 제너 항복 전압은 항복 전압을 통해 펀치보다 실질상 더 제어가능하다.
층(27)은 영역(24)의 도핑 농도 보다 적어도 10-1 낮은 피크 도핑 농도를 갖도록 형성되는 것이 바람직하며, 일반적으로 약 1×1013 내지 1×1017 atoms/cm3이다. 층(27)과 영역(24)은 통상의 당업자에게 공지된 다양한 방법들에 의해 기판(21)상에 형성될 수 있다. 예를 들어, 점선(22)으로 도시된 얇은 N-타입 애피 택셜 층은 층(27)의 제 1 부분으로서 기판(21)상에 형성될 수 있다. 이러한 제 1 부분은 영역(24)을 형성하기 위해 선택적으로 도핑될 수 있다. 그 이후, 층(27)의 나머지 부분이 형성될 수 있다.
순차적으로, 층(27)의 부분을 격리시키기 위해 아이솔레이션(Isolation) 트랜치들(29 및 31)이 형성될 수 있고, 여기서 다이오드(14)는 다이오드(17)가 형성될 층(27)의 부분으로부터 형성된다. 트랜치들(29 및 31)은 일반적으로 층(27)의 최상부 표면으로부터 층(27)을 통과하여 기판(21)으로 연장되는 생성 개구들에 의해 형성된다. 또한, 트랜치(29)는 층(27)과 다이오드(17)에 영역(24)을 통하는 측방향 전도를 방지하기 위해, 영역(24)을 통하여 기판(21)으로 일정 거리만큼 연장한다. 예를 들어, 트랜치들(29 및 31)의 측벽들과 바닥부들을 따라 유전체 라이너(30)를 형성하고, 유전체 또는 도핑되거나 도핑되지 않은 폴리실리콘으로 나머지 개구를 충전(fill)함으로써, 아이솔레이션이 트랜치들(29 및 31)에 제공된다. 또한, 유전체 라이너(30)는 트렌치들(29 및 31)의 바닥부들이 아닌 측벽들을 따라 형성될 수 있다. 트랜치들(29 및 31)을 형성하기 위한 방법들은 통상의 당업자에게 공지되어 있다. 트랜치(29)는 영역(24)을 통과하여 연장하기 때문에, 정렬 오차들(alignment tolerances)을 감소시키고, 소자(10)를 신뢰성있게 제조하기가 보다 용이하다. 바람직하게는, 트랜치(29)는 층(27)의 일부분을 둘러싸는 개구를 구비한 둘레를 갖는 폐쇄형 다각형으로서 형성되므로, 트랜치(29)가 다중-접속된 영역으로서 간주될 수 있다. 유사하게, 트렌치들(31)은 다중-접속된 도메인으로서 간주될 수 있다. 영역(24)은 트렌치(29)의 외부 가장자리들 사이에서 연장하도록 위치되지만 트렌치(31)의 외부 가장자리 전에 종결한다. 이러한 구조는 연속적인 제너 다이오드(15)를 형성하고 영역(24)이 다이오드(17) 하부에 놓이는 층(27)의 일부분으로 연장되지 않게 하기 위해 영역(24)을 사용하는 것을 돕는다.
다이오드(14)는 기판(21)과 동일한 전도성을 가진 층(27)의 표면상에 형성된 도핑된 영역(33)을 포함한다. 영역(33)은 층(27)으로 연장하도록 형성되고 영역(24) 상부에 놓인다. 영역(33)은 일반적으로 층(27)의 표면에 있는 영역(33)의 둘레가 트랜치(29)에 의해 완전히 둘러싸이도록 위치된다. 바람직하게는, 트랜치(29)는 영역(33) 둘레에 형성된 하나의 연속적인 트랜치이다. 영역(33)의 피크 도핑 농도는 일반적으로 층(27)의 피크 도핑 농도보다 더 크고, 기판(21)의 피크 도핑 농도와 대략적으로 동일한 것이 바람직하다. 일반적으로, 영역(33)은 약 2 마이크론 이하, 바람직하게는 약 0.1 내지 2 마이크론의 거리만큼 표면으로부터 층(27)으로 연장하도록 형성된다. 영역(33) 및 층(27) 사이의 큰 차이의 도핑 농도 및 영역(33)의 쉘로우 뎁스는 다이오드(14)에 매우 작은 커패시턴스를 제공하도록 돕는다. 제로 바이어스 상태들 하의 다이오드(14)의 이러한 매우 작은 커패시턴스는 이전에 나타낸 것처럼 소자(10)에 대해 작은 제로 바이어스 커패시턴스를 형성하도록 돕는다. 제로 바이어스에서 다이오드(14)의 커패시턴스는 일반적으로 약 0.4 피코패러드(㎊) 미만이고, 다이오드들(14 및 15)의 등가 직렬 커패시턴스는 약 0.2 ㎊, 바람직하게는 약 0.01 ㎊ 이하의 커패시턴스를 소자(10)에 대해 형성한다.
영역(33)은 다이오드(15)의 커패시턴스를 최소화하는 것을 보조하는 거리만큼 영역(24)으로부터 분리된다. 간격은 일반적으로 약 2 내지 20 마이크론이다. 영 역(33 및 24) 사이에 있는 층(27)의 일부분은 다이오드(14)의 드리프트 부분을 형성한다. 기생 트랜지스터들의 형성을 감소시키고 소자(10)가 펀치-쓰루 동작 영역에서 동작하지 않도록 보장하기 위해, 층(27)의 드리프트 영역의 두께는 일반적으로 적어도 약 2 마이크론이다.
다이오드(17)를 형성하기 위해 기판(21)에 대해 반대 전도성을 가진 도핑된 영역(34)이 층(27)에 형성된다. 영역(34)의 피크 도핑 농도는 층(27)의 도핑 농도보다 더 크고, 기판(21)의 피크 도핑 농도와 대략적으로 동일한 것이 바람직하다. 영역(34)은 층(27)의 표면상에 형성되고, 바람직하게는 영역(33)과 대략적으로 동일한 거리만큼 층(27)으로 연장한다. 그러나, 영역(34)는 영역(24)를 덮지 않는다. 영역(34)은 층(27)의 표면에 있는 영역(34)의 둘레가 트랜치(31)에 의해 완전히 둘러싸이도록 위치된다. 트랜치(31)는 바람직하게 하나의 연속적인 트랜치이다. 트랜치(31)가 층(27)을 통과하여 연장하기 때문에, 영역들(24) 근처에 있는 층(27)의 양을 감소시키고, 이에 따라 다이오드(17)의 커패시턴스를 감소시키도록 돕는다. 층(27)의 작은 캐리어 농도 및 영역(34)의 쉘로우 뎁스는 다이오드(17)에 매우 작은 커패시턴스를 제공하도록 돕는다. 제로 바이어스 상태들 하의 다이오드(17)의 이러한 매우 작은 커패시턴스는 이전에 나타낸 것처럼 소자(10)에 대해 작은 제로 바이어스 커패시턴스를 형성하도록 돕는다. 제로 바이어스에서 다이오드(17)의 커패시턴스는 일반적으로 약 0.4 피코패러드 미만이고 바람직하게는 약 0.002 피코패러드 이하이다.
순차적으로, 유전체(36)가 층(27)의 표면상에 형성될 수 있다. 개구들은 일 반적으로 영역들(33 및 34)의 부분들을 노출시키도록 유전체(36)를 통과하여 형성될 수 있다. 전도체(38)는 두 영역들(33 및 34)에 전기 접촉되도록 제공될 수 있다. 전도체(38)은 순차적으로 단자(11)에 접속된다. 전도체(39)는 단자(12)에 접속되는 전극을 형성하기 위하여 기판(21)의 바닥부 표면에 제공된다.
소자(10)가 단자(12)에 비해 단자(11)에 포지티브 ESD 전압을 수신할 경우, 다이오드(14)는 순방향으로 바이어스되고 다이오드(17)은 역방향으로 바이어스되며, 다이오드들(14 및 15)을 통해 전류 Ip가 흐른다. 공핍 영역들 때문에, 층(27)의 캐리어 밀도는 제로 바이어스 상태로부터 추가적으로 감소되고, 이는 다이오드(17)의 커패시턴스를 추가적으로 감소시킨다. 다이오드(14)가 순방향으로 바이어스된다 할지라도, 영역(27)의 매우 낮은 캐리어 농도로 인하여 낮은 커패시턴스를 가진다. 다이오드들(14 및 15)의 직렬 접속은 작은 커패시턴스를 가지기 위하여 두 개의 다이오드들의 조합을 초래하고, 이는 단독으로 다이오드(14)의 것보다 작다.
ESD 이벤트가 발생할 때, 일반적으로 큰 전압이 존재하고 짧은 시간 주기 동안 발생하는 전류 스파크가 존재한다. 일반적으로, 피크 전류와 피크 전압은 수 나노세컨드의 주기 동안, 전형적으로 2 나노세컨드(nsec.) 미만의 주기 동안 발생하고, 단지 약 1 나노세컨드(nsec.) 동안에만 지속될 수 있다. 전류는 일반적으로 약 20 나노세컨드의 다른 시간 간격 동안 플래토(plateau)로 감소되고, 20-40 나노세컨드 동안 천천히 감소된다. 전류의 피크 값은 1 내지 30 암페어일 수 있고, ESD로부터 수신된 피크 전압은 2000V-30000V일 수 있다. 소자(10)의 구성요소들의 크기 및 응답 시간은 피크 전압의 시간 간격 동안 전압에 응답하고 피크 전류를 전도하도록 구성되는 것이 바람직하다. 다이오드들(14 및 15)이 직렬로 접속되기 때문에, 효율적인 커패시턴스는 전체 직렬 커패시턴스이다. 직렬의 커패시터들은 최저 커패시턴스 미만의 커패시턴스를 초래하기 때문에, 아이오드(14)의 낮은 제로 바이어스 커패시턴스는 피크 ESD 전압과 전류 동안 소자(10)가 ESD 이벤트에 응답하여 ESD 전류를 전도하기에 충분히 낮은 소자(10)의 커패시턴스를 보장한다.
도 4는 도 1 내지 도 3에서 설명된 소자(10)의 대안적인 실시예인 ESD 소자(55)의 회로도의 일부분의 일 실시예를 개념적으로 도시한다. 소자(55)의 회로도는 소자(55)가 제너 다이오드(56)를 갖는다는 것을 제외하고 소자(10)의 회로도와 유사하다. 따라서, 다이오드(56)은 다이오드(17)의 캐소드에 접속되는 캐소드, 및 단자(11)에 접속되는 애노드를 가진다. 제로 바이어스 상태들 하에서, 다이오드들(17 및 56)을 포함하는 소자(55)의 제 1 브랜치의 등가 커패시턴스는 다이오드들(17 또는 56)의 커패시턴스보다 낮은 등가 커패시턴스를 형성한다. 유사하게, 다이오드들(14 및 15)을 포함하는 제 2 브랜치는 이전에 기재한 바와 같이 낮은 등가 커패시턴스를 형성한다. 소자(55)의 총 커패시턴스는 각각의 브랜치의 작은 커패시턴스로 인해 낮은 커패시턴스를 제공하는 두 개의 병렬의 브랜치들의 커패시턴스의 추가이다.
도 5는 소자(55)의 단면도를 도시한다. 소자(55)의 단면도는 소자(55)가 영역(34) 내에 형성되는 도핑된 영역(58)을 포함한다는 것을 제외하고는, 소자(10)의 단면도와 유사하다. 영역(58)은 전도성 타입 및 바람직하게는 기판(21)의 도핑 농 도를 가진다. 영역(34 및 58)의 높은 도핑 농도는 다이오드(17)의 커패시턴스에 영향을 미치지 않고 다이오드(56)에 대해 급격한 니이를 형성한다. 다이오드(17)에 직렬로 다이오드(56)를 추가하는 것은 소자(55) 양방향 ESD 보호를 제공하고, 또한 Ip 및 In 전류 경로를 위한 실질상 대칭의 클램핑 전압으로 소자(55)를 구성한다.
영역(24 및 34)에 대해 주어진 도핑 농도들은 각각의 다이오드들(15 및 56)에 대한 5V 항복 전압의 바람직한 실시예를 위한 것이지만, 통상의 당업자는 도핑 농도들이 다른 항복 전압들에 대해 변경될 수 있다는 것을 인식할 것이다. 예를 들어, 80V 항복 전압에 대해, 영역(24 및 34)의 도핑 농도는 감소될 수 있거나, 기판(21)의 도핑 농도가 감소될 수 있거나, 기판(21)을 따르는 영역들(24 및 34)이 감소될 수 있다. 일반적으로, 층(27)의 도핑 농도는 영역(24)의 도핑 농도보다 작은 적어도 10분의 1(one order of magnitude)의 양이다.
상기 모든 관점에서, 새로운 장치 및 방법이 명백히 개시된다. 다른 특징들 사이에서 고 도핑된 P-타입 기판, 기판상의 저 도핑된 N-타입 층, 및 제너 다이오드를 형성하기 위해, 저 도핑된 N-타입 층 사이에서 기판의 일부분에 인접하게 위치되는 고 도핑된 N-타입 층을 갖는 ESD 소자를 형성하는 것이 포함된다. 또한, P-N 다이오드를 형성하기 위해, 고 도핑된 N-타입 층 상부에 놓이는 고 도핑된 P-타입 층이 포함된다. 도핑 농도들 및 두께들은 1 나노세컨드(nsec.) 미만 내에서 ESD 이벤트에 응답할 수 있는 낮은 커패시턴스를 갖는 ESD 소자를 형성한다. 기판(21) 및 영역(24)의 높은 도핑 농도들은 잘 제어된 항복 전압을 갖는 제너 다이오드 및 약 2.5 내지 80 볼트의 범위에서 제어될 수 있는 클램프 전압을 제공한 다.
본 발명의 주요한 내용이 특정한 바람직한 실시예들과 함께 개시되었으나, 다양한 대안들 및 변형들이 반도체 기술 분야의 당업자들에게 명백할 것이다. 예를 들어, 모든 도핑 타입들이 지정될 수 있다. 통상의 당업자는 트랜치(29 또는 31)가 생략될 수 있고 소자(10)은 기능적이고 이전에 기재한 바와 같이 시간 간격에 응답하기 위하여 낮은 커패시턴스를 갖는다는 것을 인식할 것이다. 소자들이 실리콘 기판상에 형성되는 것으로서 본 발명에서 기술되었지만, 통상의 당업자는 갈륨 비소, 실리콘 탄화물, 갈륨 질화물, 및 다른 반도체 재료들을 포함하는 다른 반도체 재료들이 사용될 수 있다는 것을 인식할 것이다. 부가적으로, "접속된다"는 용어는 설명의 명료성을 위하여 명세서 전반에 걸쳐 사용되었으나, "결합된다"는 용어와 동일한 의미를 갖는 것으로 의도된다. 따라서, "접속된"은 직접 접속 및 간접 접속 중 어느 하나를 포함하는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 정전기 방전(ESD) 보호 소자의 회로도의 일부분의 일 실시예를 개념적으로 도시한다.
도 2는 본 발명에 따른 도 1의 ESD 소자의 일 실시예의 일부분의 단면도를 도시한다.
도 3은 본 발명에 따른 도 1 및 도 2의 ESD 소자의 캐리어 농도들의 일부를 도시하는 그래프이다.
도 4는 도 1 내지 도 3의 ESD 소자의 대안적 실시예인 다른 ESD 소자의 회로도의 일부분의 일 실시예를 개념적으로 도시한다. 및
도 5는 본 발명에 따른 도 4의 ESD 소자의 일 실시예의 단면도 부분을 도시한다.

Claims (5)

  1. ESD 소자로서,
    상기 ESD 소자의 제 1 단자;
    상기 ESD 소자의 제 2 단자;
    상기 ESD 소자의 상기 제 2 단자에 결합된 애노드를 갖고 또한 캐소드를 갖는 제너 다이오드;
    상기 제너 다이오드에 직렬로 결합된 제 1 P-N 다이오드 - 상기 제 1 P-N 다이오드는 애노드 및 캐소드를 갖음; 및
    상기 제너 다이오드 및 상기 제 1 P-N 다이오드의 직렬 조합과 병렬로 결합된 제 2 P-N 다이오드 - 상기 제 2 P-N 다이오드는 캐소드 및 상기 제너 다이오드의 상기 애노드 및 상기 ESD 소자의 상기 제 2 단자에 결합된 애노드를 또한 갖음
    를 포함하는 ESD 소자.
  2. 제 1 항에 있어서,
    약 1×1019 atoms/cm3 이상의 제 1 피크 도핑 농도를 갖는 제 1 전도성 타입의 반도체 기판;
    약 상기 제 1 피크 도핑 농도를 갖고 상기 반도체 기판과 제 1 P-N 접합을 형성하는 제 2 전도성 타입의 제 1 반도체 영역 - 상기 제 1 P-N 접합은 상기 제너 다이오드의 접합을 형성함;
    상기 제 1 반도체 영역 상 및 또한 상기 반도체 기판의 일부분 상의 상기 제 2 전도성 타입의 제 2 반도체 영역 - 상기 제 2 반도체 영역은 상기 제 1 피크 도핑 농도 미만인 제 2 피크 도핑 농도를 갖음;
    상기 제 2 반도체 영역 내에 위치하고 상기 제 1 반도체 영역 상부에 놓이는 상기 제 1 전도성 타입의 제 1 도핑된 영역, 상기 제 1 반도체 영역으로부터 적어도 2 마이크론의 거리 이격된 상기 제 1 도핑된 영역, 약 상기 제 1 피크 도핑 농도를 갖는 상기 제 1 도핑된 영역; 및
    상기 제 2 반도체 영역의 최상부 표면으로부터 상기 제 1 반도체 영역을 통과하여 상기 반도체 기판으로 연장되는 제 1 트랜치 아이솔레이션 영역 - 상기 제 1 트랜치 아이솔레이션 영역은 상기 제 1 도핑된 영역의 바깥 주변을 둘러쌈
    을 포함하는 ESD 소자.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 영역에 위치하고 상기 제 1 반도체 영역 상부에 놓이지 않는 상기 제 2 전도성 타입의 제 2 도핑된 영역 - 상기 제 2 도핑된 영역은 상기 제 1 도핑된 영역으로부터 제 2 거리를 두고, 또한 상기 제 1 트랜치 아이솔레이션의 외부에 위치하며, 상기 제 1 반도체 영역으로부터 적어도 2 마이크론의 거리 이격되며, 약 상기 제 1 피크 도핑 농도를 갖음; 및
    상기 제 2 반도체 영역의 상기 최상부 표면으로부터 상기 제 2 반도체 영역을 통과하여 상기 반도체 기판으로 연장되는 제 2 트랜치 아이솔레이션 영역 - 상기 제 2 트랜치 아이솔레이션 영역은 상기 제 2 도핑된 영역의 바깥 주변을 둘러쌈
    을 포함하는 ESD 소자.
  4. ESD 소자를 형성하는 방법으로서,
    제 1 피크 도핑 농도를 갖고 제 1 전도성 타입의 반도체 기판을 제공하는 단계;
    적어도 약 상기 제 1 피크 도핑 농도이고 제 2 전도성 타입의 제 1 반도체 영역을 형성하는 단계 - 상기 제 1 반도체 영역은 상기 반도체 기판과 제 1 P-N 접합을 형성함;
    상기 제 1 반도체 영역 상 및 상기 반도체 기판의 일부분 상에 애피택셜 층을 형성하는 단계 - 상기 애피택셜 층은 제 2 피크 도핑 농도이고 상기 제 2 전도성 타입을 갖음;
    상기 애피택셜 층 상 및 상기 제 1 반도체 영역 상부에 약 상기 제 1 피크 도핑 농도이고 상기 제 1 전도성 타입의 제 1 도핑된 영역을 형성하는 단계; 및
    상기 애피택셜 층의 최상부 표면으로부터 상기 제 1 반도체 영역을 통과하여 상기 반도체 기판으로 수직으로 연장되는 제 1 아이솔레이션 트랜치를 형성하는 단계 - 상기 제 1 아이솔레이션 트랜치는 상기 제 1 도핑된 영역의 바깥 주변 둘레를 따라 측면으로 연장됨
    을 포함하는 ESD 소자를 형성하는 방법.
  5. 반도체 소자를 형성하는 방법으로서,
    제 1 피크 도핑 농도를 갖고 제 1 전도성 타입의 반도체 기판을 제공하는 단계 - 상기 반도체 기판은 제 1 및 제 2 표면을 갖음;
    상기 반도체 기판의 도펀트들의 일부분에 인접하여 제 2 전도성 타입의 제 1 반도체 영역을 형성하는 단계 - 상기 제 1 반도체 영역은 상기 반도체 기판의 상기 도펀트들과 제 1 P-N 접합을 형성하고 상기 제 1 P-N 접합은 제너 다이오드를 형성함;
    상기 제 1 반도체 영역 상 및 상기 반도체 기판의 상기 제 1 표면 상에 제 2 반도체 영역을 형성하는 단계 - 상기 제 2 반도체 영역은 제 2 피크 도핑 농도이고 상기 제 2 전도성 타입을 갖음;
    상기 제 2 반도체 영역 상 및 상기 제 1 반도체 영역의 적어도 일부분 상부에 약 상기 제 1 피크 도핑 농도이고 상기 제 1 전도성 타입의 제 1 도핑된 영역을 포함하는 제 1 P-N 다이오드를 형성하는 단계; 및
    상기 제 2 반도체 영역의 최상부 표면으로부터 상기 제 1 반도체 영역을 통과하여 상기 반도체 기판으로 수직으로 연장되는 제 1 아이솔레이션 트랜치를 형성하는 단계 - 상기 제 1 아이솔레이션 트랜치는 상기 제 1 도핑된 영역의 바깥 주변 둘레를 따라 측면으로 연장됨
    을 포함하는 반도체 소자를 형성하는 방법.
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