CN102376702B - 两端子多通道esd器件及其方法 - Google Patents

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Abstract

本发明涉及两端子多通道ESD器件及其方法。在一个实施方式中，一种两端子多通道ESD器件被配置为包括齐纳二极管和多个P-N二极管。在另一个实施方式中，ESD器件具有不对称特性。

Description

两端子多通道ESD器件及其方法
相关申请的交叉引用
本申请是于2009年9月7日提交的题目为“两端子低电容多通道ESD器件”的先前中国专利申请第200910173120.0号的部分连续申请。本申请还涉及于2008年8月26日提交、在2009年4月15日公开的题目为“多通道ESD器件及其方法”的中国申请号为200810214420.4、公开号为CN101409287A的先前提交的申请。
技术领域
本发明总体上涉及电子器件，更具体地说涉及形成半导体器件和结构的方法。
背景技术
过去，半导体工业利用各种方法和结构来形成静电放电(ESD)保护器件。根据一个国际规范，即通常称为IEC 61000-4-2(级2)的国际电工委员会(IEC)规范，希望ESD器件大约在1纳秒(nsec.)内对高输入电压和电流做出响应(IEC的地址在瑞士的3，rue deVarembé，1211 Genève 20)。
一些现有的ESD器件使用齐纳二极管和P-N结二极管来试图提供ESD保护。通常，现有的ESD器件必须在低电容与具有尖锐的击穿电压特性之间进行折衷。需要尖锐的击穿电压特性为ESD器件提供低钳位电压。在大多数情况下，器件结构具有通常大于约1到6(1-6)皮法的高电容。高电容限制了ESD器件的响应时间。一些现有的ESD器件工作在穿通模式(punch-through mode)下，穿通模式要求器件具有通常小于约2微米厚的非常薄且精确受控的外延层，并要求外延层为低掺杂的。由于有了这些结构，通常很难精确地控制ESD器件的钳位电压，特别是很难控制低钳位电压，例如小于约10伏(10V)的电压。在1999年3月9日发给Bin Yu等人的美国专利号5,880,511中公开了这种ESD器件的一个例子。另一ESD器件利用垂直MOS晶体管的体区来在与下面外延层的界面处形成齐纳二极管。用于该ESD器件的掺杂分布和深度导致高电容和慢响应时间。另外，很难控制薄层中的轻掺杂水平，这使得很难控制ESD器件的击穿电压。在2007年3月29日出版的发明人为Madhur Bobde的美国专利公开号2007/0073807中公开了这种ESD器件的例子。
形成具有两个端子的ESD器件常常是相宜的，以便该ESD器件可组装在两端子半导体封装中。
因此，存在一种静电放电(ESD)器件是相宜的，其具有两个端子，有低电容，有快的响应时间，无论对正ESD事件还是负ESD事件都有反应，具有良好受控的钳位电压，在制造中容易控制，并具有可在从低电压到高电压的电压范围内受控的钳位电压。
附图说明
图1示意性地示出根据本发明的静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图2示出根据本发明的图1的ESD器件的实施方式的横截面部分；
图3到图5示出在形成根据本发明的图1的ESD器件的优选方法中的一些步骤的各个顺序阶段；
图6是根据本发明的图1到图5的ESD器件的实施方式的一部分的放大平面图；
图7是示出根据本发明的图1到图6的ESD器件的V-I特性的曲线图；
图8是示出根据本发明的图1到图7的ESD器件的一些载流子浓度的曲线图；
图9是示出根据本发明的图1到图8的ESD器件的可选实施方式的V-I特性的曲线图；
图10示意性地示出又一静电放电(ESD)保护器件的电路表示的一部分的实施方式，其为根据本发明的图1到图8的ESD器件的可选实施方式；
图11是示出根据本发明的图10的ESD器件的V-I特性的曲线图；
图12示意性地示出根据本发明的另一静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图13示出根据本发明的图12的ESD器件的实施方式的横截面部分；
图14示意性地示出根据本发明的另一静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图15示出根据本发明的图14的ESD器件的实施方式的横截面部分；
图16示出作为根据本发明的图14和15的ESD器件的可选实施方式的不对称静电放电(ESD)保护器件的横截面部分；
图17示意性地示出根据本发明的图16的ESD保护器件的电路表示的一部分的实施方式；
图18是示出根据本发明的图16和17的ESD器件的V-I特性的曲线图；
图19示意性地示出根据本发明的另一不对称静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图20示出根据本发明的图19的ESD器件的实施方式的横截面部分；
图21至图22示出在形成根据本发明的图19的ESD器件的方法示例中的一些步骤的各个阶段；以及
图23至图24示出在形成根据本发明的图19的ESD器件的另一方法示例中的一些步骤的各个阶段。
为说明的简洁和清楚起见，附图中的元件不必按比例绘制，且不同图中的相同参考编号表示相同的元件。此外，为了描述的简洁起见，省略了公知的步骤和元件的说明与细节。如这里所使用的载流电极表示器件中承载通过该器件的电流的一个元件，如MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的阴极或阳极；而控制电极表示器件中控制通过该器件的电流的元件，如MOS晶体管的栅极或双极型晶体管的基极。虽然这些器件在这里被解释为确定的N沟道或P沟道器件、或确定的N型或P型掺杂区，但本领域中的普通技术人员应该认识到，依照本发明，互补器件也是可行的。本领域中的技术人员应认识到，这里使用的词“在...的期间”、“在...同时”、“当...的时候”不表示有启动行为时行为就会立刻发生的准确术语，而是在被初始行为启动的反应之间可能有一些微小但合理的延迟，例如传播延迟。词“大约”或“基本上”的使用意指元件的值具有预期非常接近于规定值或位置的参数。然而，如在本领域中所公知的，总是存在阻止值或位置确切地成为如规定的值或位置的微小差异。本领域中已经确证，与精确规定的理想目标有高达约10％(对于半导体掺杂浓度来说，高达百分之二十(20％))的差异被视为合理的差异。权利要求中或/和附图详述中的术语“第一”、“第二”、“第三”等用来在相似元件之间进行区分，而不一定用来表示时间、空间、等级或者任何其它方式的顺序。应当理解，这样使用的术语在适当情况下可以互换，并且在此所述的本发明的实施方式能够以在此所述或所示出的顺序之外的其它顺序进行。为清楚地示出附图，器件结构的掺杂区被示为具有大体直线边缘和精确角度的角。但是，本领域的技术人员理解，由于掺杂物的扩散和激活，掺杂区的边缘一般可能不是直线，并且角可能不是精确的角度。
具体实施方式
图1示意性地示出静电放电(ESD)保护器件或ESD器件10的一部分的实施方式，该ESD器件10具有低电容、快响应时间，并且作为两端子器件可容易地被组装在两端子半导体封装内。器件10包括两个端子，即第一端子11和第二端子12，并配置成提供端子11和12之间的双向ESD保护。端子11和12中的任一个可以是输入端子或输出端子。输出端子通常连接到要受器件10保护的另一元件(未示出)。例如，端子11和12可连接在两个布线之间，这两个布线形成两个电子设备之间的通信线或数据传输线，或端子12可用作输出端子并连接到稳压电源(例如5V电源)的高压端，而端子11连接到电源的低压端。端子11和12可容易地连接到两端子半导体封装(例如SOD323或SOD923封装)的两个端子。将器件10组装到两端子半导体封装中有助于用器件10来代替现有的两端子ESD器件。此外，器件10的配置允许器件10组装到半导体封装中，而不需要考虑端子11或12中的哪个端子连接到封装的哪个端子。这有利地消除了反向连接的组装错误，从而减少了组装成本并降低了器件10的成本。器件10还配置成在端子11和12之间有低电容。器件10被形成为将端子11和12之间形成的最大电压限制为器件10的钳位电压。此外，器件10被形成为具有尖锐的膝点电压或尖锐的击穿电压特性，该特性有助于精确地控制钳位电压的值。低电容有助于使器件10具有快响应时间。器件10包括多个控向二极管通道，例如第一控向二极管通道，第一控向二极管通道包括第一控向二极管14、第二控向二极管21和齐纳二极管18。第二控向二极管通道包括第三控向二极管20、第四控向二极管15和齐纳二极管19。器件10还包括被示为二极管85和87的两个(2个)背对背二极管。第一控向二极管14具有共同连接到端子11的阳极和连接到齐纳二极管18的阴极的阴极。二极管18的阳极连接到第二控向二极管21的阳极。二极管21的阴极连接到端子12。类似地，第三控向二极管20的阳极连接到端子12和背对背二极管的二极管85的阳极。二极管20的阴极连接到齐纳二极管19的阴极。二极管19的阳极连接到第四控向二极管15的阳极和背对背二极管的二极管87的阳极。二极管87的阴极连接到二极管85的阴极。二极管15的阴极连接到端子11。二极管14、15、20和21形成为具有低电容的P-N结二极管。
如果在端子11上接收到正静电放电(ESD)事件，则端子11相对于端子12被强制到大的正电压。该大的正电压使二极管14和21正向偏置并使二极管18以及二极管15、19和20反向偏置。当端子11和12之间的电压达到器件10的正阈值电压(二极管14和21的正向电压加上二极管18的齐纳电压)时，正电流(Ip)从端子11经过二极管14流到二极管18，并经过二极管18和21流到端子12。二极管18的尖锐的膝点电压使二极管18将在端子11和12之间形成的最大电压快速钳位为二极管18的齐纳电压(加上二极管14和21的正向电压)。如果在端子11上接收到负的ESD事件，则端子11相对于端子12被强制到大的负电压。该大的负电压使二极管20和15正向偏置并使二极管19以及二极管14、18和21反向偏置。当端子11和12之间的电压达到器件10的负阈值电压(二极管20和15的正向电压加上二极管19的齐纳电压)时，负电流(In)从端子12经过二极管20流到二极管19，并经过二极管19和15流到端子11。二极管19的尖锐的膝点电压使二极管19将在端子11和12之间的最大电压快速钳位为二极管19的齐纳电压(加上二极管15和20的正向电压)。
图2示出ESD器件10的实施方式的一部分的横截面视图。二极管14、15、18、19、20和21以大体方式用箭头标识。如将在下文中进一步看到的，器件10包括体半导体衬底23，在衬底23上形成隔离层24。导体层25在层24的表面上形成，以传导电流Ip和In，如将在下文中进一步看到的。隔离层24有助于将电流Ip和In控制在层25内流动，并使二极管14、15、18、19、20和21与体半导体衬底23隔离。半导体层33在层25上形成，以帮助形成二极管14、15、20和21。半导体区29在形成层33的掺杂物和层25的掺杂物的界面附近形成，以便帮助形成二极管18和19。
图3到图5示出在形成器件10的优选方法中的一些步骤的各个顺序阶段。参考图3，在该优选实施方式中，体半导体衬底23具有P型导电类型，且通常具有大约1×1019 atoms/cm3且优选地在大约1×1019和1×1021 atoms/cm3之间的掺杂浓度。隔离层24优选地在衬底23的表面上形成为N型外延层。层25在层24的表面上形成为P型外延层。层25的表面上将形成半导体区29的部分75掺杂有可在层25的表面上形成N型掺杂区的掺杂物。
参考图4，在部分75被掺杂之后，层33在层25的表面上形成为N型外延层。在层33的形成期间，部分75中的掺杂物通常被激活以在层25和33之间的界面处形成掺杂的半导体区29。区29可延伸到层33和25中，或可在其它位置上形成，只要区29与(例如)层33形成P-N结即可。
随后，形成多个阻挡结构，例如隔离槽35、36、37和38(图2)，以便将层33中将要形成每个二极管14、15、20和21的部分彼此隔离开。这些阻挡结构具有的周界(例如在层33的表面处并垂直延伸到层33中的周界)围绕每个相应的二极管并防止电流从二极管14、15、20和21的任何一个横向流动通过层33，并将在这些二极管之间任何横向电流流动限制在层25内。为了形成隔离槽35、36、37和38，掩模76(例如二氧化硅或氮化硅层)在层33上形成并被图案化，以形成开口77，槽35、36、37和38将在该开口处形成。开口77用于形成延伸穿过层33并进入层25的开口。槽35和37的开口也延伸穿过区29而进入层25，使得槽35和37可减小横向通过二极管18和19之间的区29的导电性，并减小与二极管15或21中的任一个的导电性。此外，槽35和37将区29分成将形成区29和层25之间的分开的P-N结的分开的区域，从而使用区29来形成两个齐纳二极管18和19。在一些实施方式中，电介质衬里30(例如二氧化硅)可沿着槽35、36、37和38的开口的侧壁和底部形成。在其它实施方式中，沿着槽35、36、37和38的开口的底部除去(或不形成)电介质衬里。衬里30有助于将每个槽35、36、37和38形成为隔离槽。为了附图的清楚起见，衬里30被示为沿着开口的侧面的线。
图5示出在该方法中随后的步骤之后的器件10。在形成槽35、36、37和38的开口之后，通常除去掩模76(图4)。其后，槽35、36、37和38的开口被填充有导体，例如掺杂的多晶硅，以将开口形成为槽35、36、37和38。在一些实施方式中，可能需要在开口内形成导体材料之后对层33的表面进行平面化。形成槽35、36、37和38的方法对本领域的技术人员是公知的。因为槽35和37延伸穿过区29，所以它们也减小了对准容差，并使可靠地制造器件10更加容易。每个槽35、36、37和38优选地形成为多连通域，例如圆或闭合多边形，其周界具有围绕层33的一部分的开口，因此，每个槽35、36、37和38可被视为多连通域。在多边形的情况下，闭合多边形的角优选地被倒圆。槽35、36、37和38每个都围绕层33中将形成相应的二极管14、15、20和21的那个部分。每个槽35、36、37和38均可被视为最小化器件10的闭合部分和其它部分之间的电耦合的阻挡结构。
参考图2和图5，随后可形成导体槽或导体60以及阻挡结构，例如隔离槽57(图2)。该阻挡结构将器件10的二极管14、15和二极管18至21与导体60隔离开并与掺杂区63隔离开。这阻止横向电流通过层24、25和33中的任何一个从这些二极管中的任何一个流到导体60(或流到区63)。如将在下文中进一步看到的，槽57用作隔离槽，其还阻止电流Ip和In在横向流过层25时绕过电流预计将流经的二极管。导体60便于形成从层33的顶表面到衬底23的电连接。为了形成槽57和导体60，通常应用并图案化另一掩模79，以形成掩模79内的开口80，槽57和导体60将在该开口80中形成。掩模79通常类似于掩模76。开口80用于形成从层33的表面延伸穿过层33、层25、层24并进入衬底23的开口。电介质衬里58沿着槽57的开口的侧壁形成，而不沿着其底部形成，以防止槽57与层24、25和33电相互作用。在一些实施方式中，衬里58也可在开口的底部上形成。类似的电介质衬里61沿着导体60的开口的侧壁形成，而不沿着其底部形成，以防止导体60与层24、25和33电相互作用。不在开口的底部上形成衬里61，以便导体60可与衬底23电接触。导体60的数量被选择成提供与衬底23的电连接的期望电阻率。本领域的技术人员应认识到，通常通过在侧壁和底部上形成例如二氧化硅的电介质来形成衬里58和61，且可使用单独的步骤移除底部的这部分。
再次参考图2，可随后移除掩模79，且例如掺杂的多晶硅的导体在槽57和导体60的开口内形成，以将开口形成为槽57和导体60。如果掺杂的半导体材料用于在槽57和导体60内的导体，则掺杂的半导体材料优选地被掺杂为与衬底23相同的导电类型，以便形成与其电连接。然而，也可使用其它掺杂类型。层33的表面可能在开口内形成导体之后必须被再次平面化。槽57形成为多连通域(例如圆或闭合多边形)，且其周界围绕层33、25和24中将要形成二极管14、15、18、19、20和20的部分。在多边形的情况下，角优选地被倒圆。
随后，例如通过形成在表面上并延伸到层33中的掺杂区来形成二极管14、15、20和21。二极管14包括在层33的表面上形成的具有与层33相反的导电类型的掺杂区42。类似地，二极管20包括在层33的表面上形成的具有与层33相反的导电类型的掺杂区48。二极管14和20由层33与相应的区42和48之间的P-N结形成。区42和48形成为延伸到层33中并上覆于区29，使得区42和48，继而二极管14和20，电连接到区29的分开的部分，以形成与二极管18和19的电连接。区42和48通常被定位成使得每个区42和48的周界，例如在层33的表面处形成的周界，被相应的槽35和37完全围绕。优选地，每个槽35和37是在相应的区42和48周围形成的一个连续的槽。因为槽35和37延伸穿过层33，它们减少了在区42和48附近的层33的量，从而有助于减小二极管14和20的电容。槽35和37也减小了二极管14和20之间的相互作用。
二极管15和21每个都由在层33和层25的界面处的P-N结形成并处在相应的槽36和38所围绕的区内。掺杂区49在层33中形成，并被槽38围绕，具有与层33相同的导电类型，以便形成用于电接触层33中形成二极管21的部分的接触区。类似地，掺杂区41在层33中形成，并被槽36围绕，具有与层33相同的导电类型，以便形成用于电接触层33中形成二极管15的部分的接触区。区41和49在层33的表面上形成，并优选地延伸与区42和48大约相同的距离而进入层33中。然而，区41和49不上覆于区29。区41被定位成使得区41的周界，例如在层33的表面处的周界，被槽36完全围绕，且区49被定位成使得区49的周界，例如在层33的表面处的周界，被槽38完全围绕。每个槽37和38优选地形成为一个连续的槽。
另一掺杂区63在层33的表面上形成，以上覆于导体60且优选地邻接导体60，以便形成与导体槽60的电连接。区63形成有与衬底23相同的导电类型，以便区63形成通过槽60到衬底23的导电通路。优选地，导体槽60的开口的顶部从导体60上位于区63内的部分移除了电介质衬里，以有助于于形成其间的低电阻电连接。区42、48和63可同时一起形成。区41和49可同时一起形成。如从图2中可以看到的，二极管85由衬底23和层24以及其间的界面形成，而二极管87由衬底23和24以及其间的界面形成。
随后，电介质51可在层33的表面上形成。开口通常穿过电介质51形成，以暴露区41、42、48、49和63的部分。通常应用导体52来产生与两个区41和42的电接触。通常应用导体53来产生与区48、49和63的电接触。本领域技术人员应认识到，可省略区63，且导体52可直接接触导体60内的导体材料。通常导体52和53随后连接到相应的端子11和12。因为器件10的ESD电流流动不通过衬底23的底表面，所以通常不对其应用导体。因此，器件10具有两个端子，这两个端子通常连接到半导体封装的两个端子以形成单个ESD器件。在其它实施方式中，器件10的端子11和12可连接到例如在多芯片半导体封装中的其它器件，以形成不同的器件。
返回参考图1和图2，当器件10在端子11上接收到相对于端子12的正ESD电压时，二极管14、18和21被正向偏置，而二极管15、19和20被反向偏置。因此，电流Ip开始从端子11流到区42处的二极管14的阳极，经过在区42和层33之间的界面处的二极管14的P-N结，并到达被槽35围绕的层33的部分中的二极管14的阴极。电流Ip继续经过层33并到达区29处的二极管18的阴极，并经过在槽35所围绕的区29的部分和层25的邻接部分的界面处形成的二极管18的P-N结。因为层25的该邻接部分形成二极管18的阴极，所以电流Ip流入层25中。因为衬底23通过导体60被偏置，所以衬底23在层25和层24之间的界面处形成反向偏置的P-N结，这阻止电流Ip流入层24和衬底23中。此外，槽57将电流Ip约束为保持在层25中被槽57围绕的部分内。因此，电流Ip通过层25流到由层25的一部分形成的二极管21的阴极，层25的该部分与层33中槽38所围绕的部分邻接。电流Ip流经层25和槽38所围绕的层33的界面处的二极管21的P-N结，并继续流到由层33形成的二极管21的阳极。电流Ip继续通过层33到达区49和端子12。可以看到，层24形成阻止电流Ip流到衬底23的隔离层，而层25形成在二极管18和21之间传导电流的导体层。因此，层25将二极管18的阳极电连接到二极管21的阳极，且层33将二极管14的阴极连接到二极管18的阴极。
图6是器件10的实施方式的一部分的放大平面图。图6示出没有电介质51以及导体52和53的器件10，以便示出层33的表面。对于图6的实施方式，器件10包括两个二极管15和两个二极管21。该平面图示出多连通域配置槽35、36、37、38和57。例如，槽35、37和57形成为具有倒圆角的闭合多边形，而槽36和38形成为圆。导体60示出，导体60没有形成为闭合多边形，而是在器件10的结构的一端形成，以便形成与衬底23的接触。通常，导体60靠近二极管20和21形成，以便于形成与导体60以及二极管20和21全部电接触的导体53。
当器件10在端子11上接收到相对于端子12的负电压时，二极管20、19和15被正向偏置，而二极管14、18和21被反向偏置。因此，电流In开始从端子12流到区48处的二极管20的阳极，经过在区48和层33之间的界面处的二极管20的P-N结，并到达被槽37围绕的层33的部分中的二极管20的阴极。电流In继续经过层33并到达区29处的二极管19的阴极，并经过在槽37所围绕的区29的部分和层25的邻接部分的界面处形成的二极管19的P-N结。因为层25的该邻接部分形成二极管19的阴极，所以电流In流入层25中。衬底23通过导体60再次被偏置并在层25和层24之间的界面处形成反向偏置的P-N结，这阻止电流In流入层24和衬底23中。此外，槽57将电流In约束为保持在被槽57围绕的层25的部分内。因此，电流In通过层25流到由层25的部分形成的二极管15的阴极，层25的该部分与槽36所围绕的层33的部分邻接。电流In流经在层25和槽36所围绕的层33的部分的界面处的二极管15的P-N结，并继续流到由层33形成的二极管15的阳极。电流In继续通过层33到达区41和端子11。层24形成阻止电流In流到衬底23的隔离层，而层25形成在二极管20和15之间传导电流的导体层。因此，层25将二极管15的阳极电连接到二极管19的阳极，而层33将二极管20的阴极连接到二极管19的阴极。注意，对于正和负ESD放电事件，ESD电流流入层25和33的顶表面和从层25和33的顶表面流出。ESD电流不流经或甚至不流入衬底23。此外，可以看到，槽57将电流Ip和In限制为流经层25被槽57所围绕的部分。此外，槽57阻止形成从区63经过层33到层24的短路。这样的短路将使端子12与二极管21和19的阳极短接。
层24的薄层rho(sheet rho)或Gummel数由层24内的载流子浓度和层24的厚度控制。控制相对于层25的薄层rho的层24的薄层rho，以有助于阻止由层25、24和衬底23可能形成的寄生双极型晶体管的启动。优选地，层24的载流子浓度在大约1E15 atoms/cm3和1E17 atoms/cm3之间，厚度大约为2到20(2-20)微米。在一个示例性实施方式中，层25形成有大约2到10(2-10)微米的厚度和大约1E19 atoms/cm3的掺杂浓度，以便有助于二极管18和21之间的有效载流子传导。由于这些掺杂关系，导致在器件10的该实施方式中，二极管85和87通常不传导电流。
图7是示出器件10的V-I特性的曲线图。横坐标表示相对于端子12施加给端子11的电压，而纵坐标表示通过器件10的电流。曲线67示出V-I特性。因为层24被形成用于阻止启动在衬底23与层24和25之间的寄生双极型晶体管，器件10的V-I特性具有尖锐的膝点电压，且对于正和负ESD放电事件来说基本上是对称的，如曲线68所示。
此外，器件10的结构被形成为具有低电容。当器件10不导电时，该低电容允许在器件10所附接的数据传输线上的快速数据传输，而器件10的电容不干扰该数据传输。在正常操作中，例如通过给端子11施加大约1伏(1V)并给端子12施加地参考电压来将器件10偏置到正常工作电压，例如在大约1伏和二极管18或19的齐纳电压之间的电压。由于在下文中描述的器件10的特性，当端子11和12之间的电压在该正常工作电压范围内变化时，器件10的电容保持为低。然而，通常以施加在该器件两端的零伏指定ESD器件的电容。该零电压条件通常称为零偏置条件。如将在下文中进一步看到的，在该零偏置条件时，下文描述的器件10的低电容特征形成二极管14、15、20和21的非常低的电容值。因为在端子11和12之间有两条并联通路，所以每条通路的电容值是每条通路中的电容的相加的结果。第一通路包括串联的二极管14、18和21的电容。因为串联电容器的电容小于最小的电容器的电容，于是第一通路的电容小于二极管14、18或21中任一个的电容。器件10被形成为使得二极管14和21的零偏置电容非常小，如将在下文中进一步看到的。类似地，包括二极管20、19和15的第二通路的电容也非常小。两条通路的总的相加值形成器件10的小的零偏置电容。
图8是示出器件10的一个示例性实施方式的一部分的载流子浓度分布的曲线图。横坐标表示从层33的表面进入器件10的深度，而纵坐标表示载流子浓度的增加的值。曲线68示出器件10的载流子浓度，其由从端子11施加到端子12的正偏置(例如通过正ESD事件)产生。该描述参考图1、图2和图7。为了有助于形成具有尖锐的膝点电压的器件10，层25的优选实施方式被形成为具有P型导电类型，并通常具有大约1×1019 atoms/cm3且优选地在大约1×1019 atoms/cm3和1×1021 atoms/cm3之间的掺杂浓度。半导体区29形成为N型区，其对于大约2到10伏(2-10V)的钳位电压来说具有大约1X1019atoms/cm3且优选地在大约1×1019 atoms/cm3和1×1021 atoms/cm3之间的峰值掺杂浓度。为了有助于形成器件10的低零偏置电容，层24的优选实施方式(图2)被形成为具有n型导电类型，并通常具有大约1×1016 atoms/cm3且优选地在大约1×1015 atoms/cm3和1×1017atoms/cm3之间的掺杂浓度。此外，区29的厚度优选地在大约1和3(1-3)微米之间。由于区29和层25的高掺杂浓度，导致当器件10接收到从端子11到端子12之间的正电压时，耗尽区被限制到在层25的界面附近的区29和层25内的小区域。载流子和掺杂物的这种高浓度给齐纳二极管18和19提供了非常尖锐的过渡或膝点电压，并使得能够对二极管18和19的击穿电压或齐纳电压进行非常精确的控制。二极管18和19的击穿电压或齐纳电压可通过改变区29和/或层25的载流子浓度或载流子分布来调节。这允许精确地控制特定应用的击穿电压，例如5或12或24伏(5V、12V、24V)的击穿电压应用。
层33优选地被形成为具有较低的峰值掺杂浓度，其至少比区29的掺杂浓度小一个数量级，并通常在大约1E13和1E17 atoms/cm3之间。
区42和48的峰值掺杂浓度通常大于层33的峰值掺杂浓度，并优选地大约等于层25的峰值掺杂浓度。区42和48通常形成为从表面向层33内延伸不大于大约两(2)微米并优选地大约为0.1到2(0.1-2)微米的距离。在区42和层33之间以及还在区48和层33之间的差异大的掺杂浓度以及区42和48的浅深度有助于给相应的二极管14和20提供非常小的零偏置电容。二极管14和20的这个非常小的零偏置电容有助于形成如前所示的器件10的小的零偏置电容。每个二极管14、18、20和21在零偏置时的电容通常小于大约0.5皮法，且二极管14、18、20和21的等效串联电容形成器件10的大约为0.2皮法且优选地不大于大约0.01皮法的电容。
因为槽36和38延伸穿过层33，所以它们减小了在位于相应的区41和49下面的层25和33的部分之间形成的P-N结的面积，从而有助于减小相应的二极管15和21的电容。在优选实施方式中，区41和49的峰值掺杂浓度大于层33的峰值掺杂浓度并优选地大约等于层29的峰值掺杂浓度。
区42和48通常与区29分隔开一段距离，这有助于最小化二极管15和21的电容。该间隔通常为大约2到20(2-20)微米。层33在区42和29之间以及在区48和29之间的部分形成相应的二极管14和20的漂移区。层33的漂移区的厚度为至少大约2微米，以便减少寄生晶体管的形成并确保器件10不工作在穿通工作区中。如可看到的，器件10通常没有这样的掺杂区：其具有与层25相同的导电类型并位于二极管14和区29之间继而在区42和29之间。
器件10在零偏置时的电容通常小于大约0.5皮法，且器件10的等效串联电容为大约0.3皮法且优选地不大于大约0.1皮法。
当器件10在端子11上接收到相对于端子12的正电压时，二极管20和15被反向偏置，而二极管14和21被正向偏置。由于反向偏置所形成的耗尽区，导致层33中的载流子密度相对于零偏置条件进一步减少，这有助于进一步减小器件10的等效串联电容。这允许该电容甚至在偏置电压增加时也为低。事实上，与单个二极管不同，器件10具有基本上恒定的电容。由于器件10的对称性，该电容对于在端子11和12之间施加的正电压和负电压来说都是恒定的。这个平坦的电容分布对于低于器件10的齐纳电压的电压来说仍然持续。作为对比，单个二极管在反向偏置时具有低电容，在零伏时具有相对较高的电容，并且在正向偏置时具有按二次曲线方式增加的电容。
当静电放电出现时，通常在短时间内出现大电压和电流尖峰。通常，在几纳秒的时间段内，通常在小于2纳秒的时间段内，出现峰值电流和峰值电压，并峰值电流和峰值电压将持续仅仅大约1纳秒。电流通常在一般大约二十(20)纳秒的另一时段内降低到稳定水平，并在另一个20到40(20-40)纳秒内缓慢降低。电流的峰值可在1到30安培(1-30A)之间，且峰值电压可在2000和30000伏之间(2000-30000V)。器件10的元件的尺寸和响应时间优选地配置成在峰值电压的时段期间对电压做出响应，并传导峰值电流。在端子11和12之间的ESD事件期间，二极管14和21中的任一个串联连接，并且二极管15和20串联连接，有效电容是总的串联电容。因为串联的电容器产生一个小于最小电容的电容，所以低电容确保了器件10的电容低到足以使器件10在峰值ESD电压和电流期间对ESD事件做出响应并传导ESD电流。
图9是示出器件10的可选实施方式的电流-电压(I-V)特性的曲线图。横坐标表示相对于端子11给端子12施加的电压，而纵坐标表示通过器件10的可选实施方式的电流。曲线88示出I-V特性。在器件10的该可选实施方式中，层24的薄层rho增大，以便有助于启动可在衬底23与层25和24之间形成的寄生双极型晶体管。允许寄生双极型晶体管启动，形成了从层25到衬底23的电流流动路径，并允许电流从端子12流到二极管15和21的阳极。启动寄生双极型晶体管，改变了V-I特性，且使该可选实施方式的器件10具有快回现象(snap-back)并且具有与闸流管类似的功能。注意，在层24的此掺杂浓度下，当端子11和12之间的电压差增大时，寄生双极型晶体管变为启动并将层25与衬底23短路，从而允许电流从层25流到衬底23并通过导体60到达端子12，导致快回特性。
在某些应用中，能够承受大浪涌电流可能是有利的。由于快回特性，器件85将提供通过双极型晶体管的大浪涌电流和ESD保护。注意，该寄生双极型晶体管在端子12的通过导电槽60短接到衬底23的一侧形成。因此，器件10的该可选实施方式是不对称的，这是因为快回现象只出现在电流-电压特性曲线的正侧，其中端子12被指定为阳极。在这种配置中，阴极侧仍在阻挡。
图10示意性地示出静电放电(ESD)保护器件或ESD器件90的一部分的实施方式，其为图1到图9描述的器件10的另一可选实施方式。器件90类似于器件10，不同之处在于，层29或层33的薄层rho较大，以便增加由层29和33形成的基极区中的增益并有助于启动可在区42、层33(连带区29)和层25之间形成的另一寄生双极晶体管。启动该寄生双极型晶体管改变了V-I特性，并使器件90在齐纳二极管18和二极管14之间具有快回现象，从而使器件10具有与闸流管类似的功能。另外，二极管91类似于二极管85，不同之处在于，二极管91连接至端子11而不是端子12。
图11是示出器件90的电流-电压I-V特性的曲线图。横坐标表示相对于端子11给端子12施加的电压，而纵坐标表示通过器件85的电流。曲线94示出I-V特性。注意，在层33的此掺杂浓度下，当端子11和12之间的电压差增大时，寄生双极型晶体管变为启动并将层33短接到层24，因而短接到衬底23，从而允许电流从端子12通过导体60流到衬底23，接着通过层25和24到达层33和端子11。如可从曲线94看出的，器件90是对称的器件并在I-V特性的两侧都具有快回现象。
本领域技术人员应认识到，层24和33以及层24和29都可被掺杂为将两个寄生双极型晶体管都启动。这形成了与双向闸流管类似的对两个电流方向都具有快回特性的对称双向器件。
图12示意性地示出静电放电(ESD)保护器件或ESD器件100的一部分的实施方式，其为在图9-11的说明中描述的器件10和90中的任一个的可选实施方式。器件100类似于器件10和90，不同之处在于，器件100具有单个二极管103，而不是相应的器件10和90的背对背二极管85、87和91。将器件100配置成具有与二极管15并联耦接并与二极管21并联耦接的二极管103，这改善了器件100的V-I特性曲线的对称性。
图13示出ESD器件100的实施方式的一部分的横截面视图。器件100类似于器件10和90，不同之处在于，器件100具有衬底105，衬底105具有与层24相同的掺杂类型。因此，在优选实施方式中，衬底105和层24都是N型。因为衬底105和层24为相同的掺杂类型，所以在衬底105和层24之间没有P-N结，因此二极管103是由层24和层25之间的P-N结形成的单个二极管。衬底105的掺杂浓度基本上与衬底23的掺杂浓度相同。形成具有单个二极管103的器件100改善了器件100的对称性。
图14示意性地示出作为器件10、90或100中的任一个的可选实施方式的静电放电(ESD)保护器件或器件110的一部分的实施方式。器件110类似于器件10、90或100中的任一个，不同之处在于，器件110具有单个齐纳二极管112，而不是两个齐纳二极管18和19。二极管112的阴极耦接至二极管14和20的阴极，其阳极耦接至二极管15和21的阳极。类似于器件10、90和100，器件110通常具有低电容、快响应时间、和对称的响应特性。
图15示出器件110的实施方式的示例的横截面部分。器件110可以被形成为类似于器件10、90或100中的任一个，不同之处在于，一些阻挡结构(例如槽35和37)被形成为延伸到半导体区29中，而不是延伸穿过半导体区29。形成没有延伸穿过区29的阻挡结构允许区29形成一个阳极通过导体层25共同连接至二极管15和21的阳极的齐纳二极管112，，并且还减少了二极管15和21与二极管14和20之间的串扰。本领域的技术人员将认识到在一些实施方式中，可省略最外层的阻挡结构(例如槽57)，还可以省略导体60和区63。本领域的技术人员还将认识到，也可以将器件110的阻挡结构的较短深度用于器件10、90和100中的任一个。在一些实施方式中，槽36和38可以被形成为具有与阻止槽35和37延伸穿过区29的深度近似的深度。这种实施方式可以提供更加简单的工艺，降低了制造成本。本领域的技术人员将认识到图14和15的描述中说明的器件和方法可应用于器件10和103。
图16示出不对称ESD器件120的实施方式的示例的横截面部分，该不对称ESD器件120是在图14和15的描述中所描述的器件110的可选实施方式。
图17示意性地示出器件120的电路表示的一部分的实施方式。该描述参照图16和图17。器件120省略了二极管20，并包括用于形成两个附加齐纳二极管126和127的掺杂区122和124。二极管126和127被形成为背对背结构，二极管127的阴极连接至二极管19的阴极。二极管127的阳极另外连接至二极管126的阳极，二极管126的阴极连接至端子12。区124可以在形成区48之前形成为N型掺杂区，其掺杂浓度类似于区29的掺杂浓度。掺杂区122通常在区124内形成为P型区，其掺杂浓度也类似于区29的掺杂浓度。此后，可在区122内形成区48。本领域的技术人员将认识到，二极管126和127还可以通过背对背阴极而不是通过背对背阳极来连接。区122、124和层33的差异大的掺杂浓度有助于形成二极管126和127的齐纳特性。
图18是示出器件120的V-I特性的曲线。曲线129示出V-I特性曲线。在二极管19和20之间形成串联的二极管126和127使得器件120对正ESD事件比对负ESD事件具有更高的击穿电压。该特性在图18中示出。二极管126和127给器件120提供了不对称击穿，在端子12具有比端子11高的电压时，该不对称击穿对正ESD事件提供更高的击穿电压。本领域的技术人员应该认识到，区122和124可以可选地形成在区41周围，而不是区49周围，使得二极管126和127可以串联连接在二极管14和18之间，而不是连接在二极管19和20之间。该可选配置会使得负ESD事件比正ESD事件具有更大的击穿电压。另外，区122和124连带二极管126和127可以用在器件10、90、100或110中的任一个上。
图19示意性地示出不对称静电放电(ESD)保护器件或ESD器件135的电路表示的一部分的实施方式。
图20示出器件135的实施方式的示例的横截面部分。该描述参考图19和20。器件135类似于器件10、90和100，不同之处在于，省略了二极管85、91和103。也省略了隔离层24和导体层25。另外，齐纳二极管18和19由齐纳二极管144和142代替。与二极管18和19不同，二极管142和144被形成为彼此之间具有不同的击穿电压。因此，器件135是不对称ESD器件，其具有低电容和快响应时间，如以上所述。器件135包括衬底23，衬底23具有形成在衬底23的表面上的缓冲层137。缓冲层137通常具有N型导电类型、低峰值掺杂浓度和低载流子浓度。优选地，层137的载流子浓度在1E13 atoms/cm2和1E17 atoms/cm2之间，厚度大约1到20(1-20)微米。层137的峰值掺杂浓度通常为大约1×1016 atoms/cm3，优选地在1×1015 atoms/cm3和之间1×1017 atoms/cm3之间。半导体区138形成在层137的一部分上，半导体区140形成在层137的另一部分上。区138和140被形成为延伸穿过层137并且与衬底23电接触和物理接触，使得衬底23与区138和140可形成相应的齐纳二极管142和144。区138和140被形成为具有不同的掺杂和载流子浓度，使得二极管142和144具有不同的击穿电压。该不同的击穿电压使得器件135对正ESD事件和负ESD事件具有不同的击穿电压，因此，器件135是不对称ESD器件。本领域的技术人员将认识到，区138和140连带二极管142和144可用于ESD器件10、90和100。
在一些实施方式中，附加阻挡结构(例如槽57)可形成为围绕二极管14、15、20、21、142和144的元件，如虚线所示。在一些实施方式中，器件135也可包括区63和导体60(未示出)。
图21到图22示出在形成ESD器件135的示例性方法中的一些步骤的各个阶段。缓冲层137例如通过外延沉积形成在衬底23的表面上。层137的厚度选择为大约1到20(1-20)微米。层137的一部分如通过离子注入被掺杂，以在层137的要形成区138的表面上形成掺杂区145。掩模(未示出)通常用来屏蔽器件135的剩余部分，使得只有区145被掺杂。区145部分由虚线示出。在形成区145之后，层137的另一部分可被掺杂，以形成掺杂区146，掺杂区146至少沿着区146的一侧与区145并置。另一掩模(未示出)通常用来屏蔽器件135的剩余部分，使得只有区146被掺杂。区146形成在层137上期望形成区140的部分中。在一些实施方式中，区145和146具有不同的载流子浓度。在一些实施方式中，具有较低载流子浓度的区可重叠成具有较高载流子浓度的区。这会提供更加简单且成本更低的工艺，且仍能实现不对称ESD器件。
在一个实施方式中，层137通过基本上未掺杂硅的外延沉积形成在衬底23上。在后续操作中，来自衬底23的掺杂物向上扩散进入层137，以有助于获得层137的期望厚度。另外，来自层33的掺杂物向下扩散进入层137，以有助于形成层137的期望载流子浓度，层137包括介于衬底23和层33之间的那部分层137。该方法的该实施方式有助于形成层137的期望厚度和载流子浓度，同时降低了制造成本。如本领域的技术人员将理解的，来自衬底23的掺杂物的向上扩散基本上不会影响区138和140的掺杂和载流子浓度。
参考图22，随后可对区145和146进行退火，以形成所得的区138和140。可选地，可借助于随后在层137上形成的层33的形成期间所形成的热来对区145和146进行退火。在另一实施方式中，可在形成区145之后对器件135进行退火，且在形成区146之后对器件135进行再次退火。对区145进行两次退火可以使更多的载流子移动进入衬底23中，这降低了区138的载流子浓度且减小了所得的二极管142的击穿电压。用于形成区146的剂量和能量通常小于用于形成区145的剂量和能量，使得区138的所得的峰值掺杂和载流子浓度比区140大。因此，在一些实施方式中，区138可比区140更深地延伸进入衬底23。区138的峰值掺杂浓度通常在1E18 atoms/cm3至1E21atoms/cm3之间。区140的峰值掺杂浓度通常小于区138的峰值掺杂浓度，使得二极管142和144具有不同的击穿电压。形成区145和146，使得所得的区138和140分别都与衬底23物理接触和电接触，并且形成相应的齐纳二极管144和142。
在一个示例实施方式中，区140的峰值掺杂浓度大约为区138的峰值掺杂浓度的二分之一。对于该示例性实施方式，区138的峰值掺杂浓度大约为2E18 atoms/cm3，而区140的峰值掺杂浓度大约为1E18 atoms/cm3。二极管142和144的所得的击穿电压大约为14伏(14V)和11伏(11V)。在另一实施方式中，区140的峰值掺杂浓度大约为区138的峰值掺杂浓度的五分之一到十分之一(0.2到0.1)。通过控制载流子浓度和相对于衬底位置的峰值掺杂浓度位置，可以从大范围的击穿电压值中选择每个齐纳二极管的击穿电压。
图23到图24示出在形成ESD器件135的另一方法的示例中的一些步骤的各个阶段。例如通过离子注入，可对层137的一部分进行掺杂，以在层137的表面上形成掺杂区148。区148形成在层137上期望形成区138的部分中。随后，可对器件135进行退火，以驱使区148的掺杂物更深地进入层137中，如区148的虚线位置所示。
参考图24，在形成区148之后，可对层137的另一部分进行掺杂，以形成掺杂区149，如虚线所示，掺杂区149与区148并置。区149形成在层137上期望形成区140的部分中。在优选实施方式中，不使用单独的退火步骤对区149的掺杂物进行退火或者激活区149的掺杂物。此后，层33形成在层33上。如通过外延沉积来形成层33的步骤对器件135进行加热，且该步骤被用来驱动或激活区149的掺杂物，以形成区。来自形成层33的步骤的热量也进一步驱动区148的掺杂物，以形成区138。区148和149被形成为与衬底23物理接触和电接触，使得所得的区138和140分别形成相应的齐纳二极管144和142。
根据上述全部内容，本领域的技术人员将认识到，在一个实施方式中，ESD器件可以包括具有第一导电类型且具有第一掺杂浓度的半导体衬底(如衬底23)，该半导体衬底具有第一表面和第二表面；具有第二导电类型且处于半导体衬底的第一表面上的第一半导体层，如层24，第一半导体层具有与半导体衬底的第一表面相对的第一表面且具有第二掺杂浓度；具有第二导电类型且上覆于第一半导体层的第一表面的第二半导体层，如层33，第二半导体层具有与第一半导层的第一表面相对的第二表面并且具有第三掺杂浓度；具有第二导电类型且至少具有位于第二半导体层内的一部分的第一半导体区，如区29，第一半导体区形成如二极管112的齐纳二极管的一部分；第一阻挡结构，如槽35和37，其形成为第一多连通域，第一连通域具有第一周界并且从第二半导体层的第一表面延伸到第一半导体区中，但是不穿过第一半导体区，第一周界围绕第二半导体层的至少第一部分；以及第一二极管，如二极管14或20之一，其处于第二半导体层的第一部分内。
本领域的技术人员还将认识到，在另一实施方式中，一种形成ESD器件的方法可包括：提供半导体衬底，如衬底23，其具有第一导电类型且具有第一和第二表面；形成缓冲层，如缓冲层137，其具有第二导电类型，位于半导体衬底的第一表面上，且具有与半导体衬底的第一表面相对的第一表面；形成半导体层，如层33，其具有第二导电类型，覆于缓冲层的第一表面，该半导体层(如层33)具有与缓冲层的第一表面相对的第一表面；形成第一半导体区，如区140，其具有第二导电类型和第一掺杂浓度，位于半导体层和半导体衬底之间，第一半导体区形成如二极管144的第一齐纳二极管的一部分；形成第二半导体区，如区138，其具有第二导电类型且具有比第一掺杂浓度高的第二掺杂浓度，其中第二半导体区与第一半导体区并置并且位于半导体层和半导体衬底之间，第二半导体区形成第二齐纳二极管的一部分；形成第一阻挡结构，如槽35，其从半导体层的第一表面延伸到第一半导体区中，其中第一阻挡结构的周界形成第一多连通域，第一多连通域围绕第一半导体区的至少第一部分、第一齐纳二极管和半导体层的第一部分；形成第二阻挡结构，如槽37，其从半导体层的第一表面延伸到第二半导体区中，其中第二阻挡结构的周界形成第二多连通域，第二多连通域围绕第二半导体区的至少第一部分、第二齐纳二极管和半导体层的第二部分；形成第一二极管，如二极管14，其处于半导体层的第一部分中并且上覆于第一半导体区；以及形成第二二极管，如二极管20，其处于半导体层的第二部分中且上覆于第二半导体区。
ESD器件的另一实施方式可包括：半导体衬底，如衬底23，其具有第一导电类型和第一掺杂物浓度，其具有第一和第二表面；第一缓冲层，如层137，其具有第二导电类型，位于半导体衬底的第一表面上，具有与半导体衬底的第一表面相对的第一表面；半导体层，如层33，其具有第二导电类型，上覆于第一缓冲层的第一表面，半导体层具有与第一缓冲层的第一表面相对的第一表面；第一阻挡结构，如槽35，其从半导体层的第一表面延伸，第一阻挡结构的周界形成围绕半导体层的至少第一部分的第一多连通域；第一半导体区，如区140，其具有第二导电类型和第一掺杂浓度，第一半导体区位于半导体层和半导体衬底之间，其中第一半导体区的至少一部分被第一阻挡结构围绕，第一半导体区的该部分形成如二极管142的第一齐纳二极管的一部分；第二阻挡结构，如槽37，其从半导体层的第一表面延伸，第二阻挡结构的周界形成围绕半导体层的至少第二部分的第二多连通域；第二半导体区，如区138，其具有第二导电类型和比第一掺杂浓度高的第二掺杂浓度，第二半导体区位于半导体层和半导体衬底之间，其中第二半导体区的至少一部分被第二阻挡结构包围，第二半导体区的这部分形成如二极管142的第二齐纳二极管的一部分；第一二极管，如二极管14，其处于半导体层的第一部分中且上覆于第一半导体区的一部分；以及第二二极管，如二极管20，其处于半导体层的第二部分中且上覆于第二半导体区的一部分。
鉴于上述全部内容，显而易见的是公开了一种新的器件和方法。除了其它特征之外，包括形成一种ESD器件，其具有在ESD器件的二极管和其上形成了该器件的衬底之间形成的隔离层。该隔离层将衬底和二极管隔离开，并便于将该ESD器件形成为两端子器件。在二极管下面形成导体层便于形成横向电流路径，以将二极管的阳极互连在一起。此外，形成围绕每个二极管的阻挡结构迫使横向电流流动出现在导体层内，并阻止可能使二极管短接在一起的横向电流流动。形成垂直导体以便于形成与衬底的电连接，这有助于将器件配置成从两个端子操作。形成另一阻挡结构以将二极管与垂直导体隔离开，有助于防止从二极管到ESD器件的端子的短路。此外，ESD器件通常具有高度掺杂的P型衬底、其中形成有二极管的轻度掺杂的N型层、以及定位成与轻度掺杂的N型层的一部分相邻以便形成齐纳二极管的高度掺杂的N型层。还包括上覆于高度掺杂的N型层以便形成P-N结二极管的高度掺杂的P型层。掺杂浓度和厚度导致可在少于1纳秒的时间内对ESD事件做出响应的ESD器件。在另一实施方式中，ESD器件被形成为不对称ESD器件，对于负ESD事件和正ESD事件具有不同的击穿电压。
虽然用特定的优选实施方式描述了本发明的主题，但显而易见的是对半导体领域的技术人员来说许多替换和变化将是明显的。例如，所有的掺杂类型可被颠倒。隔离层24可为提供层25和衬底33之间的隔离的任何类型的层，包括半导体电介质，例如二氧化硅。虽然半导体区29被描述为通过掺杂外延层的一部分形成，但是区29可由各种公知技术形成。此外，针对隔离层24所描述的掺杂可由充分抑制或减小层24内的载流子寿命以禁止启动双极型晶体管的其它技术代替。本领域的技术人员将认识到，缓冲层可由外延沉积之外的方式形成。另外，区138和140连带所得的二极管142和144可以使用各种技术形成，只要二极管142和144的击穿电压不同即可。
正如权利要求所反映的，本发明创造性方面可在于单个前述公开实施方式的所有特征的一部分。因此，下文表示的权利要求由此明确地并入该附图详述中，其中每个权利要求本身作为本发明的一个单独实施方式。而且，虽然在此所述的一些实施方式包括包含于其他实施方式中的一些特征，但不是其他特征，但是不同实施方式的特征组合应当在本发明的范围内并且形成不同的实施方式，如本领域的技术人员所理解的。虽然在此所述的器件形成在硅衬底上，但是本领域的技术人员应认识到可使用其他半导体材料，包括砷化镓、碳化硅、氮化镓和其它半导体材料。此外，为描述清楚而始终使用“连接”这个词，但是，其目的为与词“耦接”具有相同的含义。因此，“连接”应被解释为包括直接连接或间接连接。

Claims (9)

1.一种ESD器件，包括：
半导体衬底，其具有第一导电类型和第一掺杂浓度，该半导体衬底具有第一表面和第二表面；
第一半导体层，其具有第二导电类型，位于所述半导体衬底的所述第一表面上，所述第一半导体层具有与所述半导体衬底的所述第一表面相反的第一表面，并且具有第二掺杂浓度；
第二半导体层，其具有第二导电类型，上覆于所述第一半导体层的所述第一表面上，所述第二半导体层具有与所述第一半导体层的所述第一表面相反的第一表面，并且具有第三掺杂浓度；
第一半导体区，其具有第二导电类型，至少具有位于所述第二半导体层内的一部分，所述第一半导体区具有第一掺杂浓度，所述第一半导体区形成第一齐纳二极管的一部分；
第二半导体区，其具有第二导电类型，至少具有位于所述第二半导体层内的一部分，所述第二半导体区具有大于所述第一掺杂浓度的第二掺杂浓度，所述第二半导体区形成第二齐纳二极管的一部分；
第一阻挡结构，其形成为第一多连通域，所述第一多连通域具有第一周界并且从所述第二半导体层的第一表面延伸到所述第一半导体区中，但不穿过所述第一半导体区，所述第一周界至少围绕所述第二半导体层的第一部分；以及
第一二极管，其位于所述第二半导体层的所述第一部分内。
2.如权利要求1所述的ESD器件，还包括第二阻挡结构，其形成为具有第二周界的第二多连通域，所述第二阻挡结构从所述第二半导体层的所述第一表面延伸到所述第一半导体区中，但不穿过所述第一半导体区，所述第二周界围绕所述第二半导体层的第二部分；以及第二二极管，其形成在所述第二半导体层的所述第二部分中且上覆于所述第一半导体区。
3.如权利要求1所述的ESD器件，还包括第三半导体层，其具有第一导电类型，位于所述第一半导体层的所述第一表面上，具有与所述第一半导体层的第一表面相反的第一表面且具有第四掺杂浓度，其中所述第二半导体层位于所述第三半导体层的所述第一表面上，并且其中所述第一半导体区形成具有所述第三半导体层的掺杂物的所述第一齐纳二极管。
4.如权利要求1所述的ESD器件，其中所述第一半导体层被形成为具有比第二半导体层的Gummel数大的Gummel数。
5.一种形成ESD器件的方法，包括以下步骤：
提供第一导电类型的半导体衬底，所述半导体衬底具有第一表面和第二表面；
在所述半导体衬底的所述第一表面上形成第二导电类型的缓冲层，所述缓冲层具有与所述半导体衬底的所述第一表面相反的第一表面；
形成第二导电类型的半导体层，所述半导体层上覆于所述缓冲层的所述第一表面，所述半导体层具有与所述缓冲层的所述第一表面相反的第一表面；
形成具有第二导电类型和第一掺杂浓度的第一半导体区，所述第一半导体区位于所述半导体层和所述半导体衬底之间，所述第一半导体区形成第一齐纳二极管的一部分；
形成具有第二导电类型和第二掺杂浓度的第二半导体区，所述第二掺杂浓度高于所述第一掺杂浓度，其中所述第二半导体区与所述第一半导体区并置并且位于所述半导体层和所述半导体衬底之间，所述第二半导体区形成第二齐纳二极管的一部分；
形成第一阻挡结构，所述第一阻挡结构从所述半导体层的第一表面延伸到所述第一半导体区中，其中所述第一阻挡结构的周界形成第一多连通域，所述第一多连通域至少围绕所述第一半导体区的第一部分、所述第一齐纳二极管和所述半导体层的第一部分；
形成第二阻挡结构，所述第二阻挡结构从所述半导体层的所述第一表面延伸到所述第二半导体区，其中所述第二阻挡结构的周界形成第二多连通域，所述第二多连通域至少围绕所述第二半导体区的第一部分、所述第二齐纳二极管和所述半导体层的第二部分；
形成第一二极管，所述第一二极管位于所述半导体层的所述第一部分中且上覆于所述第一半导体区；以及
形成第二二极管，所述第二二极管位于所述半导体层的所述第二部分中且上覆于所述第二半导体区。
6.如权利要求5所述的方法，其中形成所述缓冲层的步骤包括形成载流子浓度小于所述半导体层的载流子浓度且小于所述第一半导体区的载流子浓度的所述缓冲层。
7.如权利要求5所述的方法，还包括形成第三阻挡结构，所述第三阻挡结构从所述半导体层的第一表面延伸到所述半导体衬底中，其中所述第三阻挡结构的周界形成围绕所述第一阻挡结构和所述第二阻挡结构的第三多连通域。
8.如权利要求5所述的方法，其中形成所述半导体层的步骤包括形成掺杂浓度小于所述第一掺杂浓度的所述半导体层。
9.一种ESD器件，包括：
半导体衬底，其具有第一导电类型和第一掺杂浓度，并且具有第一表面和第二表面；
第一缓冲层，其具有第二导电类型，位于所述半导体衬底的所述第一表面上，并且具有与所述半导体衬底的所述第一表面相反的第一表面；
半导体层，其具有第二导电类型，上覆于所述第一缓冲层的所述第一表面，所述半导体层具有与所述第一缓冲层的所述第一表面相反的第一表面；
第一阻挡结构，其从所述半导体层的所述第一表面延伸，所述第一阻挡结构的周界形成第一多连通域，所述第一多连通域至少围绕所述半导体层的第一部分；
第一半导体区，其具有第二导电类型和第一掺杂浓度，所述第一半导体区位于所述半导体层和所述半导体衬底之间，其中至少所述第一半导体区的一部分被所述第一阻挡结构围绕，所述第一半导体区的所述部分形成第一齐纳二极管的一部分；
第二阻挡结构，其从所述半导体层的所述第一表面延伸，所述第二阻挡结构的周界形成第二多连通域，所述第二多连通域至少围绕所述半导体层的第二部分；
第二半导体区，其具有第二导电类型和第二掺杂浓度，所述第二掺杂浓度大于所述第一掺杂浓度，所述第二半导体区位于所述半导体层和所述半导体衬底之间，其中至少所述第二半导体区的一部分被所述第二阻挡结构围绕，所述第二半导体区的所述部分形成第二齐纳二极管的一部分；
第一二极管，其位于所述半导体层的所述第一部分中且上覆于所述第一半导体区的所述部分；以及
第二二极管，其位于所述半导体层的所述第二部分中且上覆于所述第二半导体区的所述部分。
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