CN112151532B - 用于静电防护的半导体器件 - Google Patents
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Abstract
本发明涉及电子器件技术领域，提供了一种用于静电防护的半导体器件，利用第一P型阱区和第一N型阱区之间、第一N型阱区和第二P型阱区之间的间隔不同，形成两个击穿电压不同的LDMOS，通过第一N型阱区的电极电连接在阳极，第一P型阱区和第二栅极结构的电极共同通过电阻电连接在阴极，且前述第二P型阱区和第一栅极结构的电极共同电连接在阴极，使该半导体器件具有静电电流从阳极到阴极的两条泄放路径，利用具有较低击穿电压的LDMOS被击穿后的电流钳位控制具有较高击穿电压的LDMOS的栅压，从而开启该半导体器件，以通过沟道快速泄放ESD电流，由此可提高半导体器件的ESD防护能力，避免了器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。
Description
技术领域
本发明涉及电子器件技术领域，具体涉及一种用于静电防护的半导体器件。
背景技术
静电放电(Electro Static Discharge，ESD)是日常生活中的常见现象，虽不易被人体感知，却会对集成电路产品造成严重威胁。对于高压互补型金属氧化物半导体晶体管(Complementary Metal Oxide Semiconductor，CMOS)或高压BCD工艺(能够在同一芯片上制作双极管(bipolar)，CMOS和双扩散晶体管(DMOS)器件)，其广泛的用于制造电源管理、高压驱动以及汽车电子等领域的集成电路产品中。而这类集成电路产品往往工作在大电流、大电压、强电磁干扰环境下，ESD防护器件会出现低鲁棒性、误触发等问题。故这些高压集成电路产品中接口处的的高压ESD保护，是整个电路系统ESD防护设计中的技术难点。
当前大部分高压ESD保护器件难以满足高压IC对ESD保护方案的诸多要求：如既要有高于工作电压的维持电压，又要有尽量低于栅氧击穿电压的触发电压，同时还要能通过IEC6001-4-2的ESD保护标准。简而言之，现有的高压ESD保护方案缺乏能够满足窄小ESD窗口、抗闩锁和强鲁棒性的ESD保护器件。而且，由于许多高压IC产品常工作在比较“恶劣”的环境下(如高电压、大电流、强电磁干扰、频繁插拔及高低温工作环境等)，使它们的ESD保护设计需要考虑更多因素，集中体现在片上高压ESD保护器件需要具有良好的抗电磁干扰能力，以及ESD保护单元需要具有良好的防误触发能力、抗闩锁能力和强鲁棒性等综合性能。
现有的技术中，如图1所示，为传统的N型横向双扩散晶体管(NLDMOS)器件100，其包括在P型衬底101上形成的N型漂移区102，该NLDMOS器件100的阴极分别电连接在第一P型区105、第一N型区106和多晶硅层130上，而第一P型区105和第一N型区106均位于衬底101上的P型阱区103内，阳极电连接在第二N型区107上，该第二N型区107位于衬底101上的N型阱区104内，在衬底101表面上依次堆叠的栅氧化层120和多晶硅层130形成栅极结构，而位于衬底101表面的两个场氧区110间隔设置，以分别对第一P型区105和第一N型区106之间、栅极结构和第二N型区107之间形成隔离。
参考图2，传统的NLDMOS器件100的等效电路包括连接在阳极和阴极之间的第一晶体管N1、并联在第一晶体管N1两端的寄生三极管Q11，以及连接在寄生三极管Q11基极与发射极之间的电阻R11，该第一晶体管N1的栅极与自身的源极相连。当ESD脉冲来临时，NLDMOS器件100的寄生NPN晶体管Q11存在开启的非均匀性问题，易造成局部(栅氧化层106与场氧层相接触下方区域)电流聚积，当电子电流密度超过漂移区102的杂质浓度后，电场峰值转移到近漏端，使该NLDMOS器件100内部会发生基区扩展效应(kirk)，造成局部过热而导致的失效。
为防止kirk效应的产生，针对高压电路管脚的ESD防护，现有技术采用的进一步的技术方案如图3所示，该NLDMOS器件200基本采用如图1所示的结构，所不同的是，在漏端区域通过插入第二P型区208，和/或在该第二P型区208和第二N型区207之间形成一场氧区210，由此形成可控硅整流器(SCR)结构。以LDMOS-SCR作为高压电路管脚的ESD防护器件，具有出色的鲁棒性和单位面积效率，可以通过较高的人体模型测试(HBM)。
参考图4，在其等效电路包括串联连接在阳极和阴极之间的电阻R21和晶体管Q22，以及串联连接在阳极和阴极之间的晶体管Q21和电阻R22，该晶体管Q21的控制端连接在电阻R21和晶体管Q22的连接节点上，且晶体管Q22的控制端连接在晶体管Q21和电阻R22的连接节点上。在该技术方案中，由于SCR(PNPN)结构开启路径较长，需要其中一个寄生三极管开启来带动另一个寄生三极管开启，最终这两个三极管形成开路正反馈机制，使该SCR结构完全开启。但在超快静电脉冲下，SCR结构不能及时开启，大电压就会直接导致器件内部发生kirk效应而造成失效。
发明内容
为了解决上述技术问题，本发明提供了一种用于静电防护的半导体器件，可以有效提高半导体器件的ESD防护能力，增强器件性能的稳定性，避免了器件内部发生kirk效应而造成的失效。
本发明提供的一种用于静电防护的半导体器件，包括：
在衬底上间隔设置的第一P型阱区、第一N型阱区和第二P型阱区，且该第一P型阱区和第一N型阱区之间、第一N型阱区和第二P型阱区之间的间隔不同；
设置在衬底上的第一栅极结构，位于该第一P型阱区和第一N型阱区之间；
设置在衬底上的第二栅极结构，位于该第二N型区与第三N型区之间，
其中，前述第一N型阱区的电极电连接在阳极，前述第一P型阱区和第二栅极结构的电极共同通过电阻电连接在阴极，使该半导体器件具有静电电流从阳极到阴极的第一泄放路径，
且前述第二P型阱区和第一栅极结构的电极共同电连接在阴极，使该半导体器件具有静电电流从阳极到阴极的第二泄放路径。
优选地，前述第一P型阱区上设置有第一P型区和第一N型区，前述第一P型阱区的电极由该第一P型区和第一N型区的电极端子引出并电连接在一起。
优选地，前述第二P型阱区上设置有第三N型区和第二P型区，前述第二P型阱区的电极由该第二N型区和第二P型区的电极端子引出并电连接在一起。
优选地，前述第一N型阱区上设置有第三N型区，前述第一N型阱区的电极由该第三N型区的电极端子引出并电连接在阳极。
优选地，该半导体器件还包括：
在衬底上间隔设置的多个场氧区，该多个场氧区包括：
分布在前述第一P型区和第一N型区之间的第一场氧区；
分布在前述第一N型区和第二N型区之间的第二场氧区；
分布在前述第二N型区和第三N型区之间的第三场氧区；
分布在前述第三N型区和第二P型区之间的第四场氧区。
优选地，前述第一N型阱区上设置有第三N型区和第三P型区，该第一N型阱区的电极由该第三N型区和第三P型区的电极端子引出并电连接在一起。
优选地，该半导体器件还包括：
在衬底上间隔设置的多个场氧区，该多个场氧区包括：
分布在前述第一P型区和第一N型区之间的第一场氧区；
分布在前述第一N型区和第三N型区之间的第二场氧区；
分布在前述第三N型区和第三P型区之间的第三场氧区；
分布在前述第三P型区和第二N型区之间的第四场氧区；
分布在前述第二N型区和第二P型区之间的第五场氧区。
优选地，前述第一栅极结构包括在衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于该第一栅极结构中的栅氧化层横向延伸覆盖在第二场氧区表面与之相接触的区域。
优选地，前述第二栅极结构包括在衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于该第二栅极结构中的栅氧化层横向延伸覆盖在第三场氧区表面与之相接触的区域。
优选地，前述第二栅极结构包括在所述衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于所述第二栅极结构中的栅氧化层横向延伸覆盖在所述第四场氧区表面与之相接触的区域。
优选地，该半导体器件还包括：
漂移区，位于衬底中，围绕前述第一P型阱区、第一N型阱区和前述第二P型阱区设置，并且包括有位于前述第一P型阱区和第一N型阱区之间间隔的第一漂移区和位于前述第一N型阱区和第二P型阱区之间间隔的第二漂移区，
该第一漂移区的宽度小于该第二漂移区的宽度。
优选地，该半导体器件为横向双扩散晶体管。
优选地，该半导体器件为可控硅-横向双扩散晶体管。
优选地，前述漂移区为N型漂移区，且衬底为P型衬底。
本发明的有益效果是：本发明提供的用于静电防护的半导体器件，能利用第一P型阱区和第一N型阱区之间、第一N型阱区和第二P型阱区之间的间隔不同，形成两个击穿电压不同的LDMOS，通过第一N型阱区的电极电连接在阳极，第一P型阱区和第二栅极结构的电极共同通过电阻电连接在阴极，且前述第二P型阱区和第一栅极结构的电极共同电连接在阴极，使该半导体器件具有静电电流从阳极到阴极的两条泄放路径，利用具有较低击穿电压的LDMOS被击穿后的电流钳位控制具有较高击穿电压的LDMOS的栅压，从而开启该半导体器件，以通过沟道快速泄放ESD电流，相较于现有技术，无需寄生SCR结构的开启，由此可有效提高半导体器件的ESD防护能力，增强半导体器件性能的稳定性，避免了超快静电脉冲下半导体器件内部发生kirk效应而造成的失效。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术中的一种用于ESD防护的横向双扩散晶体管的器件结构图；
图2示出图1中横向双扩散晶体管的等效电路图；
图3示出现有技术中的另一种用于ESD防护的横向双扩散晶体管的器件结构图；
图4示出图3中横向双扩散晶体管的等效电路图；
图5示出本发明第一实施例提供的用于ESD防护的横向双扩散晶体管的器件结构图；
图6示出图5中横向双扩散晶体管的等效电路图；
图7示出本发明进一步的实施例提供的用于ESD防护的横向双扩散晶体管的等效电路图；
图8示出本发明第二实施例提供的用于ESD防护的可控硅-横向双扩散晶体管的器件结构图；
图9示出图8中可控硅-横向双扩散晶体管的等效电路图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图5示出本发明第一实施例提供的用于ESD防护的横向双扩散晶体管的器件结构图，图6示出图5中横向双扩散晶体管的等效电路图。
参考图5，本发明第一实施例提供的用于ESD防护的半导体器件300，以N型横向双扩散晶体管(NLDMOS)为例，其包括：P型衬底301、位于P型衬底301上间隔设置的第一P型阱区303、第一N型阱区304、第二P型阱区305、以及设置在第一P型阱区303内的第一P型区306和第一N型区307、位于该第一P型阱区303和第一N型阱区304之间的第一栅极结构、设置在第一N型阱区304内的第三N型区308、位于该第一N型阱区304与第二P型阱区305之间的第二栅极结构、设置在第二P型阱区305内的第二N型区309和第二P型区411，其中，前述第一P型阱区303和第一N型阱区304之间、第一N型阱区304和第二P型阱区305之间的间隔不同。
在本实施例中，前述第一N型阱区304的电极电连接在阳极，前述第一P型阱区303和第二栅极结构的电极共同通过电阻R0电连接在阴极，使该NLDMOS器件300具有ESD电流从阳极到阴极的第一泄放路径，且前述第二P型阱区305和第一栅极结构的电极共同电连接在阴极，使该NLDMOS器件300具有静电电流从阳极到阴极的第二泄放路径。
具体的，前述第一P型阱区303的电极由前述第一P型区306和第一N型区307的电极端子引出并电连接在一起；前述第一N型阱区304的电极由前述第三N型区308的电极端子引出连接到阳极；前述第二P型阱区305的电极由前述第二N型区309和第二P型区411的电极端子引出并电连接在一起。
进一步的，该阳极为ESD脉冲进入端，连接高压引脚，阴极为对地端。
在本实施例中，该NLDMOS器件300还包括N型漂移区302，该N型漂移区302位于P型衬底301中，围绕前述第一P型阱区303、第一N型阱区304和第二P型阱区305设置，并且包括有位于前述第一P型阱区303和第一N型阱区304之间间隔的第一漂移区和位于前述第一N型阱区304和第二P型阱区305之间间隔的第二漂移区，具体在本实施例中，该第一漂移区的宽度小于该第二漂移区的宽度。
进一步的，该NLDMOS器件300在P型衬底301上还间隔设置有多个场氧区，其包括：分布在前述第一P型区306和第一N型区307之间的第一场氧区3121；分布在前述第一N型区307和第三N型区308之间的第二场氧区3122；分布在前述第三N型区308和第二N型区309之间的第三场氧区3123；分布在前述第二N型区309和第二P型区411之间的第四场氧区3124，前述的多个场氧区用以提供掺杂离子横向扩散的阻挡，以及实现不同掺杂区域间的介质隔离作用，并且该第二场氧区3122的宽度小于该第三场氧区3123的宽度。
在本实施例中，设置在P型衬底301上的第一栅极结构与第二场氧区3122均位于第一N型区307与第三N型区308之间，且该第一栅极结构横向延伸覆盖在第二场氧区3122表面与之相接触的区域；设置在P型衬底301上的第二栅极结构与第三场氧区3123均位于第三N型区308与第二N型区309之间，该第二栅极结构横向延伸覆盖在第三场氧区3123表面与之相接触的区域。
进一步的，该第一栅极结构和第二栅极结构均包括在衬底上依次叠置的栅氧化层311和多晶硅层313，并且位于该第一栅极结构中的栅氧化层311横向延伸覆盖在第二场氧区3122表面与之相接触的区域，位于该第二栅极结构中的栅氧化层311横向延伸覆盖在第三场氧区3123表面与之相接触的区域。
在本实施例中，高压ESD脉冲的正极与该NLDMOS器件300的阳极相连，高压ESD脉冲的负极与该NLDMOS器件300的阴极相连，一方面由所述阳极经连接的第三N型区308-第一N型阱区304-第一P型区306-阴极构成ESD电流的第一泄放路径，另一方面由所述阳极经连接的第三N型区308-第一N型阱区304-第二P型区411构成ESD电流的第二泄放路径。
如图6所示，该NLDMOS器件300的等效电路结构包括：串联连接在阳极和阴极之间的第一晶体管N1和电阻R0，以及连接在阳极和阴极之间的第二晶体管N2，其中，该第一晶体管N1的栅极电连接在阴极，该第二晶体管N2的栅极点连接在第一晶体管N1和电阻R0的连接节点。
在本实施例中，不增加工艺成本的情况下，该NLDMOS器件300利用第一P型阱区303和第一N型阱区304之间前述第一漂移区的宽度小于前述第一N型阱区304和第二P型阱区305之间前述第二漂移区的宽度，使形成左右两边不同击穿电压(Breakdown Voltage，BV)的NLDMOS(第一晶体管N1和第二晶体管N2)，通过第一N型阱区304的电极电连接在阳极，第一P型阱区303和第二栅极结构的电极共同通过电阻电连接在阴极，且前述第二P型阱区305和第一栅极结构的电极共同电连接在阴极，即左边具有较低BV值的LDMOS(第一晶体管N1)的源端(第一P型阱区303)通过一个阻值较大的电阻R0电连接到右边具有较高BV值的LDMOS(第二晶体管N2)的栅端(第二栅极结构)，而左边具有较低BV值的LDMOS(第一晶体管N1)的栅端(第一栅极结构)电连接到右边具有较高BV值的LDMOS(第二晶体管N2)的源端(第二P型阱区305)，使该NLDMOS器件300具有静电电流从阳极到阴极的两条泄放路径。
具体的，在ESD脉冲来临且当ESD脉冲电压高于第一晶体管N1的击穿电压BV时，第一晶体管N1发生雪崩击穿，后流经第一晶体管N1的电流(Ibv)通过电阻R0流到阴极(R0＝Vth/Ibv)，在电阻R0上产生压降，将第二晶体管N2的栅端电压抬高。当第二晶体管N2的栅端电压被逐渐抬高之后，该第二晶体管N2导通开启，通过沟道快速泄放ESD电流。该NLDMOS器件300能将ESD电压钳位在第一晶体管N1的击穿电压BV，避免了超快ESD脉冲下器件内部发生kirk效应而造成的失效，保证了该NLDMOS器件300的内部电路不受损伤。
此外，在实际应用中，可通过控制该NLDMOS器件300中第一P型阱区303和第一N型阱区304之间的N型漂移区302(前述第一漂移区)宽度与第一N型阱区304和第二P型阱区305之间的N型漂移区302(前述第二漂移区)宽度的比例关系，和/或控制第一P型阱区303/第一N型区306的掺杂离子浓度，调节(等效电路中)第一晶体管N1的击穿电压BV，以将电压钳位在所要的电压。
本发明实施例提供的用于ESD防护的N型横向双扩散晶体管，利用左右两边漂移区宽度的不同，形成具有不同击穿电压的两个LDMOS(第一晶体管N1和第二晶体管N2)，这两个LDMOS通过串联电阻连接形成ESD放电结构，在ESD脉冲(静电电流)来临时，该ESD放电结构能通过第一晶体管N1被击穿后的电流在电阻上产生的压降将第二晶体管N2的栅极电压抬高，从而开启第二晶体管N2，实现通过沟道快速泄放静电电流的目的，而不需要寄生三极管的开启，以此提高该N型横向双扩散晶体管器件对ESD脉冲的瞬态响应速度，避免了超快ESD脉冲下该N型横向双扩散晶体管器件内部发生kirk效应而造成的失效。
在应用有本发明实施例提供的横向双扩散晶体管器件的集成电路(芯片)中，阳极连接集成电路(芯片)中的高压引脚，阴极连接接地端(或引脚)时，通过左边LDMOS(第一晶体管N1)被击穿后的电流在电阻上产生的压降将右边LDMOS(第二晶体管N2)的栅极电压抬高，从而开启右边的LDMOS(第二晶体管N2)，通过沟道泄放静电电流，实现高压电路管脚的ESD防护，避免了静电电流对器件内部的损坏。
在本发明替代的实施方式中，该横向双扩散晶体管也可为P型，在此不作限制。
此外，前述实施例中是以第一P型阱区303和第一N型阱区304之间的N型漂移区302宽度小于前述第一N型阱区304和第二P型阱区305之间的N型漂移区302宽度进行描述的，以此形成的第一晶体管N1的击穿电压小于第二晶体管N2的击穿电压，当然在其替代实施例中，也可以为第一P型阱区303和第一N型阱区304之间的N型漂移区302(前述第一漂移区)宽度大于前述第一N型阱区304和第二P型阱区305之间的N型漂移区302(前述第二漂移区)宽度，此时对应的连接电阻R0需连接在第二N型区309的电极端子和第二P型区411的电极端子之间。
当然，在实际应用中，在更高的ESD脉冲下，为了将ESD电压钳位在更理想的电压下，在上述图6所示的等效电路结构的基础上，通过端口的电路设计实现并联连接新增的ESD放电防护器件(LDMOS)，如图7所示。该电路新增加了连接在阳极与阴极之间的第三晶体管N3(如LDMOS)，以及连接在第二晶体管N2漏极与阴极之间的电阻R1。在ESD脉冲来临时，通过第二晶体管N2的饱和电流(Idsat，在栅级电压一定时，源漏级之间流动的最大电流)将第三晶体管N3的栅极电压抬高，开启第三晶体管N3(如LDMOS)，通过沟道与第二晶体管N2共同泄放ESD电流，以实现高压电路管脚的ESD防护。
进一步的，为满足实际应用需求，在上述图6所示的等效电路结构的基础上，通过新增ESD放电防护器件(LDMOS)通过端口的电路设计实现并联连接多个LDMOS以提供多条ESD电流的泄放路径，使该高压ESD防护的结构具有更好的ESD电压钳位能力。
还需要说明的是，本实施例中是以局部氧化隔离(Local Oxidation of Silicon，LOCOS)工艺为例，但对于其他高压工艺如浅沟槽隔离(Shallow trench isolation，STI)工艺形成介质氧化层，在该N型横向双扩散晶体管器件制造过程中同样适用，在此不作限制。
图8示出本发明第二实施例提供的用于ESD防护的可控硅-横向双扩散晶体管的器件结构图，图9示出图8中可控硅-横向双扩散晶体管的等效电路图。
参考图8，本发明第二实施例提供的用于ESD防护的半导体器件400，以N型的可控硅-横向双扩散晶体管(SCR-LDMOS)为例，其包括：P型衬底401、位于P型衬底401上间隔设置的第一P型阱区403、第一N型阱区404、第二P型阱区405、以及设置在第一P型阱区403内的第一P型区406和第一N型区407、位于该第一P型阱区403和第一N型阱区404之间的第一栅极结构、设置在第一N型阱区404内的第三N型区408和第三P型区409、位于该第一N型阱区404与第二P型阱区405之间的第二栅极结构、设置在第二P型阱区405内的第二N型区410和第二P型区411，其中，前述第一P型阱区403和第一N型阱区404之间、第一N型阱区404和第二P型阱区405之间的间隔不同，形成有沿前述第三P型区409依次经过第一N型阱区404和第二P型阱区405到前述第二N型区410的寄生可控硅(SCR)路径(如图8中箭头所示)。
在本实施例中，前述第一N型阱区404的电极电连接在阳极，前述第一P型阱区403和第二栅极结构的电极共同通过电阻R0电连接在阴极，使该SCR-LDMOS器件400具有ESD电流从阳极到阴极的第一泄放路径，且前述第二P型阱区405和第一栅极结构的电极共同电连接在阴极，使该SCR-LDMOS器件400具有静电电流从阳极到阴极的第二泄放路径。
具体的，前述第一P型阱区403的电极由前述第一P型区406和第一N型区407的电极端子引出并电连接在一起；前述第一N型阱区404的电极由前述第三N型区408和第三P型区409的电极端子引出并电连接在一起；前述第二P型阱区405的电极由前述第二N型区410和第二P型区411的电极端子引出并电连接在一起。
进一步的，该阳极为ESD脉冲进入端，连接高压引脚，阴极为对地端。
在本实施例中，该SCR-LDMOS器件400还包括N型漂移区402，该N型漂移区402位于P型衬底401中，围绕前述第一P型阱区403、第一N型阱区404和第二P型阱区405设置，并且包括有位于前述第一P型阱区403和第一N型阱区404之间间隔的第一漂移区和位于前述第一N型阱区404和第二P型阱区405之间间隔的第二漂移区，而该第一漂移区的宽度与该第二漂移区的宽度不同。具体在本实施例中，该第一漂移区的宽度小于该第二漂移区的宽度。
进一步的，该SCR-LDMOS器件400在P型衬底401上还间隔设置有多个场氧区，其包括：分布在前述第一P型区406和第一N型区407之间的第一场氧区4131；分布在前述第一N型区407和第三N型区408之间的第二场氧区4132；分布在前述第三N型区408和第三P型区409之间的第三场氧区4133；分布在前述第三P型区409和第二N型区410之间的第四场氧区4134；分布在前述第二N型区410和第二P型区411之间的第五场氧区4135，前述的多个场氧区用以提供掺杂离子横向扩散的阻挡，以及实现不同掺杂区域间的介质隔离作用，并且该第二场氧区4132的宽度小于该第四场氧区4134的宽度。
在本实施例中，设置在P型衬底401上的第一栅极结构与第二场氧区4132均位于第一N型区407与第三N型区408之间，且该第一栅极结构横向延伸覆盖在第二场氧区4132表面与之相接触的区域；设置在P型衬底401上的第二栅极结构与第四场氧区4134均位于第三P型区409与第二N型区410之间，该第二栅极结构横向延伸覆盖在第四场氧区4134表面与之相接触的区域。
进一步的，该第一栅极结构和第二栅极结构均包括在衬底上依次叠置的栅氧化层412和多晶硅层414，并且位于该第一栅极结构中的栅氧化层412横向延伸覆盖在第二场氧区4132表面与之相接触的区域，位于该第二栅极结构中的栅氧化层412横向延伸覆盖在第四场氧区4134表面与之相接触的区域。
在本实施例中，高压ESD脉冲的正极与该SCR-LDMOS器件400的阳极相连，高压ESD脉冲的负极与该SCR-LDMOS器件400的阴极相连，一方面由所述阳极经连接的第三N型区408-第一N型阱区404-第一P型区406-阴极构成ESD电流的第一泄放路径，另一方面由所述阳极经连接的第三N型区408-第一N型阱区404-第二P型区411构成ESD电流的第二泄放路径。
参考图9，该SCR-LDMOS器件400的等效电路结构包括：串联连接在阳极和阴极之间的晶体管N1和电阻R0、串联连接在阳极和阴极之间的电阻R1和电阻R2以及晶体管N2、串联连接在前述电阻R1和阴极之间的晶体管Qn，还有串联连接在阳极和阴极之间的晶体管Qp和电阻R3，其中，电阻R1为第一N型阱区404的等效电阻，电阻R2为第二P型区411中沟道的等效电阻，电阻R3为第二P型区411的等效电阻，晶体管Qn和晶体管Qp为寄生三极管，且在该SCR-LDMOS器件400的横向结构中形成PNPN的SCR路径，该晶体管Qn的控制端(基极)连接到晶体管Qp与电阻R3的连接节点，晶体管Qp的控制端(基极)连接到电阻R1与晶体管Qn的连接节点，而晶体管N1的控制端(栅极)与晶体管N2的源极共同连接在阴极，晶体管N2的控制端(栅极)连接到晶体管N1与电阻R0的连接节点。
在本实施例中，不增加工艺成本的情况下，该SCR-LDMOS器件400利用第一P型阱区403和第一N型阱区404之间的N型漂移区402(前述第一漂移区)宽度小于前述第一N型阱区404和第二P型阱区405之间的N型漂移区402(前述第二漂移区)宽度，由于晶体管N2其漂移区被拉长，因此其击穿电压高于晶体管N1，而晶体管N1的击穿电压高于被保护管脚的工作电压并小于晶体管N2的击穿电压，故形成左右两边不同击穿电压(Breakdown Voltage，BV)的NLDMOS(晶体管N1和晶体管N2)，相较于传统的双叉指LDMOS器件又通过在第一N型阱区404离子注入新增第三P型区409，形成沿前述第三P型区409依次经过第一N型阱区404和第二P型阱区405到前述第二N型区410的寄生可控硅(SCR)路径。
通过第一N型阱区404的电极电连接在阳极，第一P型阱区403和第二栅极结构的电极共同通过电阻电连接在阴极，且前述第二P型阱区405和第一栅极结构的电极共同电连接在阴极，即晶体管N1的源端(第一P型阱区403)通过一个阻值较大的电阻R0电连接到晶体管N2的栅端(第二栅极结构)，而晶体管N1的栅端(第一栅极结构)电连接到晶体管N2的源端(第二P型阱区405)，使该SCR-LDMOS器件400具有静电电流从阳极到阴极的两条泄放路径。
具体的，在ESD脉冲来临且当ESD脉冲电压高于第一晶体管N1的击穿电压BV时，晶体管N1发生雪崩击穿，雪崩击穿后流经晶体管N1的电流(Ibv)通过电阻R0流到阴极(R0＝Vth/Ibv)，在电阻R0上产生压降，将晶体管N2的栅端电压抬高。当晶体管N2的栅端电压被逐渐抬高之后，该晶体管N2导通开启，通过沟道快速泄放ESD电流。而随着ESD脉冲电流的增加，晶体管N2的沟道电流逐渐增大，其在电阻R1上产生压降也在增加，使得寄生晶体管Qp和寄生晶体管Qn相继开启，最终两个寄生晶体管(Qp和Qn)形成开路正反馈机制，使SCR(PNPN)路径完全开启，形成一条低阻的通路，将ESD电压钳位在被击穿晶体管N1的BV值，即该SCR-LDMOS器件400能将ESD电压钳位在第一晶体管N1的击穿电压BV，避免了超快ESD脉冲下器件内部发生kirk效应而造成的失效，保证了该SCR-LDMOS器件400的内部电路不受损伤。
此外，在实际应用中，可通过控制该SCR-LDMOS器件400中第一P型阱区403和第一N型阱区404之间的N型漂移区402(前述第一漂移区)宽度与第一N型阱区404和第二P型阱区405之间的N型漂移区402(前述第一漂移区)宽度的比例关系，和/或控制各个掺杂的掺杂离子浓度(或第一栅极结构中沉积的栅氧化层的厚度)，调节(等效电路中)第一晶体管N1的击穿电压BV，以将电压钳位在所要的电压。
本发明实施例提供的用于ESD防护的N型可控硅-横向双扩散晶体管，利用左右两边漂移区宽度的不同，形成具有不同击穿电压的两个LDMOS，并在第一N型阱区中插入第二P型区，使形成SCR路径，而BV较低的LDMOS的源端(第一P型阱区)通过一个阻值较大的电阻连接到另一边BV较高的LDMOS的栅端(第二栅极结构)，BV较低的LDMOS的栅端(第一栅极结构)电连接到BV较高的LDMOS的源端(第二P型阱区)。当ESD来临时，通过流经被击穿的LDMOS(晶体管N1)的电流将BV较高的LDMOS(晶体管N2)的栅极电压抬高，首先开启该LDMOS(晶体管N2)，通过沟道快速泄放ESD电流，随后寄生SCR路径被开启，共同泄放ESD电流。相较于现有技术中的SCR结构，本发明提供的半导体器件在不增加横向面积的情况下，能有效提高器件的ESD防护能力，并改善器件在ESD脉冲下的瞬态响应速度，避免了超快ESD脉冲下器件内部发生kirk效应而造成的失效。
在应用有本发明实施例提供的可控硅-横向双扩散晶体管器件的集成电路(芯片)中，阳极连接集成电路(芯片)中的高压引脚，阴极连接接地端(或引脚)时，通过左边LDMOS被击穿后的电流在电阻上产生的压降将右边LDMOS的栅极电压抬高，从而开启右边的LDMOS，随后开启寄生SCR路径，通过双通道(沟道和SCR路径)泄放静电电流，实现高压电路管脚的ESD防护，避免了静电电流对器件内部的损坏。
在本发明替代的实施方式中，该可控硅-横向双扩散晶体管器件也可为P型，在此不作限制。
此外，前述实施例中是以第一P型阱区403和第一N型阱区404之间的N型漂移区402宽度小于前述第一N型阱区404和第二P型阱区405之间的N型漂移区402宽度进行描述的，以此形成的两个LDMOS中位于左边的LDMOS的击穿电压小于位于右边的LDMOS的击穿电压，当然在其替代实施例中，也可以为第一P型阱区403和第一N型阱区404之间的N型漂移区402(前述第一漂移区)宽度大于前述第一N型阱区404和第二P型阱区405之间的N型漂移区402(前述第二漂移区)宽度，此时对应的连接电阻R0需连接在第二N型区309的电极端子和第二P型区310的电极端子之间。
需要说明的是，本实施例中是以局部氧化隔离(Local Oxidation of Silicon，LOCOS)工艺为例，但在该N型可控硅-横向双扩散晶体管器件制造过程中对于其他高压工艺如浅沟槽隔离(Shallow trench isolation，STI)工艺形成介质氧化层的器件同样适用，在此不作限制。
相较于现有技术，本发明旨在将传统的双叉指LDMOS器件的一边漂移区拉长，形成左右两边具有不同BV值的LDMOS，这两个LDMOS通过串联电阻连接形成ESD放电结构。
第一实施例中在ESD脉冲(静电电流)来临时，该ESD放电结构能通过左边LDMOS被击穿后的电流在电阻上产生的压降将右边LDMOS的栅极电压抬高，从而开启右边的LDMOS，实现通过沟道快速泄放静电电流的目的，而不需要寄生三极管的开启，以此提高该N型横向双扩散晶体管器件对ESD脉冲的瞬态响应速度，避免了超快静电脉冲下器件内部发生kirk效应而造成的失效。
第二实施例中在第一N型阱区中插入第三P型区，使形成SCR路径，在ESD脉冲(静电电流)来临时，该ESD放电结构能通过左边LDMOS被击穿后的电流在电阻上产生的压降将右边LDMOS的栅极电压抬高，开启右边的LDMOS，继而开启寄生SCR路径，通过双通道(沟道和SCR路径)泄放静电电流，实现快速泄放静电电流的目的，以此提高该N型可控硅-横向双扩散晶体管器件对ESD脉冲的瞬态响应速度，避免了超快ESD脉冲下器件内部发生kirk效应而造成的失效，提高了半导体器件的ESD防护能力，增强了器件性能的稳定性。
虽然以上将实施例分开说明和阐述，但涉及部分共通之技术，在本领域普通技术人员看来，可以在实施例之间进行替换和整合，涉及其中一个实施例未明确记载的内容，则可参考有记载的另一个实施例。
在本发明的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (14)
1.一种用于静电防护的半导体器件，包括：
在衬底上间隔设置的第一P型阱区、第一N型阱区和第二P型阱区，所述第一N型阱区上设置有第三N型区，所述第二P型阱区上设置有第二N型区，且所述第一P型阱区和第一N型阱区之间的间隔与所述第一N型阱区和第二P型阱区之间的间隔不同；
设置在所述衬底上的第一栅极结构，位于所述第一P型阱区和第一N型阱区之间；
设置在所述衬底上的第二栅极结构，位于所述第二N型区与所述第三N型区之间，
其中，所述第一N型阱区的电极电连接在阳极，所述第一P型阱区和所述第二栅极结构的电极共同通过电阻电连接在阴极，使所述半导体器件具有静电电流从所述阳极到阴极的第一泄放路径，
且所述第二P型阱区和所述第一栅极结构的电极共同电连接在阴极，使所述半导体器件具有静电电流从所述阳极到阴极的第二泄放路径。
2.根据权利要求1所述的半导体器件，其中，所述第一P型阱区上设置有第一P型区和第一N型区，所述第一P型阱区的电极由所述第一P型区和第一N型区的电极端子引出并电连接在一起。
3.根据权利要求2所述的半导体器件，其中，所述第二P型阱区上还设置有与所述第二N型区横向间隔设置的第二P型区，所述第二P型阱区的电极由所述第三N型区和第二P型区的电极端子引出并电连接在一起。
4.根据权利要求3所述的半导体器件，其中，所述第一N型阱区的电极由所述第三N型区的电极端子引出并电连接在阳极。
5.根据权利要求4所述的半导体器件，其中，所述半导体器件还包括：
在所述衬底上间隔设置的多个场氧区，所述多个场氧区包括：
分布在所述第一P型区和第一N型区之间的第一场氧区；
分布在所述第一N型区和第二N型区之间的第二场氧区；
分布在所述第二N型区和第三N型区之间的第三场氧区；
分布在所述第三N型区和第二P型区之间的第四场氧区。
6.根据权利要求5所述的半导体器件，其中，所述第一N型阱区上还设置有与所述第三N型区横向间隔设置的第三P型区，所述第一N型阱区的电极由所述第三N型区和第三P型区的电极端子引出并电连接在一起。
7.根据权利要求6所述的半导体器件，其中，所述半导体器件还包括：
在所述衬底上间隔设置的多个场氧区，所述多个场氧区包括：
分布在所述第一P型区和第一N型区之间的第一场氧区；
分布在所述第一N型区和第三N型区之间的第二场氧区；
分布在所述第三N型区和第三P型区之间的第三场氧区；
分布在所述第三P型区和第二N型区之间的第四场氧区；
分布在所述第二N型区和第二P型区之间的第五场氧区。
8.根据权利要求5或7所述的半导体器件，其中，所述第一栅极结构包括在所述衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于所述第一栅极结构中的栅氧化层横向延伸覆盖在所述第二场氧区表面与之相接触的区域。
9.根据权利要求5所述的半导体器件，其中，所述第二栅极结构包括在所述衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于所述第二栅极结构中的栅氧化层横向延伸覆盖在所述第三场氧区表面与之相接触的区域。
10.根据权利要求7所述的半导体器件，其中，所述第二栅极结构包括在所述衬底上依次叠置的栅氧化层和多晶硅层，
并且，位于所述第二栅极结构中的栅氧化层横向延伸覆盖在所述第四场氧区表面与之相接触的区域。
11.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：
漂移区，位于所述衬底中，围绕所述第一P型阱区、第一N型阱区和所述第二P型阱区设置，并且包括有位于所述第一P型阱区和第一N型阱区之间间隔的第一漂移区和位于所述第一N型阱区和第二P型阱区之间间隔的第二漂移区，
所述第一漂移区的宽度小于所述第二漂移区的宽度。
12.根据权利要求9所述的半导体器件，其中，所述半导体器件为横向双扩散晶体管。
13.根据权利要求10所述的半导体器件，其中，所述半导体器件为可控硅-横向双扩散晶体管。
14.根据权利要求11所述的半导体器件，其中，所述漂移区为N型漂移区，且所述衬底为P型衬底。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017152414A1 (zh) * | 2016-03-11 | 2017-09-14 | 江南大学 | 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 |
Family Cites Families (7)
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|---|---|---|---|---|
| JP2623635B2 (ja) * | 1988-02-16 | 1997-06-25 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| US6576959B2 (en) * | 2001-04-10 | 2003-06-10 | Texas Instruments Incorporated | Device and method of low voltage SCR protection for high voltage failsafe ESD applications |
| US6730962B2 (en) * | 2001-12-07 | 2004-05-04 | Texas Instruments Incorporated | Method of manufacturing and structure of semiconductor device with field oxide structure |
| US7825473B2 (en) * | 2005-07-21 | 2010-11-02 | Industrial Technology Research Institute | Initial-on SCR device for on-chip ESD protection |
| US7667241B1 (en) * | 2006-09-26 | 2010-02-23 | Cypress Semiconductor Corporation | Electrostatic discharge protection device |
| CN102983133B (zh) * | 2012-11-28 | 2015-02-25 | 江南大学 | 一种双向三路径导通的高压esd保护器件 |
| CN104269400A (zh) * | 2014-08-30 | 2015-01-07 | 电子科技大学 | 一种新型栅极接地nmos结构esd保护器件及其制作方法 |
-
2020
- 2020-09-07 CN CN202010926454.7A patent/CN112151532B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017152414A1 (zh) * | 2016-03-11 | 2017-09-14 | 江南大学 | 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 |
Also Published As
| Publication number | Publication date |
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