CN111627813B - 一种可控硅器件及制造方法 - Google Patents

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Abstract

本发明提供一种可控硅器件及制造方法，方法包括：提供一衬底，并于所述衬底上形成一外延层，形成阱区即掺杂区，形成注入区，沉积介质层和金属连线层；器件包括：衬底、外延层、阱区、N+注入区、P+注入区、介质层、金属连线层；有益效果是本发明所提供的可控硅器件具有较低的触发电压，较高高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。

Description

一种可控硅器件及制造方法
技术领域
本发明涉及半导体保护器件技术领域，尤其涉及一种可控硅器件及制造方法。
背景技术
可控硅器件(Silicon Controlled Rectifier，SCR)在功率器件中广泛应用，由于它可以在高阻态和低阻态之间切换，因此可以被用作电源开关，同时也是一种十分有效的静电放电(Electro-Static Discharge，ESD)防护的器件，具有极好地释放静电的能力。与二极管、三极管以及场效应晶体管相比，自身的正反馈机制使得可控硅器件具有电流泄放能力强、单位面积泄放效率高、导通电阻小、鲁棒性强、防护级别高等优点，能够在半导体平面工艺上，以较小的芯片面积达成较高的静电防护等级。
触发电压是指可控硅器件开启时需要的最小电压。一般普通的可控硅器件具有较高的触发电压，其触发电压很可能大于工作电压较低的电路的所承受的电压极限。所以对于工作电压较低的电路，为了保护其在可控硅器件开启并泄放电流之前不被损坏，应该使用触发电压尽可能低的可控硅器件来保护工作电压较低的电路。现有技术中为了获得具有较低触发电压的可控硅器件，一般采用较为复杂的器件结构，例如增加RC检测电路，再配合CMOS反相器对可控硅器件进行辅助提前开启，以达到降低触发电压的目的。这种设计不仅需要更大的版图面积，还增加了很多的器件种类(例如：电阻、电容、NMOS和PMOS等)，这不仅使得可控硅器件的设计和制造难度大大增加，而且往往会由于设计缺陷或工艺缺陷导致SCR器件性能退化。
发明内容
根据现有技术中存在的上述问题，现提供一种可控硅器件及制造方法，使得本发明所提供的可控硅器件具有较低的触发电压，较高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。
上述技术方案具体包括：
一种可控硅器件制造方法，其中包括：
步骤S1，提供一衬底，于所述衬底上形成一外延层，并于所述外延层中形成依次邻接的第一N型掺杂区，第一P型掺杂区和第二N型掺杂区；
步骤S2，于所述第一P型掺杂区中形成第二P型掺杂区和第三P型掺杂区；
步骤S3，分别于所述第一N型掺杂区中形成第一N+注入区，于所述第一P型掺杂区形成第二N+注入区、第三N+注入区、第五N+注入区、第七N+注入区、第八N+注入区，于所述第二P型掺杂区中形成第四N+注入区，于所述第三P型掺杂区中形成第六N+注入区，于所述第二N型掺杂区中形成第九N+注入区，其中所述第五N+注入区位于所述第二P型掺杂区和所述第三P型掺杂区之间，所述第二N+注入区和所述第三N+注入区位于所述第二P型掺杂区背向所述第三P型掺杂区的一侧，所述第七N+注入区和所述第八N+注入区位于所述第三P型掺杂区背向所述第二P型掺杂区的一侧；
步骤S4，分别于所述第一N型掺杂区中形成第一P+注入区，于所述第一P型掺杂区形成第二P+注入区和第三P+注入区，于所述第二N型掺杂区中形成第四P+注入区，其中，所述第二P+注入区位于所述第二N+注入区和所述第三N+注入区之间，所述第三P+注入区设置于所述第七N+注入区和所述第八N+注入区之间；
步骤S5，于所述外延层的上表面沉积一介质层，并于每个N+注入区和P+注入区上方分别形成对应的接触孔；
步骤S6，于所述介质层上表面及接触孔中进行金属沉积，并形成金属连线，以使所述第一P+注入区、所述第四P+注入区和所述第五N+注入区相连接并引出作为所述器件的阳极，所述第二P+注入区、所述第三P+注入区、所述第二N+注入区、所述第三N+注入区、所述第七N+注入区、所述第八N+注入区相连接并引出作为所述器件的阴极，所述第一N+注入区、所述第四N+注入区、所述第六N+注入区、所述第九N+注入区相连接。
优选地，其中，所述衬底为N型衬底或P型衬底，所述衬底采用高电阻材料制作而成。
优选地，其中，所述外延层为N型外延层或P型外延层；
当所述外延层为N型外延层时，所述N型外延层与所述第一N型掺杂区和所述第二N型掺杂区一体形成，所述第一P型掺杂区为形成于所述N型外延层中的P型阱区；
当所述外延层为P型外延层时，所述P型外延层与所述第一P型掺杂区一体形成，所述第一N型掺杂区和所述第二N型掺杂区为形成于所述P型外延层中的N型阱区。
优选地，其中，所述外延层所用材料的电阻率高于所述衬底所用材料的电阻率。
优选地，其中，所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
优选地，其中，所述第一N+注入区位于所述第一P+注入区与所述第一P型掺杂区之间，以及所述第九N+注入区位于所述第四P+注入区与所述第一P型掺杂区之间。
优选地，其中，所述第一N+注入区和所述第九N+注入区距离所述第一P型掺杂区均不超过5μm。
优选地，其中，所述第一P+注入区位于所述第一N+注入区与所述第一P型掺杂区之间，以及所述第四P+注入区位于所述第九N+注入区与所述第一P型掺杂区之间。
优选地，其中，所述外延层厚度为8～15μm。
优选地，其中，所述第一P型掺杂区的离子注入剂量为1E11～1E13每平方厘米，注入能量60～100KeV，所述第二P型掺杂区和所述第三P型掺杂区的离子注入剂量为1E14～8E14每平方厘米，注入能量40～60KeV。
优选地，其中，通过高温推进工艺使得所述第一P型掺杂区、所述第二P型掺杂区以及所述第三P型掺杂区的结深达到2～6μm，其中推进温度为1050℃～1150℃，推进时间为30～120分钟。
优选地，其中，每个所述N+注入区的注入元素为磷或砷，离子注入剂量为1E15～1E16每平方厘米，注入能量为80～100KeV，于离子注入后进行退火工艺以修复注入损伤，退火温度为850℃～950℃，退火时间30～60分钟。
优选地，其中，每个所述P+注入区的注入元素为硼或二氟化硼，离子注入剂量为1E15～1E16每平方厘米，注入能量为40～80KeV，于离子注入后进行快速热退火，快速热退火温度为950～1050℃，时间为10～30秒，以使所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
一种可控硅器件，其中包括：
一衬底；
一外延层，生长于所述衬底上；
形成于所述外延层中的依次邻接的第一N型掺杂区，第一P型掺杂区和第二N型掺杂区；
形成于所述第一P型掺杂区的第二P型掺杂区和第三P型掺杂区；
形成于所述第一N型掺杂区中的第一P+注入区和第一N+注入区；
形成于所述第一P型掺杂区的第二N+注入区、第三N+注入区、第五N+注入区、第七N+注入区、第八N+注入区；
形成于所述第二N型掺杂区中的第四P+注入区和第九N+注入区；
第四N+注入区，形成于所述第二P型掺杂区中；
第六N+注入区，形成于所述第三P型掺杂区中；
第二P+注入区，形成于所述第二N+注入区和所述第三N+注入区之间，且位于所述第一P型掺杂区中；
第三P+注入区，形成于所述第七N+注入区和所述第八N+注入区之间，且位于所述第一P型掺杂区中；
一介质层，覆盖于所述外延层上，所述介质层于每个N+注入区和P+注入区上方分别形成有对应的接触孔；
金属连线层，覆盖于所述介质层上，并填充所述接触孔，所述金属连线层使所述第一P+注入区、所述第四P+注入区和所述第五N+注入区相连接并引出连接一第一端子，使所述第二P+注入区、所述第三P+注入区、所述第二N+注入区、所述第三N+注入区、所述第七N+注入区、所述第八N+注入区相连接并引出连接一第二端子，使所述第一N+注入区、所述第四N+注入区、所述第六N+注入区、所述第九N+注入区相连接。
优选地，其中，所述衬底为N型衬底或P型衬底，所述衬底采用高电阻材料制作而成。
优选地，其中，所述外延层为N型外延层或P型外延层；
当所述外延层为N型外延层时，所述N型外延层与所述第一N型掺杂区和所述第二N型掺杂区一体形成，所述第一P型掺杂区为形成于所述N型外延层中的P型阱区；
当所述外延层为P型外延层时，所述P型外延层与所述第一P型掺杂区一体形成，所述第一N型掺杂区和所述第二N型掺杂区为形成于所述P型外延层中的N型阱区。
优选地，其中，所述外延层所用材料的电阻率高于所述衬底所用材料的电阻率。
优选地，其中，所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
优选地，其中，所述第一N+注入区位于所述第一P+注入区与所述第一P型掺杂区之间，以及所述第九N+注入区位于所述第四P+注入区与所述第一P型掺杂区之间。
优选地，其中，所述第一N+注入区和所述第九N+注入区距离所述第一P型掺杂区均不超过5μm。
优选地，其中，所述第一P+注入区位于所述第一N+注入区与所述第一P型掺杂区之间，以及所述第四P+注入区位于所述第九N+注入区与所述第一P型掺杂区之间。
上述技术方案的有益效果在于：
本发明所提供的可控硅器件具有较低的触发电压，较高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。
附图说明
图1-图5是本发明的较佳实施例中，可控硅器件制造方法的各步骤示意图；
图6-图8是本发明的较佳实施例中，可控硅器件的结构示意图；
图9是本发明的较佳实施例中，可控硅器件的等效电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
一种可控硅器件制造方法，如图1-6所示，其中包括：
步骤S1，提供一衬底1，并于衬底1上形成一外延层2，于外延层2中形成依次邻接的第一N型掺杂区NW1，第一P型掺杂区PW1和第二N型掺杂区NW2；
步骤S2，于第一P型掺杂区PW1中形成第二P型掺杂区P1和第三P型掺杂区P2；
在一个具体实施例中，如图1，衬底1采用高电阻率材料，具体的，在本实施例中，N型衬底可以采用电阻率为1～10Ω·cm的材料制作而成。在衬底1硅片的表面通过高温外延工艺生成外延层2，外延层2的厚度控制在8～15μm，外延层2采用的材料的电阻率可以选用比衬底1更高的规格，在本实施例中，外延层2的电阻率为50～200Ω·cm，使用高电阻率的外延层2有利于降低器件的电容，可以应用于高速信号端口。
作为优选的实施方式，如图2所示，通过光刻工艺定义第一N型掺杂区NW1，第一P型掺杂区PW1和第二N型掺杂区NW2，然后进行离子注入；再通过光刻工艺定义第二P型掺杂区P1和第三P型掺杂区P2，然后再次进行离子注入。接着进入炉管进行高温推进，使得离子扩散至一定深度。在本实施例中，第一P型掺杂区PW1注入硼元素，注入剂量1E11～1E13每平方厘米，注入能量60～100KeV，第二P型掺杂区P1和第三P型掺杂区P2注入硼元素，注入剂量1E14～8E14每平方厘米，注入能量40～60KeV。高温推进工艺条件为温度1050℃～1150℃，时间为30～120分钟，使得第一P型掺杂区、第二P型掺杂区P1和第三P型掺杂区P2的结深达到2～6μm。
步骤S3，分别于第一N型掺杂区NW1中形成第一N+注入区31，于第一P型掺杂区PW1形成第二N+注入区32、第三N+注入区33、第五N+注入区35、第七N+注入区37、第八N+注入区38，于第二P型掺杂区P1中形成第四N+注入区34，于第三P型掺杂区P2中形成第六N+注入区36，于第二N型掺杂区NW2中形成第九N+注入区39，其中第五N+注入区35位于第二P型掺杂区P1和第三P型掺杂区P2之间，第二N+注入区32和第三N+注入区33位于第二P型掺杂区P1背向第三P型掺杂区P2的一侧，第七N+注入区37和第八N+注入区38位于第三P型掺杂区P2背向第二P型掺杂区P1的一侧；
作为优选的实施方式，如图3所示，通过光刻工艺及离子注入工艺形成N+注入区，然后进入炉管进行退火，以修复注入损伤。具体的，在本实施例中，N+注入区的注入元素为磷或砷，注入剂量为1E15～1E16每平方厘米，注入能量为80～100KeV，退火工艺温度为850℃～950℃，退火时间为30～60分钟。
步骤S4，分别于第一N型掺杂区NW1中形成第一P+注入区41，于第一P型掺杂区PW1形成第二P+注入区42和第三P+注入区43，于第二N型掺杂区NW2中形成第四P+注入区44，其中，第二P+注入区42位于第二N+注入区32和第三N+注入区33之间，第三P+注入区43设置于第七N+注入区37和第八N+注入区38之间；
作为优选的实施方式，如图4所示，P+注入区的注入元素为硼或二氟化硼，注入剂量为1E15～1E16每平方厘米，注入能量为40～80KeV，快速热退火温度950～1050℃，退火时间为10～30秒，且使得P+注入区形成的结深度明显浅于N+注入区形成的结深度。
步骤S5，于外延层2的上表面沉积一介质层5，并于每个N+注入区和P+注入区上方分别形成对应的接触孔6；
作为优选的实施方式，如图5所示，通过光刻工艺形成接触孔6，介质层5可以是氧化层，也可以是硼磷玻璃，也可以是多层绝缘膜质复合层。
步骤S6，于介质层5上表面及接触孔6中进行金属沉积，并形成金属连线，以使第一P+注入区41、第四P+注入区44和第五N+注入区35相连接并引出作为器件的阳极，第二P+注入区42、第三P+注入区43、第二N+注入区32、第三N+注入区33、第七N+注入区37、第八N+注入区38相连接并引出作为器件的阴极，第一N+注入区31、第四N+注入区34、第六N+注入区36、第九N+注入区39相连接。
在本发明的较佳实施例中，衬底1为N型衬底或P型衬底，衬底1采用高电阻材料制作而成。
在本发明的较佳实施例中，外延层2为N型外延层或P型外延层；
当外延层2为N型外延层时，N型外延层2与第一N型掺杂区NW1和第二N型掺杂区NW2一体形成，第一P型掺杂区为形成于N型外延层中的P型阱区；
当外延层2为P型外延层2时，P型外延层2与第一P型掺杂区PW1一体形成，第一N型掺杂区和第二N型掺杂区为形成于P型外延层中的N型阱区。
在本发明的较佳实施例中，外延层2所用材料的电阻率高于衬底1所用材料的电阻率。
在本发明的较佳实施例中，P+注入区的注入深度小于N+注入区。
在本发明的较佳实施例中，第一N+注入区31位于第一P+注入区41与第一P型掺杂区PW1之间，以及第九N+注入区39位于第四P+注入区44与第一P型掺杂区PW1之间。
在本发明的较佳实施例中，第一N+注入区31和第九N+注入区39距离第一P型掺杂区PW1均不超过5μm。
在本发明的较佳实施例中，第一P+注入区41位于第一N+注入区31与第一P型掺杂区PW1之间，以及第四P+注入区44位于第九N+注入区39与第一P型掺杂区PW1之间。
一种可控硅器件，其中包括：
一衬底1；
一外延层2，生长于衬底1上；
形成于外延层2中的依次邻接的第一N型掺杂区NW1，第一P型掺杂区PW1和第二N型掺杂区NW2；
形成于第一P型掺杂区PW1的第二P型掺杂区P1和第三P型掺杂区P2；
形成于第一N型掺杂区NW1中的第一P+注入区41和第一N+注入区31；
形成于第一P型掺杂区PW1的第二N+注入区32、第三N+注入区33、第五N+注入区35、第七N+注入区37、第八N+注入区38；
形成于第二N型掺杂区NW2中的第四P+注入区44和第九N+注入区39；
第四N+注入区34，形成于第二P型掺杂区P1中；
第六N+注入区36，形成于第三P型掺杂区P2中；
第二P+注入区42，形成于第二N+注入区32和第三N+注入区33之间，且位于第一P型掺杂区PW1中；
第三P+注入区43，形成于第七N+注入区37和第八N+注入区38之间，且位于第一P型掺杂区PW1中；
一介质层5，覆盖于外延层2上，介质层5于每个N+注入区和P+注入区上方分别形成有对应的接触孔6；
金属连线层7，覆盖于介质层5上，并填充接触孔6，金属连线层7使第一P+注入区41、第四P+注入区44和第五N+注入区35相连接并引出连接一第一端子，使第二P+注入区42、第三P+注入区43、第二N+注入区32、第三N+注入区33、第七N+注入区37、第八N+注入区38相连接并引出连接一第二端子，使第一N+注入区31、第四N+注入区34、第六N+注入区36、第九N+注入区39相连接。
在本发明的较佳实施例中，衬底1为N型衬底或P型衬底，衬底1采用高电阻材料制作而成。
在本发明的较佳实施例中，外延层2为N型外延层2或P型外延层2；
如图7所示，当外延层2为N型外延层2时，N型外延层2与第一N型掺杂区NW1和第二N型掺杂区NW2一体形成；
作为优选的实施方式，图9为本实施例所公开的可控硅器件的等效电路图，其中Q1为PNP晶体管，由P+注入区(第一P+注入区、第四P+注入区)，N型外延层2和第一P型掺杂区PW1形成，Q2为NPN晶体管，由N型外延层2、第一P型掺杂区PW1和N+注入区(第二N+注入区、第三N+注入区、第七N+注入区、第八N+注入区)形成。D1是由第四N+注入区和第二P型掺杂区，以及第六N+注入区和第三P型掺杂区形成的反向二极管，D2是由第五N+注入区和第一P型掺杂区PW1形成的反向二极管，电阻R_Nepi为N型外延层2的寄生电阻，R_PW1为第一P型掺杂区PW1的寄生电阻。本实施例中第二P型掺杂区P1和第三P型掺杂区P2具有较高的掺杂浓度，其与N+注入区形成的D1二极管的反向击穿电压远远小于N型外延层2和第一P型掺杂区PW1的击穿电压，其击穿电压在10V以内。本发明中第一P型掺杂区PW1具有很低的掺杂浓度，其与N+注入区形成的D2二极管的反向击穿电压较高，在20V以上。
当可控硅器件的阳极遭遇静电放电(ESD)事件时，首先Q1晶体管的发射结正偏导通，ESD得以通过，随后将D1反向二极管击穿导通，电流通过寄生电阻R_PW1流到阴极。由于第一P型掺杂区PW1具有较低的掺杂浓度，因此寄生电阻R_PW1的电阻较大，只要很小的电流通过寄生电阻R_PW1电阻，就能使其两端的电压差达到0.7V以上，即Q2晶体管的发射结正偏，由于Q2晶体管的集电结本身处于反偏状态，因此Q2晶体管导通。Q2晶体管导通后，产生基极电流，之后Q1晶体管也将导通，可控硅器件进入正反馈，处于大负阻导通状态，从而有效保护后级电路。
本实施例中的可控硅器件的触发电压主要由D1二极管的反向击穿电压决定，由于第二P型掺杂区P1和第三P型掺杂区P2具有很高的掺杂浓度，N+注入区也具有很高的掺杂浓度，因此N+注入区和P型掺杂区形成的二极管的击穿电压很低，通过离子注入精确控制掺杂浓度，可以将击穿电压控制在5～10V，因此本发明具有极低的触发电压，可以保护更多工作电压较低的电路。而当器件阳极遭遇负向浪涌时，负向浪涌可以通过D2二极管到达阴极，负向浪涌得以释放。且本实施例中器件采用重复单元结构，器件两侧均有导通路径，可以同时释放电流，有利于将ESD事件均匀分流，因此具有很强的ESD泄放能力、极佳的稳定性和较高的可靠性。
同时，由于本实施例所公开的可控硅器件触发后电流路径为P+注入区，N型外延区，第一P型掺杂区PW1和N+注入区，在中间的两个基区，即P+注入区与第一P型掺杂区PW1之间的N型外延层2，以及N型外延层2与N+注入区之间的第一P型掺杂区PW1的宽度仍然可以维持在很短的距离内，这样两个晶体管便具有比加大的电流放大系数，而本实施例中增加的二极管结构在器件其它位置，这不影响两个晶体管的基区宽度，从而使得本发明所公开可控硅器件不仅具有低触发电压，还具有导通时更低电阻的特性，可以提供更强的保护能力。
如图8所示，当外延层2为P型外延层2时，P型外延层2与第一P型掺杂区PW1一体形成，其等效电路图和工作原理与上述实施例相同，在此不再赘述。
在本发明的较佳实施例中，外延层2所用材料的电阻率高于衬底1所用材料的电阻率。
在本发明的较佳实施例中，P+注入区形成的结深度小于N+注入区形成的结深度。
在本发明的较佳实施例中，第一N+注入区31位于第一P+注入区41与第一P型掺杂区PW1之间，以及第九N+注入区39位于第四P+注入区44与第一P型掺杂区PW1之间。
在本发明的较佳实施例中，第一N+注入区31和第九N+注入区39距离第一P型掺杂区PW1均不超过5μm。
在本发明的较佳实施例中，第一P+注入区41位于第一N+注入区31与第一P型掺杂区PW1之间，以及第四P+注入区44位于第九N+注入区39与第一P型掺杂区PW1之间。
上述技术方案的有益效果在于：
本发明所提供的可控硅器件具有较低的触发电压，较高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (21)

1.一种可控硅器件制造方法，其特征在于，包括：
步骤S1，提供一衬底，于所述衬底上形成一外延层，并于所述外延层中形成依次邻接的第一N型掺杂区，第一P型掺杂区和第二N型掺杂区；
步骤S2，于所述第一P型掺杂区中形成第二P型掺杂区和第三P型掺杂区；
步骤S3，分别于所述第一N型掺杂区中形成第一N+注入区，于所述第一P型掺杂区形成第二N+注入区、第三N+注入区、第五N+注入区、第七N+注入区、第八N+注入区，于所述第二P型掺杂区中形成第四N+注入区，于所述第三P型掺杂区中形成第六N+注入区，于所述第二N型掺杂区中形成第九N+注入区，其中所述第五N+注入区位于所述第二P型掺杂区和所述第三P型掺杂区之间，所述第二N+注入区和所述第三N+注入区位于所述第二P型掺杂区背向所述第三P型掺杂区的一侧，所述第七N+注入区和所述第八N+注入区位于所述第三P型掺杂区背向所述第二P型掺杂区的一侧；
步骤S4，分别于所述第一N型掺杂区中形成第一P+注入区，于所述第一P型掺杂区形成第二P+注入区和第三P+注入区，于所述第二N型掺杂区中形成第四P+注入区，其中，所述第二P+注入区位于所述第二N+注入区和所述第三N+注入区之间，所述第三P+注入区设置于所述第七N+注入区和所述第八N+注入区之间；
步骤S5，于所述外延层的上表面沉积一介质层，并于每个N+注入区和P+注入区上方分别形成对应的接触孔；
步骤S6，于所述介质层上表面及接触孔中进行金属沉积，并形成金属连线，以使所述第一P+注入区、所述第四P+注入区和所述第五N+注入区相连接并引出作为所述器件的阳极，所述第二P+注入区、所述第三P+注入区、所述第二N+注入区、所述第三N+注入区、所述第七N+注入区、所述第八N+注入区相连接并引出作为所述器件的阴极，所述第一N+注入区、所述第四N+注入区、所述第六N+注入区、所述第九N+注入区相连接；
由所述第四N+注入区和所述第二P型掺杂区，以及第六N+注入区和第三P型掺杂区等效形成第一反向二极管；
所述可控硅器件的触发电压主要由所述第一反向二极管的反向击穿电压决定，由于所述第二P型掺杂区和所述第三P型掺杂区具有很高的掺杂浓度，所述第四N+注入区和所述第六N+注入区也具有很高的掺杂浓度，因此所述反向二极管的击穿电压很低，通过离子注入精确控制掺杂浓度，将所述反向击穿电压控制在5～10V，使得所述可控硅器件具有极低的触发电压。
2.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述衬底为N型衬底或P型衬底，所述衬底采用高电阻材料制作而成。
3.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述外延层为N型外延层或P型外延层；
当所述外延层为N型外延层时，所述N型外延层与所述第一N型掺杂区和所述第二N型掺杂区一体形成，所述第一P型掺杂区为形成于所述N型外延层中的P型阱区；
当所述外延层为P型外延层时，所述P型外延层与所述第一P型掺杂区一体形成，所述第一N型掺杂区和所述第二N型掺杂区为形成于所述P型外延层中的N型阱区。
4.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述外延层所用材料的电阻率高于所述衬底所用材料的电阻率。
5.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
6.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述第一N+注入区位于所述第一P+注入区与所述第一P型掺杂区之间，以及所述第九N+注入区位于所述第四P+注入区与所述第一P型掺杂区之间。
7.根据权利要求6所述的可控硅器件制造方法，其特征在于，所述第一N+注入区和所述第九N+注入区距离所述第一P型掺杂区均不超过5μm。
8.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述第一P+注入区位于所述第一N+注入区与所述第一P型掺杂区之间，以及所述第四P+注入区位于所述第九N+注入区与所述第一P型掺杂区之间。
9.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述外延层厚度为8～15μm。
10.根据权利要求1所述的可控硅器件制造方法，其特征在于，所述第一P型掺杂区的离子注入剂量为1E11～1E13每平方厘米，注入能量60～100KeV，所述第二P型掺杂区和所述第三P型掺杂区的离子注入剂量为1E14～8E14每平方厘米，注入能量40～60KeV。
11.根据权利要求1所述的可控硅器件制造方法，其特征在于，通过高温推进工艺使得所述第一P型掺杂区、所述第二P型掺杂区以及所述第三P型掺杂区的结深达到2～6μm，其中推进温度为1050℃～1150℃，推进时间为30～120分钟。
12.根据权利要求1所述的可控硅器件制造方法，其特征在于，每个所述N+注入区的注入元素为磷或砷，离子注入剂量为1E15～1E16每平方厘米，注入能量为80～100KeV，于离子注入后进行退火工艺以修复注入损伤，退火温度为850℃～950℃，退火时间30～60分钟。
13.根据权利要求12所述的可控硅器件制造方法，其特征在于，每个所述P+注入区的注入元素为硼或二氟化硼，离子注入剂量为1E15～1E16每平方厘米，注入能量为40～80KeV，于离子注入后进行快速热退火，快速热退火温度为950～1050℃，时间为10～30秒，以使所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
14.一种可控硅器件，其特征在于，包括：
一衬底；
一外延层，生长于所述衬底上；
形成于所述外延层中的依次邻接的第一N型掺杂区，第一P型掺杂区和第二N型掺杂区；
形成于所述第一P型掺杂区的第二P型掺杂区和第三P型掺杂区；
形成于所述第一N型掺杂区中的第一P+注入区和第一N+注入区；
形成于所述第一P型掺杂区的第二N+注入区、第三N+注入区、第五N+注入区、第七N+注入区、第八N+注入区；
形成于所述第二N型掺杂区中的第四P+注入区和第九N+注入区；
第四N+注入区，形成于所述第二P型掺杂区中；
第六N+注入区，形成于所述第三P型掺杂区中；
第二P+注入区，形成于所述第二N+注入区和所述第三N+注入区之间，且位于所述第一P型掺杂区中；
第三P+注入区，形成于所述第七N+注入区和所述第八N+注入区之间，且位于所述第一P型掺杂区中；
一介质层，覆盖于所述外延层上，所述介质层于每个N+注入区和P+注入区上方分别形成有对应的接触孔；
金属连线层，覆盖于所述介质层上，并填充所述接触孔，所述金属连线层使所述第一P+注入区、所述第四P+注入区和所述第五N+注入区相连接并引出连接一第一端子，使所述第二P+注入区、所述第三P+注入区、所述第二N+注入区、所述第三N+注入区、所述第七N+注入区、所述第八N+注入区相连接并引出连接一第二端子，使所述第一N+注入区、所述第四N+注入区、所述第六N+注入区、所述第九N+注入区相连接；
由所述第四N+注入区和所述第二P型掺杂区，以及第六N+注入区和第三P型掺杂区等效形成第一反向二极管；
所述可控硅器件的触发电压主要由所述第一反向二极管的反向击穿电压决定，由于所述第二P型掺杂区和所述第三P型掺杂区具有很高的掺杂浓度，所述第四N+注入区和所述第六N+注入区也具有很高的掺杂浓度，因此所述反向二极管的击穿电压很低，通过离子注入精确控制掺杂浓度，将所述反向击穿电压控制在5～10V，使得所述可控硅器件具有极低的触发电压。
15.根据权利要求14所述的可控硅器件，其特征在于，所述衬底为N型衬底或P型衬底，所述衬底采用高电阻材料制作而成。
16.根据权利要求14所述的可控硅器件，其特征在于，所述外延层为N型外延层或P型外延层；
当所述外延层为N型外延层时，所述N型外延层与所述第一N型掺杂区和所述第二N型掺杂区一体形成，所述第一P型掺杂区为形成于所述N型外延层中的P型阱区；
当所述外延层为P型外延层时，所述P型外延层与所述第一P型掺杂区一体形成，所述第一N型掺杂区和所述第二N型掺杂区为形成于所述P型外延层中的N型阱区。
17.根据权利要求14所述的可控硅器件，其特征在于，所述外延层所用材料的电阻率高于所述衬底所用材料的电阻率。
18.根据权利要求14所述的可控硅器件，其特征在于，所述P+注入区形成的结深度小于所述N+注入区形成的结深度。
19.根据权利要求14所述的可控硅器件，其特征在于，所述第一N+注入区位于所述第一P+注入区与所述第一P型掺杂区之间，以及所述第九N+注入区位于所述第四P+注入区与所述第一P型掺杂区之间。
20.根据权利要求19所述的可控硅器件，其特征在于，所述第一N+注入区和所述第九N+注入区距离所述第一P型掺杂区均不超过5μm。
21.根据权利要求14所述的可控硅器件，其特征在于，所述第一P+注入区位于所述第一N+注入区与所述第一P型掺杂区之间，以及所述第四P+注入区位于所述第九N+注入区与所述第一P型掺杂区之间。
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