KR102166618B1 - 정전기 방전 회로 및 그 제조 방법 - Google Patents

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Abstract

실시 예에 따른 정전기 방전 회로는, 기판, 상기 기판 위에 N+ BL(buried layer), 상기 N+ BL 및 상기 기판 위에 N-EPI, 상기 N-EPI의 애노드 영역에 제1 P- 영역, 상기 제1 P- 영역 내의 제1 N+ 영역, 상기 N-EPI의 캐소드 영역에 N웰, 상기 N웰 내의 제1 P+ 영역, 및 상기 N웰 내에서, 상기 제1 N+ 영역에 상기 제1 P+ 영역보다 가까이 위치하는 제2 N+ 영역을 포함한다.

Description

정전기 방전 회로 및 그 제조 방법{ELECTROSTATIC DISCHARGE CIRCUIT AND MANUFATURING METHOD}
실시 예는 정전기 방전 회로 및 그 제조 방법에 관한 것이다.
정전기 방전(ESD: Electrostatic Discharge)에 의한 회로의 오작동, 및 회로 손상 및 파손을 방지하기 위해, 정전기 방전 회로가 반도체 회로에 적용된다.
예를 들어, 실리콘 제어 정류기(Silicon Controlled Rectifier, SCR), 베이스가 오픈된 NPN 바이폴라 트랜지스터(bipolar transistor)등이 사용된다.
정전기 방전 회로에 전류가 흐르기 시작하는 전압을 트리거 전압이라 한다. 트리거 전압이 높은 경우, 정전기 방전이 정전기 방전 회로를 통해 이뤄지기 전에 반도체 회로의 소자들이 손상되거나 파손될 수 있다.
정전기 방전 회로가 트리거 된 후, 정전기 방전 회로의 캐소드 전압이 일정하게 유지되는데, 이를 홀딩 전압이라 한다. 홀딩 전압이 낮은 경우 반도체 회로가 오동작할 수 있다. 또한, 정전기 방전 회로의 래치-업 현상이 발생할 수 있다.
안정적으로 동작할 수 있는 정전기 방전 회로 및 그 제조 방법을 제공하고자 한다.
발명의 한 특징에 따른 정전기 방전 회로는, 기판; 상기 기판 위에 N+ BL(buried layer); 상기 N+ BL 및 상기 기판 위에 N-EPI; 상기 N-EPI의 애노드 영역에 제1 P- 영역; 상기 제1 P- 영역 내의 제1 N+ 영역; 상기 N-EPI의 캐소드 영역에 N웰; 상기 N웰 내의 제1 P+ 영역; 및 상기 N웰 내에서, 상기 제1 N+ 영역에 상기 제1 P+ 영역보다 가까이 위치하는 제2 N+ 영역을 포함할 수 있다.
상기 정전기 방전 회로는, 상기 N웰 내의 제2 P- 영역 및 제1 N- 영역을 더 포함하고, 상기 제1 P+ 영역은 상기 제2 P- 영역 내에 위치하고, 상기 제2 N+ 영역은 상기 제1 N- 영역 내에 위치할 수 있다.
상기 정전기 방전 회로는, 상기 제1 P- 영역에서, 상기 제1 N+ 영역을 기준으로 좌우에 위치하는 제2 P+ 영역 및 제3 P+ 영역을 더 포함할 수 있다.
상기 제1 P+ 영역 및 상기 제2 N+ 영역은 캐소드 단자에 연결되어 있고, 상기 제1 N+ 영역은 애노드 단자에 연결되어 있을 수 있다.
상기 정전기 방전 회로에서, 상기 제1 P+ 영역, 상기 N웰, 및 상기 제1 P- 영역을 포함하는 제1 트랜지스터, 상기 N웰, 상기 제1 P- 영역, 및 상기 제1 N+ 영역을 포함하는 제2 트랜지스터, 및 상기 N웰의 저항이 위치할 수 있다.
상기 정전기 방전 회로는, 상기 기판 위에서, 상기 N+ BL의 위치와 다른 서브 영역에 P+ BL(buried layer); 상기 N-EPI 내에서, 상기 P+ BL 위에 P웰; 상기 P웰 내에 제3 P- 영역; 및 상기 제3 P- 영역 내에 제4 P+ 영역을 더 포함할 수 있다.
상기 정전기 방전 회로에서, 상기 제1 P+ 영역, 상기 N웰, 및 상기 제1 P- 영역을 포함하는 제1 트랜지스터, 상기 N웰, 상기 제1 P- 영역, 및 상기 제1 N+ 영역을 포함하는 제2 트랜지스터, 상기 N웰의 저항, 및 상기 제1 P- 영역, 상기 N-EPI, 및 상기 제3 P- 영역을 포함하는 제3 트랜지스터가 위치할 수 있다.
상기 제4 P+ 영역은 상기 기판에 연결되어 있을 수 있다.
상기 정전기 방전 회로는, 상기 N-EPI 내에서, 상기 제1 P- 영역을 기준으로 상기 N웰과 대칭으로 위치하는 제2 N- 영역; 및 상기 제2 N- 영역 내의 제3 N+ 영역을 더 포함할 수 있다.
상기 제1 P+ 영역, 상기 제2 N+ 영역, 및 상기 제3 N+ 영역이 캐소드 단자에 연결되어 있고, 상기 제1 N+ 영역은 애노드 단자에 연결되어 있을 수 있다.
발명의 다른 특징에 따른 정전기 방전 회로의 제조 방법은, 기판 위에 N+ BL(buried layer)을 형성하는 단계; 상기 N+ BL 및 상기 기판 위에 N-EPI를 형성하는 단계; 상기 N-EPI의 캐소드 영역에 n형 이온을 도핑하여 N웰을 형성하는 단계; 상기 N-EPI의 애노드 영역 및 상기 N웰 내의 일부 영역에 p형 이온을 도핑하여 제1 P- 영역 및 제2 P- 영역을 형성하는 단계; 상기 N웰 내의 다른 영역에 n형 이온을 도핑하여 제1 N- 영역을 형성하는 단계; 상기 제1 P- 영역의 중앙에 대응하는 일부 영역 및 상기 제1 N- 영역 내의 일부 영역에 n형 이온을 도핑하여 제1 N+ 영역 및 제2 N+ 영역을 형성하는 단계; 및 상기 제2 P- 영역의 일부 영역에 p형 이온을 도핑하여 제1 P+ 영역을 형성하는 단계를 포함할 수 있다. 상기 N웰 내에서, 상기 제2 N+ 영역은 상기 제1 N+ 영역에 대해서 상기 제1 P+ 영역보다 가까이 위치할 수 있다.
상기 정전기 방전 회로의 제조 방법은, 상기 제1 P- 영역에서 상기 제1 N+ 영역의 좌우 영역에 p형 이온을 도핑하여 제2 P+ 영역 및 제3 P+ 영역을 형성하는 단계를 더 포함할 수 있다.
상기 정전기 방전 회로의 제조 방법은, 상기 제1 P+ 영역 및 상기 제2 N+ 영역 각각 위에 캐소드 전극을 형성하는 단계; 및 상기 제1 N+ 영역 위에 애노드 전극을 형성하는 단계를 더 포함할 수 있다.
상기 N+ BL을 형성하는 단계는, 상기 캐소드 및 애노드 영역 전체에 걸쳐 고농도 n형 이온을 주입하는 단계를 포함할 수 있다.
상기 정전기 방전 회로의 제조 방법은, 상기 기판 위에서, 상기 N+ BL의 위치와 다른 서브 영역에 P+ BL(buried layer)을 형성하는 단계; 상기 P+ BL 위에 p형 이온을 도핑하여 P웰을 형성하는 단계; 상기 P웰의 일부 영역에 p형 이온을 도핑하여 제3 P- 영역을 형성하는 단계; 및 상기 제3 P- 영역의 일부 영역에 p형 이온을 도핑하여 제4 P+ 영역을 형성하는 단계를 더 포함할 수 있다.
상기 P+ BL을 형성하는 단계는, 상기 서브 영역에 걸쳐 고농도 p형 이온을 주입하는 단계를 포함할 수 있다.
실시 예들을 통해 안정적으로 동작할 수 있는 정전기 방전 회로 및 그 제조 방법을 제공한다.
도 1은 제1 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다.
도 2는 도 1의 정전기 방전 회로를 I-I'을 따라 자른 단면도를 나타낸 도면이다.
도 3은 제1 실시 예에 따른 정전기 방전 회로의 등가 회로도이다.
도 4는 제2 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다.
도 5는 도 4의 정전기 방전 회로를 II-II'을 따라 자른 단면도를 나타낸 도면이다.
도 6은 제2 실시 예에 따른 정전기 방전 회로의 등가 회로도이다.
도 7a-7g는 다른 실시 예에 따른 정전기 방전 회로의 제조 공정을 나타낸 도면이다.
도 8은 제3 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다.
도 9는 도 8의 정전기 방전 회로를 III-III'을 따라 자른 단면도를 나타낸 도면이다.
도 10은 실시 예들에 따른 정전기 방전 회로의 전압-전류 특성과 종래 정전기 방전 회로의 전압-전류 특성을 비교한 그래프이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 제1 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다. 도 2는 도 1의 정전기 방전 회로를 I-I'을 따라 자른 단면도를 나타낸 도면이다. 도 3은 제1 실시 예에 따른 정전기 방전 회로의 등가 회로도이다.
이하 도 1 내지 도 3을 참조하여 제1 실시 예에 따른 정전기 방전 회로를 설명한다.
도 1에 도시된 바와 같이, 정전기 방전 회로(1)는 n형 에피층(N-epitaxy, 이하, N-EPI)(4), n형 웰(n type well, 이하 N웰)(5), 애노드 영역의 P- 영역(6), 캐소드 영역의 P- 영역(7), 캐소드 영역의 P+ 영역(8), 캐소드 영역의 N- 영역(9), 캐소드 영역의 N+ 영역(10), 애노드 영역의 두 개의 P+ 영역(11, 12), 애노드 영역의 N+ 영역(13), 두 개의 캐소드 전극(14, 15), 및 애노드 전극(16)을 포함한다.
두 개의 캐소드 전극(14, 15)은 전기적으로 서로 연결되어 있고, 캐소드 단자(K)에 연결되어 있으며, 애노드 전극(16)은 애노드 단자(A)에 연결되어 있다. 도 1에서, 두 개의 캐소드 전극(14, 15), 및 애노드 전극(16) 각각이 하나의 전극으로 도시되어 있으나, 제1 실시 예가 이에 한정되는 것은 아니다. P+ 영역(8) 및 N+ 영역(10) 내에 복수의 캐소드 전극이 형성될 수 있고, N+ 영역(13) 내에 복수의 애노드 전극이 형성될 수 있다.
도 2에 도시된 바와 같이, 정전기 방전 회로(1)는 P형 기판(P-SUB)(2) 및 N+ BL(buried layer)(3)을 더 포함한다. 도 1에 표시되어 있지 않으나, 도 2에 도시된 바와 같이, 정전기 방전 회로(1)의 표면에 산화막이 형성되어 있다.
P-SUB(2) 위에 N+ BL(3)이 형성되어 있고, N+ BL(3) 및 P-SUB(2)위에 N-EPI(4)가 형성되어 있다.
도 1 및 2를 참조하면, N웰(5)은 캐소드 영역에 대응하는 N-EPI(4) 내의 영역에 형성되고, P- 영역(7) 및 N- 영역(9) 각각은 N웰(5) 내의 대응하는 영역에 형성된다. 예를 들어, 캐소드 영역에 대응하는 N-EPI(4)의 영역이 좌측 영역일 때, P- 영역(7)은 N웰(5) 내에서 좌측 영역에 형성되고, N- 영역(9)은 N웰(5) 내에서 우측 영역에 형성될 수 있다. P+ 영역(8)은 P- 영역(7) 내에 형성되고, N+ 영역(10)은 N- 영역(9) 내에 형성된다. 캐소드 전극(14)은 P+ 영역(8) 위에 형성되고, 캐소드 전극(15)은 N+ 영역(10) 위에 형성된다.
P- 영역(6)은 애노드 영역에 대응하는 N-EPI(4)의 영역 내에 형성되고, P+ 영역(11), P+ 영역(12), 및 N+ 영역(13) 각각은 P- 영역(6) 내의 대응하는 영역에 형성된다. 예를 들어, 애노드 영역에 대응하는 N-EPI(4)의 영역이 우측 영역일 때, P+ 영역(11)은 P- 영역(6) 내에서 좌측 영역에 형성되고, P+ 영역(12)은 P- 영역(6) 내에서 우측 영역에 형성되며, N+ 영역(13)은 P- 영역(6)의 중앙에 위치하는 일부 영역에 형성된다. 애노드 전극(16)은 N+ 영역(13)위에 형성된다.
도 3에 도시된 등가 회로를 참조하면, 정전기 방전 회로(1)는 두 개의 트랜지스터(Q1, Q2), 및 저항(R)을 포함한다. 도 2에 도시된 바와 같이, 트랜지스터(Q1)는 P+ 영역(8), N웰(5), 및 P- 영역(6)으로 구성된 PNP 바이폴라 트랜지스터(bipolar transistor)이고, 트랜지스터(Q2)는 N-EPI(4), P- 영역(6), 및 N+ 영역(13)으로 구성된 NPN 바이폴라 트랜지스터이다. 저항(R)은 N웰(5)의 저항 성분을 나타낸다.
트랜지스터(Q1)의 컬렉터는 캐소드 단자(K)에 연결되어 있고, 트랜지스터(Q1)의 베이스는 저항(R)을 통해 캐소드 단자(K)에 연결되어 있으며, 트랜지스터(Q1)의 에미터는 트랜지스터(Q2)의 베이스에 연결되어 있다. 트랜지스터(Q2)의 컬렉터는 저항(R)을 통해 캐소드 단자(K)에 연결되어 있고, 트랜지스터(Q2)이 에미터는 애노드 단자(A)에 연결되어 있다.
캐소드 단자(K)로 유입된 정전기의 전압에 의해 N-EPI(6)와 N+ 영역(13) 사이에 펀치-스루(Punch-Through)가 발생하여, 트랜지스터(Q2)가 턴 -온 된다.
턴-온 된 트랜지스터(Q2)의 전류(I1)는 저항(R)을 통해 흐르게 되고, 저항(R)에 발생하는 전압강하에 의해 트랜지스터(Q1)가 턴-온 된다. 턴-온 된 트랜지스터(Q1)에 의해 트랜지스터(Q2)는 턴-온 상태로 유지된다.
이와 같이, 트랜지스터(Q1) 및 트랜지스터(Q2)가 턴 온 될 때의 전압을 트리거 전압(Trigger Voltage)이라 한다.
정전기 방전 회로(1)가 트리거되면, 트랜지스터(Q1)를 통한 전류에 의해 트랜지스터(Q2)를 더 이상 바이어스할 필요가 없게 되어, 캐소드 전압(K)은 최소값까지 감소하게 되고, 이 전압을 홀딩 전압(Holding Voltage)이라 한다. 그 이후 정전기 방전 회로(1)는 래치 모드(Latch mode)로 동작하여 캐소드 단자(K)를 통해 입력되는 정전기를 방전한다.
P- 영역(7) 및 N- 영역(9)은 애벌런치 항복전압을 제어하기 위해 선택적으로 정전기 방전 회로(1)에 포함될 수 있다. 예를 들어, P- 영역(7) 및 N- 영역(9)은 애벌런치 항복전압을 감소시키는 역할을 수행할 수 있다. 즉, 제1 실시 예에 따른 정전기 방전 회로(1)가 P- 영역(7) 및 N- 영역(9)을 포함하므로, 포함하지 않는 것과 비교해 애벌런치 항복전압이 감소한다. 그러면, 트리거 전압이 감소될 수 있다.
P+ 영역(11) 및 P+ 영역(12)는 N+ 영역(13)의 양 측면을 보호하는 역할을 수행한다. 예를 들어, 정전기에 의한 전류가 도 2에 도시된 점선 화살표와 같이 수평방향으로 흐를 수 있다. 이 때 고농도로 도핑된 P+ 영역(11)에 의해 수평 방향의 전류 경로가 차단될 수 있다.
아울러, N- 영역(9) 및 N+ 영역(10)이 P- 영역(7) 및 P+ 영역(8)에 비해 애노드 영역의 P- 영역(6)에 더 가까운 위치에 형성되어 트랜지스터(Q2)의 컬렉터와 캐소드 사이의 저항이 감소될 수 있다. 그러면, 트리거 전압이 감소될 수 있다.
제2 실시 예에 따른 정전기 방전 회로는 캐소드 전극 및 애노드 전극 이외의 다른 단자에서 발생한 정전기에 의한 전류를 방전시킬 수 있다.
도 4는 제2 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다. 도 5는 도 4의 정전기 방전 회로를 II-II'을 따라 자른 단면도를 나타낸 도면이다. 도 6은 제2 실시 예에 따른 정전기 방전 회로의 등가 회로도이다.
도 4 내지 도 6에 도시된 제2 실시 예의 구성 중 앞서 제1 실시 예와 동일한 구성에 대해서는 도 1 내지 도 3의 도면 부호와 동일한 도면 부호로 표시하고, 그 상세한 설명은 생략한다.도 4 및 5에 도시된 바와 같이, 제2 실시 예에 따른 정전기 방전 회로(100)는 P+ BL(buried layer)(19), p형 웰(p type well, 이하 P웰)(20), 부 영역(sub-region)의 P- 영역(21), 부 영역의 P+ 영역(22), 및 부전극(23)을 더 포함한다. 부전극(23)은 단자(S)에 전기적으로 연결되어 있다.
도 4에서, 부전극(23)이 하나의 전극으로 도시되어 있으나, 다른 실시 예가 이에 한정되는 것은 아니다. P+ 영역(22) 내에 복수의 부전극이 형성될 수 있다. 단자(S)는 기판(substrate)에 연결될 수 있다.
도 5에 도시된 바와 같이, P-SUB(2) 위에 P+ BL(19)이 형성되어 있고, P웰(20)이 P+ BL(19) 위에 형성되어 있다. P- 영역(21)은 P웰(20) 내에 형성되어 있고, P+ 영역(22)은 P- 영역(21) 내에 형성되어 있으며, 부전극(23)은 P+ 영역(22) 위에 형성되어 있다. 도 4에 표시되어 있지 않으나, 도 5에 도시된 바와 같이, 정전기 방전 회로(100)의 표면에 산화막이 형성되어 있다.
도 5에서 정전기 방전 회로(100)의 애노드 영역의 우측에 부영역이 형성되어 있는 것으로 도시되어 있으나, 다른 실시 예가 이에 한정되는 것은 아니다. 정전기 방전 회로(100)의 캐소드 영역의 좌측에 부영역이 위치할 수 있다. 예를 들어, P+ BL(19), P웰(20), P- 영역(21), P+ 영역(22), 및 부전극(23)가 정전기 방전 회로(100)의 캐소드 영역의 좌측에 형성될 수 있다.
도 6에 도시된 등가 회로를 참조하면, 정전기 방전 회로(100)는 세 개의 트랜지스터(Q1, Q2, Q3), 및 저항(R)을 포함한다. 도 3에 도시된 등가 회로와 비교해 정전기 방전 회로(100)는 트랜지스터(Q3)를 더 포함한다. 도 5에 도시된 바와 같이, 트랜지스터(Q3)는 P- 영역(21), N-EPI(4), 및 P- 영역(6)으로 구성된 PNP 바이폴라 트랜지스터(bipolar transistor)이다.
단자(S)로부터 서브-바이어스 전류가 흘러 들어와 P- 영역(21)의 전위가 상승하고, P- 영역(21)과 N-EPI(4) 간의 전압이 포워드 바이어스(forward bias) 전압을 초과하면, 트랜지스터(Q3)의 컬렉터와 베이스간의 PN 다이오드가 도통된다. 그러면, 단자(S)로부터 유입되는 전류가 저항(R)을 통해 캐소드 단자(K)로 흐르게 된다.
이하, 도 7a-7g를 참조하여, 다른 실시 예에 따른 정전기 방전 회로(100)의 제조 방법을 설명한다.
도 7a-7g는 다른 실시 예에 따른 정전기 방전 회로의 제조 공정을 나타낸 도면이다.
먼저, 도 7a에 도시된 바와 같이, p형 타입의 기판인 P-SUB(2)을 형성한다.
도 7b에 도시된 바와 같이, P-SUB(2)의 일부 영역들에 N+ BL(3) 및 P+ BL(19)을 형성할 수 있는 고농도 이온을 주입한다. 예를 들어, P-SUB(2)의 캐소드 영역 및 애노드 영역 전체에 걸쳐 고농도 n형 이온을 주입하여 N+BL(3)을 형성하고, 서브 영역에 고농도 p형 이온을 주입하여 P+ BL(19)을 형성한다. 그리고 에피 성장을 통해 P-SUB(2), N+ BL(3), 및 P+ BL(19) 위에 N-EPI(4)를 형성한다. 제1 실시 예의 정전기 방전 회로(1)를 제조할 때는 P+ BL(19)를 형성하지 않을 수 있다.
도 7c에 도시된 바와 같이, N-EPI(4)의 캐소드 영역에 n형 이온을 도핑하여 N웰(5)을 형성하고, P+ BL(19)가 형성된 N-EPI(4)의 부영역에 p형 이온을 도핑하여 P웰(20)을 형성한다. 정전기 방전 회로(1)를 제조할 때는 P웰(20)을 형성하지 않을 수 있다.
도 7d에 도시된 바와 같이, N웰(5)의 좌측 영역, N-EPI(4)의 애노드 영역, 및 P웰(20)의 일부 영역에 p형 이온을 도핑하여 P- 영역(7), P- 영역(6), 및 P- 영역(21)을 형성하고, N웰(5)의 우측 영역에 n형 이온을 도핑하여 N- 영역(9)를 형성한다. 정전기 방전 회로(1)를 제조할 때는 P- 영역(21)를 형성하지 않을 수 있다.
도 7c에 도시된 바와 같이, 정전기 방전 회로(100)의 표면을 일부 식각하여 산화막을 형성한다.
도 7f에 도시된 바와 같이, N- 영역(9)의 일부 영역 및 P- 영역(6)의 중앙에 대응하는 일부 영역에 n형 이온을 도핑하여 N+ 영역(10) 및 N+ 영역(13)을 형성한다. P- 영역(7)의 일부 영역, P- 영역(6)의 좌우 영역, 및 P- 영역(21)의 일부 영역에 p형 이온을 도핑하여 P+ 영역(8), P+ 영역(11), P+ 영역(12), 및 P+ 영역(22)을 형성한다. 정전기 방전 회로(1)를 제조할 때는 P+ 영역(22)을 형성하지 않을 수 있다.
도 7g에 도시된 바와 같이, P+ 영역(8), N+ 영역(10), 애노드 전극(16), 및 P+ 영역(22) 각각 위에 대응하는 캐소드 전극(14), 캐소드 전극(15), 애노드 전극(16), 및 부전극(23)을 형성한다. 정전기 방전 회로(1)를 제조할 때는 부전극(23)을 형성하지 않는다.
제3 실시 예에 따른 정전기 방전 회로는 캐소드 영역을 더 포함할 수 있다.
도 8은 제3 실시 예에 따른 정전기 방전 회로의 평면도를 나타낸 도면이다. 도 9는 도 8의 정전기 방전 회로를 III-III'을 따라 자른 단면도를 나타낸 도면이다.
도 8 및 도 9에 도시된 제3 실시 예의 구성 중 제2 실시 예와 동일한 구성에 대해서는 도 4 및 도 5의 도면 부호와 동일한 도면 부호로 표시하고, 그 상세한 설명은 생략한다. 제3 실시 예의 등가 회로는 제2 실시 예와 동일하다.
도 8 및 9에 도시된 바와 같이, 제3 실시 예에 따른 정전기 방전 회로(200)는 캐소드 영역의 N- 영역(24) 및 N+ 영역(25), 및 캐소드 전극(26)을 더 포함한다. 세 개의 캐소드 전극(14, 15, 26)은 캐소드 단자(K)에 전기적으로 연결되어 있다.
도 8에서, 캐소드 전극(26)이 하나의 전극으로 도시되어 있으나, 또 다른 실시 예가 이에 한정되는 것은 아니다. N+ 캐소드 영역(25) 내에 복수의 캐소드 전극이 형성될 수 있다.
도 9에 도시된 바와 같이, N- 영역(24)은 N-EPI(4)의 추가적인 캐소드 영역(27) 내에 형성되고, N+ 영역(25)은 N- 영역(24) 내에 형성되며, 캐소드 전극(26)은 N+ 영역(25) 위에 형성되어 있다. 도 8에 표시되어 있지 않으나, 도 9에 도시된 바와 같이, 정전기 방전 회로(200)의 표면에 산화막이 형성되어 있다.
제3 실시 예는 제1 및 제2 실시 예와 비교하여, P- 영역(6)으로 흐르는 전류 경로가 추가될 수 있다. 즉, 캐소드 단자(K)로 유입된 정전기의 전류에 의해 N- 영역(24)와 P- 영역(6) 사이의 애벌런치 항복에 의해 생성되는 홀 전류의 경로가 추가되고, P- 영역(6)의 전위를 빠르게 상승시킬 수 있다..
도 10은 실시 예들에 따른 정전기 방전 회로의 전압-전류 특성과 종래 정전기 방전 회로의 전압-전류 특성을 비교한 그래프이다.
도 10에 도시된 커브(CV1) 및 커브(CV2)는 다른 종류의 종래 정전기 방전 회로에 대한 전압-전류 특성을 나타내고, 커브(CV)는 실시 예들에 따른 정전기 방전 회로의 전압-전류 특성을 나타낸다.
정전기 방전 회로는 내부 회로를 보호하기에 적절한 트리거 전압을 제공할 수 있어야 한다. 또한, 고전압 회로에 적용되는 정전기 방전 회로의 경우 홀딩 전압이 소정 레벨보다 높아야 한다. 아울러, 정전기 방전 회로가 파손될 때의 전류(파손 전류)가 높을수록 정전기에 의해 발생한 전류를 최대한 방전시킬 수 있다.
도 10에서, 전압-전류 특성 곡선에서 전류가 흐른 후 전압이 감소하기 시작하는 지점의 전압이 트리거 전압이고, 전류가 급격히 증가하면서 전압이 가장 낮은 지점의 전압이 홀딩 전압이다.
도 10에 도시된 바와 같이, 커브(CV1)의 트리거 전압(vt1-1)은 대략 70V로 매우 높아 정전기 방전 동작 전에 내부 회로가 파손될 수 있다. 커브(CV2)의 트리거 전압(vt1-2)는 애략 57V로 커브(CV1)에 비해서는 낮다. 실시 예에 따른 정전기 방전 회로의 커브(CV)의 트리거 전압(vt1)은 대략 42V로 커브(CV1) 및 커브(CV2)의 트리거 전압(vt1-1, vt1-2)보다 낮다.
또한, 커브(CV2)의 파손 전류(it2-2)는 대략 3.6A 정도로 낮아, 방전 능력이 부족하다. 커브(CV1)의 파손 전류(it2-1)는 대략 6A로 높지만, 앞서 언급한 바와 같이 트리거 전압(vt1-1)이 지나치게 높다. 또한, 커브(CV1)의 홀딩 전압(vh-1)이 낮아 고전압 회로에 적합하지 않다. 커브(CV2)의 홀딩 전압(vh-2)은 높지만, 앞서 언급한 방전 능력이 부족하다. 커브(CV)의 홀딩 전압(vh)이 높고, 파손 전류(it2)도 높다.
이와 같이, 실시 예들에 따른 정전기 방전 회로는 트리거 전압, 홀딩 전압, 및 파손 전류를 고려할 때, 종래 기술에 비해 정전기 방전을 안정적으로 제공할 수 있다.
이상에서 복수의 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1, 100, 200: 정전기 방전 회로
2: P-SUB
3: N+BL
4: N-EPI
5: NW
6, 7, 21: P- 영역
9, 24: N- 영역
8, 11, 12, 22: P+ 영역
10, 13, 25: N+ 영역
14, 15, 26: 캐소드 전극
16: 애노드 전극

Claims (18)

  1. 기판;
    상기 기판 위에 N+ BL(buried layer);
    상기 N+ BL 및 상기 기판 위에 N-EPI;
    상기 N-EPI의 애노드 영역에 제1 P- 영역;
    상기 제1 P- 영역 내의 제1 N+ 영역;
    상기 N-EPI의 캐소드 영역에 N웰;
    상기 N웰 내의 제1 P+ 영역; 및
    상기 N웰 내에서, 상기 제1 N+ 영역에 상기 제1 P+ 영역보다 가까이 위치하는 제2 N+ 영역
    을 포함하는 정전기 방전 회로.
  2. 제1항에 있어서,
    상기 N웰 내의 제2 P- 영역 및 제1 N- 영역을 더 포함하고,
    상기 제1 P+ 영역은 상기 제2 P- 영역 내에 위치하고, 상기 제2 N+ 영역은 상기 제1 N- 영역 내에 위치하는 정전기 방전 회로.
  3. 제1항에 있어서,
    상기 제1 P- 영역에서, 상기 제1 N+ 영역을 기준으로 좌우에 위치하는 제2 P+ 영역 및 제3 P+ 영역을 더 포함하는 정전기 방전 회로.
  4. 제1항에 있어서,
    상기 제1 P+ 영역 및 상기 제2 N+ 영역은 캐소드 단자에 연결되어 있고, 상기 제1 N+ 영역은 애노드 단자에 연결되어 있는 정전기 방전 회로.
  5. 제1항에 있어서,
    상기 제1 P+ 영역, 상기 N웰, 및 상기 제1 P- 영역을 포함하는 제1 트랜지스터, 상기 N웰, 상기 제1 P- 영역, 및 상기 제1 N+ 영역을 포함하는 제2 트랜지스터, 및 상기 N웰의 저항이 위치하는 정전기 방전 회로.
  6. 제1항에 있어서,
    상기 기판 위에서, 상기 N+ BL의 위치와 다른 서브 영역에 P+ BL(buried layer);
    상기 N-EPI 내에서, 상기 P+ BL 위에 P웰;
    상기 P웰 내에 제3 P- 영역; 및
    상기 제3 P- 영역 내에 제4 P+ 영역
    을 더 포함하는 정전기 방전 회로.
  7. 제6항에 있어서,
    상기 제1 P+ 영역, 상기 N웰, 및 상기 제1 P- 영역을 포함하는 제1 트랜지스터, 상기 N웰, 상기 제1 P- 영역, 및 상기 제1 N+ 영역을 포함하는 제2 트랜지스터, 상기 N웰의 저항, 및 상기 제1 P- 영역, 상기 N-EPI, 및 상기 제3 P- 영역을 포함하는 제3 트랜지스터를 포함하는 정전기 방전 회로.
  8. 제6항에 있어서,
    상기 제4 P+ 영역은 상기 기판에 연결되어 있는 정전기 방전 회로.
  9. 제1항에 있어서,
    상기 N-EPI 내에서, 상기 제1 P- 영역을 기준으로 상기 N웰과 대칭으로 위치하는 제2 N- 영역; 및
    상기 제2 N- 영역 내의 제3 N+ 영역을 더 포함하는 정전기 방전 회로.
  10. 제9항에 있어서,
    상기 제1 P+ 영역, 상기 제2 N+ 영역, 및 상기 제3 N+ 영역이 캐소드 단자에 연결되어 있고, 상기 제1 N+ 영역은 애노드 단자에 연결되어 있는 정전기 방전 회로.
  11. 기판 위에 N+ BL(buried layer)을 형성하는 단계;
    상기 N+ BL 및 상기 기판 위에 N-EPI를 형성하는 단계;
    상기 N-EPI의 캐소드 영역에 n형 이온을 도핑하여 N웰을 형성하는 단계;
    상기 N-EPI의 애노드 영역에 p형 이온을 도핑하여 제1 P- 영역을 형성하고, 상기 N웰 내의 일부 영역에 p형 이온을 도핑하여 제2 P- 영역을 형성하는 단계;
    상기 N웰 내의 다른 영역에 n형 이온을 도핑하여 제1 N- 영역을 형성하는 단계;
    상기 제1 P- 영역의 중앙에 대응하는 일부 영역에 n형 이온을 도핑하여 제1 N+ 영역을 형성하고, 상기 제1 N- 영역 내의 일부 영역에 n형 이온을 도핑하여 제2 N+ 영역을 형성하는 단계; 및
    상기 제2 P- 영역의 일부 영역에 p형 이온을 도핑하여 제1 P+ 영역을 형성하는 단계를 포함하고,
    상기 N웰 내에서, 상기 제2 N+ 영역은 상기 제1 N+ 영역에 대해서 상기 제1 P+ 영역보다 가까이 위치하는 정전기 방전 회로의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 P- 영역에서 상기 제1 N+ 영역의 좌우 영역에 p형 이온을 도핑하여 제2 P+ 영역 및 제3 P+ 영역을 형성하는 단계를 더 포함하는 정전기 방전 회로의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 P+ 영역 및 상기 제2 N+ 영역 각각 위에 캐소드 전극을 형성하는 단계; 및
    상기 제1 N+ 영역 위에 애노드 전극을 형성하는 단계를 더 포함하는
    정전기 방전 회로의 제조 방법.
  14. 제11항에 있어서,
    상기 N+ BL을 형성하는 단계는,
    상기 캐소드 및 애노드 영역 전체에 걸쳐 고농도 n형 이온을 주입하는 단계를 포함하는 정전기 방전 회로의 제조 방법.
  15. 제11항에 있어서,
    상기 기판 위에서, 상기 N+ BL의 위치와 다른 서브 영역에 P+ BL(buried layer)을 형성하는 단계;
    상기 P+ BL 위에 p형 이온을 도핑하여 P웰을 형성하는 단계;
    상기 P웰의 일부 영역에 p형 이온을 도핑하여 제3 P- 영역을 형성하는 단계; 및
    상기 제3 P- 영역의 일부 영역에 p형 이온을 도핑하여 제4 P+ 영역을 형성하는 단계;
    를 더 포함하는 정전기 방전 회로의 제조 방법.
  16. 제15항에 있어서,
    상기 P+ BL을 형성하는 단계는,
    상기 서브 영역에 걸쳐 고농도 p형 이온을 주입하는 단계를 포함하는 정전기 방전 회로의 제조 방법.

  17. 기판;
    상기 기판에 포함된 제1 도전형의 매립층;
    상기 제1 도전형의 매립층 및 상기 기판상의 에피층(epitaxial layer);
    상기 에피층의 캐소드 영역에 포함된 제1 도전형의 웰 영역;
    상기 에피층의 애노드 영역에 포함된 상기 제1 도전형과 반대인 제2 도전형의 제1 저농도 도핑 영역 및 및 상기 제1 도전형의 웰 영역에 포함된 상기 제2 도전형의 제2 저농도 도핑 영역;
    상기 웰 영역에 포함된 제1 도전형의 제1 저농도 도핑 영역;
    상기 제2 도전형의 제1 저농도 도핑 영역의 일부에 포함된 제1 도전형의 제1 고농도 도핑 영역 및 상기 제1 도전형의 제1 저농도 도핑 영역의 일부에 포함된 제1 도전형의 제2 고농도 도핑 영역; 및
    상기 제2 도전형의 제2 저농도 도핑 영역의 일부에 포함된 상기 제2 도전형의 제1 고농도 도핑 영역을 포함하고,
    상기 제1 도전형의 제2 고농도 도핑 영역은 상기 제1 도전형의 웰 영역 내에 위치하고, 상기 제1 도전형의 제1 고농도 도핑 영역은 상기 제2 도전형의 제1 고농도 도핑 영역보다 상기 제1 도전형의 제2 고농도 영역에 더 가깝게 위치한,
    정전기 방지 회로.
  18. 기판;
    상기 기판에 포함된 제1 도전형의 매립층;
    상기 제1 도전형의 매립층 및 상기 기판상의 에피층(epitaxial layer);
    상기 에피층의 애노드 영역에 위치한 상기 제1 도전형의 반대인 제2 도전형의 제1 저농도 도핑 영역;
    상기 제2 도전형의 제1 저농도 도핑 영역에 위치한 제1 도전형의 제1 고농도 도핑 영역;
    상기 에피층의 캐소드 영역에 제1 도전형의 웰 영역;
    상기 제1 도전형의 웰 영역에 위치한 제2 도전형의 제1 고농도 도핑 영역; 및
    상기 제1 도전형의 웰 영역에 위치한 제1 도전형의 제2 고농도 도핑 영역을 포함하고,
    상기 제1 도전형의 제1 고농도 도핑 영역은 상기 제2 도전형의 제1 고농도 도핑 영역보다 상기 제1 도전형의 제2 고농도 도핑 영역에 더 가까운,
    정전기 방지 회로.
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