JP3450297B2 - 静電放電に対して保護するための保護構造体を備えた集積半導体回路 - Google Patents
静電放電に対して保護するための保護構造体を備えた集積半導体回路Info
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Description
電放電に対して保護するための保護構造体を備えた集積
半導体回路に関する。
414934A1から公知である。
または出力側(I/Oポート)を静電的過電圧、および
これに起因する静電放電(Electrostatic Discharge (E
SD))に対して保護するための保護回路を含んでいる。
このいわゆるESD保護素子は、集積半導体回路の入力
パッドと保護すべき入力端子または出力端子との間に接
続されており、寄生過電圧が入力結合されるときにES
D保護素子が導通接続し、寄生過電圧パルスが供給電圧
導体路の1つに放出されるようにする。この種の過電圧
パルスは極端な場合には、構成部材の破壊につながるこ
とがある。
下で、ESD保護素子は保護すべき集積半導体回路の機
能を損なってはならない。このことは、ESD保護素子
のスイッチオン電圧が保護すべき端子パッドの信号電圧
領域の外になければならないことを意味する。良好な保
護作用を発揮するためには、ESD保護素子がクリティ
カルな回路パッドより前に破断しなければならない。こ
のことは通常、それぞれのESD保護素子のスイッチオ
ン電圧を、重要な周辺条件も含めて正確に調整しなけれ
ばならないことを意味する。ここでの周辺条件とは、プ
ロセス経過が保護すべき集積半導体回路の構成素子特性
の点で最適化されており、ESD保護素子を挿入したこ
とにより変化しないことである。
導体回路のごく近傍にある接続パッドの空間的構成から
生じる。とりわけ接続パッドは比較的高い駆動電流のた
めに出力ドライバの近傍に配置される。従ってESD保
護素子はしばしば、出力ドライバが給電を受ける給電線
路に接続される。
して重要なことは、アンペア領域までの短時間の高電流
パルスを、この高電流パルスによって損傷されることな
しに放出できることである。ESDパルスの間に保護素
子はスイッチオンに駆動される。保護素子は全ての給電
端子および信号端子に設けなければならないから、保護
素子はできるだけ小型にスペースをとらないように設計
しなければならない。このことは同時に、放出すべき電
流をできるだけ均等に破断区間全体にわたって分散させ
ることを必要する。これは、保護素子の損傷につながる
得るようなクリティカルな電流密度(二次ブレークダウ
ン)に至るまで、保護素子ででできるだけ高い全体電流
を達成し、ひいては高いESD耐力を達成するためであ
る。
ク特性を有する保護素子、例えばバイポーラトランジス
タまたはサイリスタでは、破断区間の1箇所ないしマル
チフィンガー構造体の1つのフィンガーは点弧し、電流
を放出するが、しかし破断構造体の他の領域ないし他の
フィンガーがスイッチオンしない危険性がある。この作
用によってしばしば保護素子と後置接続された保護すべ
き集積回路とが破壊される。
しばしば、保護素子のベースゾーンでの非常に大きな電
位差である。この電位差は、ベースの層抵抗が非常に大
きいことと放出すべき電流が大きいことにより生じる。
改善は通常、とりわけフィンガー構造体の場合は、ベー
ス領域を適切な金属接続部により相互に接続することに
よってのみ達成される。しかしこのためにはベース領域
の接続が必要である。しかしこのことは大きな面積需要
と結びついている。その上、設計デザインと技術パラメ
ータに依存して、達成される均等性が非常に大きく異な
ることがある。
の利点と作用にについては、欧州特許願EP06239
58A1、並びに冒頭に述べたEP0414934A1
を参照されたい。
頭の述べた形式のESD保護構造体が破断の際に格段に
改善された電流の均等性を有するように構成することで
ある。
成を有する集積半導体回路によって解決される。
SD保護素子として使用され、そのベースは集積制御ト
ランジスタにより制御される。ここで重要なことは、制
御トランジスタの電流増幅率(ベース−コレクタ増幅)
を十分に小さくし、スイッチングトランジスタと制御ト
ランジスタの接続により生じる寄生サイリスタが、高電
流特性曲線が保持電圧に不所望にバックジャンプするこ
とにより点弧することを回避することである。制御トラ
ンジスタの基本値を適切に選択することにより、有利に
はESD保護素子のスイッチオン電圧を調整することが
できる。
をできるだけ低抵抗に構成することである。トレンチ層
の層抵抗は、制御トランジスタのベース端子とスイッチ
ングトランジスタのコレクタ端子との間に配置された集
積抵抗を定め、この抵抗が破断時の電流の均等性を可能
にする。
できるだけ強くドープされている端子ゾーンを介して端
子パッドと接続されている。ここで端子ゾーンは、保護
素子が配置されている部分領域を定める。典型的には部
分領域はエピタキシャル層に配置される。端子ゾーンが
閉じたリングとして部分領域の周囲に配置されていると
特に有利である。
スゾーンおよび/または第2のエミッタゾーンから等間
隔に配置されている。この第2の間隔は典型的には十分
に大きく選択され、寄生バイポーラトランジスタが部分
ゾーンの縁部領域でスイッチオンしないようにする。
のできる第2の集積抵抗は、実質的に接続ゾーンのドー
プ濃度に依存する。付加的に第2の抵抗は電気端子の接
触抵抗にも依存する。
子ゾーンおよび部分領域の側方断面積よりも大きい。
ンないしエピタキシャル層よりも格段に大きなドープ濃
度を有している。エピタキシャル層のドープ濃度はしば
しば集積回路製造のためのプロセス経過により設定され
る。
スを大きくするという要求を満たすため非常に強くドー
プされている。典型的にはこれらのゾーンは1*1019
cm-3以上のドープ濃度を有している。
論理構成部材に適用する。さらなる有利な適用は本発明
をマイクロコントローラに適用することである。
た回路に集積される。ここでスイッチングトランジスタ
はnpnバイポーラトランジスタとすることができ、制
御トランジスタはpnpバイポーラトランジスタとする
ことができる。しかし特に有利には、集積半導体回路並
びにESD保護素子をCMOS技術で製造する。この場
合、スイッチングトランジスタは例えばnチャネルMO
SFETであり、制御トランジスタはpチャネルMOS
FETである。
記載されている。
いて詳細に説明する。
備える公知の集積半導体回路の回路図である。
護構造体を参考例として示す部分断面図である。
実施例の部分断面図である。
実施例の部分断面図である。
る。
同じ素子には特に指示しない限り同じ参照符号が付して
ある。
備える公知の集積半導体回路の回路図である。
ている。集積半導体回路1の第1の電位レール2は第1
の給電電位VCCと、第2の電位レール3は第2の給電
電位VSSと接続されている。第1の給電電位VCCは
例えば供給電圧とすることができる。第2の給電電位V
SSは図示の例では基準アースとすることができる。
続パッド5と接続されている。接続パッド5は、入力信
号を集積半導体回路1に入力結合するための入力端子、
または出力信号を集積半導体回路1から出力結合するた
めの出力端子である。この種の端子は、I/Oポートと
も称される。
はESD保護素子6が接続されている。さらにESD保
護素子6は第2の電位レール3と接続されている。
スタT1および第2のトランジスタT2からなる。トラ
ンジスタT1,T2の導電形式は異なる。すなわち第1
のトランジスタのこの実施例ではnpnトランジスタで
あり、第2のトランジスタはpnpトランジスタであ
る。これらのベース端子とコレクタ端子は相互に1つの
サイリスタとして結合されている。この実施例ではトラ
ンジスタT1,T2はバイポーラとして実現されてい
る。もちろん2つのトランジスタT1,T2をMOSF
ETとして、バリア層FETとして、サイリスタとし
て、または適切に接続されたIGBTとして実現するこ
とも考えられる。
路4と第2の電位レール3との間に接続されている。も
ちろん、ESD保護素子を接続線路4と第1の電位レー
ルとの間、ないし接続線路4と両方の電位レール2,3
の間に配置することも考えられる。
端子パッド5を介して入力結合される寄生障害信号に対
して保護する。この寄生障害信号はESD保護素子6に
よって、電位レール2,3の1つで導出され、従って集
積半導体回路1に到達することはない。
搬送時ないし取り扱い時に発生する。これにより半導体
チップは静電的に荷電することがある。静電荷電が集積
半導体回路1に入力結合されると、極端な場合には集積
半導体回路1の破壊につながる。
めに典型的には、いわゆるヒューマンボディモデル(H
BM)が使用される。ヒューマンボディモデルの等価回
路は、容量100pFのコンデンサと1.5kΩの抵抗
からなるローパスフィルタと見なすことができる。ヒュ
ーマンボディモデルはヒトにより入力結合される障害信
号をシミュレートする。別のモデル、例えばいわゆるチ
ャージデバイスモデル(CDM)を適用することもでき
る。
D保護素子を示す。このESD保護素子は1つのサイリ
スタに接続された2つのバイポーラトランジスタにより
構成される。
る。半導体本体7は典型的にはシリコン基板からなる。
半導体本体7はディスク裏面8と基板表面9を有する。
ディスク裏面8は例えば普及している大面積金属化部を
介して基準電位に接続されている。この実施例では、半
導体本体7のシリコン基板はpドープされており、ディ
スク裏面8で基準アースの電位に接続されている。もち
ろん半導体基板をnドープすることも考えられる。
プされたエピタキシャル層10が被着されている。ES
D保護構造体の機能に対しては複数のエピタキシャル層
10を上下に配置するか、またはエピタキシャル層10
を完全に省略することもできる。エピタキシャル層10
のドープ濃度は集積半導体回路1の製造プロセス経過に
よって設定される。典型的にはエピタキシャル層は1*
1015cm-3から1*1018cm-3のドープ濃度を有する。
1が設けられている。この種のトレンチ層11はバリア
レイヤーとも称される。この実施例ではトレンチ層11
はn+ドープされている。トレンチ層は例えばドーパを
基板表面9に、エピタキシャル層10の成長前に取り付
け、続いて適切な温度で拡散することにより形成され
る。
イオン打ち込みにより、エピタキシャル層10の成長後
または成長中に形成することも有利である。所望の垂直
プロフィールを達成するためにここではしばしば、適切
なエネルギーおよびドープ量での多重打ち込みが必要で
ある。ここではドープ原子を拡散領域9に均一に分散さ
せるための温度処理ステップが続く。
しばしば、集積回路1の製造プロセス経過により設定さ
れる。しかし本発明で重要なことは、トレンチ層11を
できるだけ低抵抗に構成することである。このことに基
づきトレンチ層11は典型的には1019cm-3よりも大き
いドープ濃度を有する。エピタキシャル層10の厚さは
技術に応じて、1から10μmの間で変化する。
半導体本体1のディスク前面12と接続されている。接
続ゾーン16はトレンチ層11と同じ導電形式であり、
1*1019cm-3より大きいドープ濃度を有する。接続ゾ
ーン16はこの実施例では、ディスク表面12から半導
体本体7の中へ延在しており、トレンチ層11に接続し
ている。接続ゾーン16はここでは深い打ち込み領域と
して構成されているが、しかしトレンチとして公知のト
レンチ技術で構成することもできる。
造体として示されている。しかしリング状の構造体が必
ずしも必要なわけではない。接続ゾーン16のリング状
の構造体は、円形、矩形または多角形に構成することも
できる。トレンチ層11と接続ゾーン16とはいわゆる
エピタキシャル層10の部分領域10’を含んでいる。
つのベースゾーン13が配置されている。ベースゾーン
13はこの実施例ではpドープされており、ウェル状に
構成されている。付加的にベースゾーン13の中ではデ
ィスク表面12にウェル状の第1のエミッタゾーン14
が配置されている。この第1のエミッタゾーンの導電形
式は反対である。第1のエミッタゾーン14はベースゾ
ーン13に同心に配置されており、この実施例では非常
に大きなドープ濃度を有する。隣接するベースゾーン1
3の間には第2のエミッタゾーン15が設けられてい
る。第2のエミッタゾーンはp+ドープされており、同
じようにウェル状にディスク表面12に配置されてい
る。第2のエミッタゾーン15をベースゾーン13と接
続ゾーン16との間に配置することも考えられる。
典型的には5*1019cm-3のドープ濃度を有する。エミ
ッタゾーンウェルの打ち込みプロフィールは約1μmだ
け半導体本体7の中に突出している。ベースゾーンは典
型的には1016から1017cm-3のドープ濃度を有してお
り、そのウェルは約2.5μmの深さを有する。上記の
値はSPT構成素子に対して典型的なものである。高周
波に適用する場合にはこれらの値はμm領域以下にな
る。
は部分領域10’においていわゆるフィンガー構造体に
図3に相応して配置されている。メアンダ状、同心状、
または類似の構造も考えられる。フィンガー構造体は有
利には多数のベースゾーン13と多数の第2のエミッタ
ゾーン15を有する。しかし見やすくするために図2に
は2つのベースゾーン13と第2のエミッタゾーン15
が1つだけ図示されている。
15との間隔は第1の間隔d1により示されている。第
1の間隔d1は制御トランジスタT2のベース幅を定め
る。ベース幅、すなわち第1の間隔d1を介して制御ト
ランジスタT2の増幅率が調整される。典型的にはこの
間隔はSPT技術では20μmより大きく、高周波適用
では約2μmである。
15は部分領域10’に次のように配置されている。す
なわちこれらが接続ゾーン16から第2の間隔d2だけ
離れているように配置されている。ここでこの第2の間
隔d2の大きさは、側方の寄生npnバイポーラトラン
ジスタが部分領域10’の縁部領域で抑圧されるように
選択される。
ーン13、並びに第2のエミッタゾーン15はエピタキ
シャル層15に次のように配置される。すなわちこれら
が垂直方向に直接、トレンチ層11の上に配置され、ト
レンチ層11からは離間しているように配置される。
にトレンチ層11とベースゾーン13との間の第3の間
隔d3はスイッチングトランジスタT1のスイッチオン
電圧を表す。
15はこの実施例ではウェル状に構成されている。しか
しV字状、U字状、トレンチ状、または類似の構造も考
えられる。これらのゾーン13,14,15は有利には
半導体本体7への拡散またはイオン打ち込みにより取り
付けられる。しかし例えばデポジット等の択一的製造手
段も考えられる。
15は通常の接触接続部17,18,19を介してディ
スク表面12に接触接続されている。ここでは第1のエ
ミッタゾーン14の第1のコンタクト電極17がそれぞ
れ第2の電位レール3と、そして基準アースと接続され
ている。第1のエミッタゾーン14の第2および第3の
コンタクト電極18,19および端子ゾーン16はそれ
ぞれ端子パッド5と接続されている。
けられている。このバッファゾーンはディスク前面12
から全エピタキシャル層10を通って半導体本体7まで
延在している。この実施例ではバッファゾーン20はp
ドープされたシリコンからなる。しかしバッファゾーン
20は通常のバッファ材料、例えば二酸化シリコン、窒
化シリコン等により形成することもできる。バッファゾ
ーン20は通常のようにシールド機能を有し、ESD保
護構造体を集積半導体回路2ないし半導体チップに対し
て分離する。
p+ドープされたシリコンからなる。この場合、通流方
向に極性付けられたpnダイオードをトレンチ層11と
pドープされた基板7との間で、例えば負のパルスを放
出するために使用することができる。そうすればこの負
のパルスはp+ドープされたバッファゾーン20を介し
て放出することができる。
保護構造体の等価回路が半導体本体7の断面に示されて
いる。このESD保護構造体は2つのスイッチングトラ
ンジスタT1と2つの制御トランジスタT2からなる。
スイッチングトランジスタはここではnpnバイポーラ
トランジスタであり、そのエミッタ、ベースおよびコレ
クタは第1のエミッタゾーン14,ベースゾーン13お
よびトレンチ層11により形成される。制御トランジス
タT2はpnpバイポーラトランジスタであり、そのエ
ミッタ、ベースおよびコレクタは第2のエミッタゾーン
15,トレンチ層11およびベースゾーン13により形
成される。
トランジスタT2のコレクタ端子ないしベース端子は1
つのサイリスタ構造体に相互に接続されている。制御ト
ランジスタはスイッチングトランジスタを導通状態およ
び阻止状態に制御する。
ランジスタT1のコレクタ端子および制御トランジスタ
T2のベース端子と接続されており、トレンチ層11は
それぞれ抵抗R1である。第1の抵抗R1はトレンチ層
11のコンダクタンスにより決められる。
1と接続パッド5との間に第2の抵抗R2が設けられて
いる。第2の抵抗R2は接続ゾーンのコンダクタンス並
びに接触抵抗によって決められる。
は、接続ソーン16のリング構造体により閉じられた断
面積よりも少なくとも大きい。リング状の接続ゾーン1
6並びにトレンチ層11は実際的な理由から正方形また
は矩形に構成されている。しかし、これらのゾーン1
1,16を円形ないし丸形に構成しても有利である。後
者の場合、ベースゾーン13とエミッタゾーン14,1
5はフィンガー形状には配置されず、例えば円形状に構
成される。
され、この障害信号が制御トランジスタT2のスイッチ
ングしきい値を上回ると、ダイオード回路に接続された
制御トランジスタT2のpn接合部で空間電荷ゾーンが
崩壊する。制御トランジスタT2は導通する。これによ
りスイッチングトランジスタT1のベースは、制御電流
が十分に大きい場合にはこれも導通するように制御され
る。このようにして、端子パッド5から接続ゾーン1
6,トレンチ層11,ベースゾーン13を介し、エミッ
タゾーン14,およびひいては第2の電位レール3に至
る電流経路が生じる。そして障害信号は第2の電位レー
ル3に放出され、集積半導体回路1には達しない。
イポーラトランジスタに基づき、そのpベースは集積さ
れたpnpバイポーラトランジスタ(例えば2フィンガ
ー構造体の場合)によって制御される。そしてこのES
D保護素子は、オープンベースを備えた構造に対して5
0%だけ高い破損しきい値を示す。このことは次のよう
に説明される。垂直型npnトランジスタ(ここではス
イッチングトランジスタT1)が局所的に破断するとす
る。端子領域16、およびトレンチ層11のコレクタ、
ひいては側方pnpトランジスタ(制御トランジスタT
2)のベース領域における電圧降下に基づいて、この側
方pnpトランジスタが制御される。トレンチ層11の
コンダクタンスが高いことにより、このことは制御トラ
ンジスタT2の全幅にわたって行われる。これにより他
の局所的スイッチングトランジスタT1の導通する。
所的サイリスタが相応に不均一な電流分布によって点弧
しないように、また回路特性に対して不適切な、特性曲
線のバックジャンプにより点弧しないように注意しなけ
ればならない。このバックジャンプは典型的には約1.
4Vの非常に小さな保持電圧までである。
の2つの別の実施例を示す。見やすくするために等価回
路の図示は図3と図4の部分断面図では省略されてい
る。
に図2のESD保護構造体と同じ構造を有している。図
3と図4のESD保護構造体の重要な相違点は、トレン
チ層11の構造にある。
n+ドープされた部分領域11’を有している。その他
の、部分領域11’により占有されないトレンチ層11
の領域は典型的には、半導体本体7ないしはエピタキシ
ャル層10のドーピングを有している。
ドープされた部分領域11’を有している。これらの部
分領域11’は一方では垂直方向で第2のエミッタゾー
ン15の下に配置されている。他方ではこれらの部分領
域11’は端子ゾーン16と接触接続している。トレン
チ層11には部分領域11’の間に別の部分領域11”
が配置されている。この別の部分領域11”はここでは
部分領域11’よりも非常に小さく構成されている。部
分領域11”はテープ状、球形等に構成することができ
る。
領域11’と別の部分領域11”は典型的には、必ずし
も必要ではないがその作製後に相互に分離される。部分
領域11’と別の部分領域11”とはイオン打ち込みに
より、または拡散によって形成することができる。少な
くとも局所的に均質なドープ濃度をトレンチ層11で達
成するために、部分領域11’と別の部分領域11”の
作製後に典型的には温度処理ステップが続く。この温度
処理ステップにより、トレンチ層11には少なくとも局
所的に均質なドープ濃度が達成される。ここで典型的に
は部分領域11’は別の部分領域11”よりも大きなド
ープ濃度を有する。
作製することにより、第1のトランジスタT1が次のよ
うに構成される。すなわちトレンチ層11が構造化され
た打ち込み部として構成され、付加的なプロセスステッ
プなしでドープ濃度をトレンチ層11で適切に調整する
ことができるのである。エピタキシャル層11の厚さは
典型的には、第1のトランジスタT1のベースとコレク
タとの間に形成される空間電荷ゾーンがトレンチ層によ
り制限されるように選択されるから、トレンチ層11で
の比較的に低いドープ濃度により比較的に高い破断電圧
ないしは比較的に高い保持電圧を達成することができ
る。
通制御に対して重要なことは、第2のトランジスタT2
を均等に制御することである。しかしこのことは、第2
のトランジスタT2のベース端子が垂直方向の投影で低
抵抗に構成されていることを必要とする。このことは、
本発明のトレンチ層11の構造化によって、部分領域1
1’および別の部分領域11”より達成される(図3と
図4参照)。これにより同様のESD耐力を有する同形
式の(しかしトレンチ層11の構造は異なる)ESD保
護構造体に対して比較的に高い保持電圧を達成すること
ができる。従って図3と図4のESD保護構造体によ
り、保持電圧をさらに良好に調整することができる。
の平面図である。ここでは見やすくするために電極1
7,18,19並びに接続線路は図示されていない。
ーン13からなり、これらにはそれぞれ第1のエミッタ
ゾーン14が中央に配置されている。それぞれ隣接する
ベースゾーン13の間には、等間隔で第2のエミッタゾ
ーン15が配置されている。ベースゾーン13と第2の
エミッタゾーン15との間の間隔は第1の間隔d1によ
り与えられる。第2の間隔d2はベースゾーン13ない
しエミッタゾーン14から接続ゾーン16までの間隔を
定める。接続ゾーン16はベースゾーン13並びにエミ
ッタゾーン14,15をリング状の取り囲む。このリン
グ状の領域は部分領域10’を定める。
一点鎖線で示されている。ここでトレンチ層11の側方
断面積は、図示のようにリング状の接続ゾーン16によ
り取り囲まれた側方断面積と少なくとも同じ大きさでな
ければならない。
16と、フィンガー構造体を含む部分領域10’とは矩
形に構成されている。電界を均質に分布させるために
は、接続領域16,トレンチ層11並びにベースゾーン
13とフィンガー構造体のエミッタゾーン14,15の
エッジないし角が丸く成形されていると有利である。
ーラ、半導体メモリまたは論理構成素子でのESD保護
素子に適用する。
D保護素子は有利にはバイポーラで実現され、スマート
・パワー技術で作製される。しかし集積半導体回路1並
びにESD保護回路をCMOS技術で作製することも有
利である。 [図面の簡単な説明]
る公知の集積半導体回路の回路図である。
のESD保護構造体の部分断面図である。
部分断面図である。
部分断面図である。
Claims (14)
- 【請求項1】 少なくとも1つの半導体本体(7)に配
置された集積半導体回路(1)であって、半導体本体(7)は、 少なくとも1つの接続パッド
(5)と、少なくとも1つの第1の電位レール(2)
と、少なくとも1つの第2の電位レール(3)と、集積
半導体回路(1)を静電放電に対して保護するための少
なくとも1つの保護素子(6)と、少なくとも1つのト
レンチ層(11)とを有し、a) 前記第1の接続パッド(5)は、導電接続線路
(4)を介して集積半導体回路(1)と接続されてお
り、b) 前記第1の電位レール(2)は、動作時に第1の給
電電位(VCC)を集積半導体回路(1)に導き、c) 前記第2の電位レール(3)は、動作時に第2の給
電電位(VSS)を集積半導体回路(1)に導き、d) 前記保護素子(6)は、前記接続パッド(5)と集
積半導体回路(1)との間に配置されており、かつ前記
電位レール(2,3)の少なくとも1つに接続されてお
り、 前記保護素子(6)は、第1の導電形式の多数電荷キャ
リアを備えた複数の第1のトランジスタ(T1)と、第
2の導電形式の多数電荷キャリアを備えた複数の第2の
トランジスタ(T2)とを有し、 当該第1および第2のトランジスタ(T1,T2)はそ
れらのベース端子とコレクタ端子とを相互に結合するこ
とにより1つのサイリスタ構造体として接続されてお
り、e)前記トレンチ層(11)は第1の集積抵抗(R1)
を有し、 かつ第2のトランジスタ(T2)のベース端子
と、第1のトランジスタ(T1)のコレクタ端子とを形
成し、 f)前記 トレンチ層(11)には、低抵抗値の第1の集
積抵抗として、複数の部分領域(11’、11”)が順
次並置され、かつ当該複数の部分領域は相互に離間して
配置されており、 該部分領域(11’、11”)は、当該部分領域(1
1’、11”)を含まないトレンチ層(11)の領域よ
りも大きなドープ濃度を有している、 ことを特徴とする集積半導体回路。 - 【請求項2】 前記保護素子(6)は、トレンチ層(1
1)の上の部分ゾーン(10’)に配置されており、該
部分領域は次の特徴を有する: ・第1の導電形式の少なくとも1つのベースゾーン(1
3)がウェル状に構成されており、第1のトランジスタ
(T1)のベース端子並びに第2のトランジスタ(T
2)のコレクタ端子を形成し、 ・第2の導電形式の少なくとも1つのエミッタゾーン
(15)がウェル状に構成されており、かつベースゾー
ン(13)から第1の間隔(d1)により離間されてお
り、かつ制御トランジスタ(T2)のエミッタ端子を形
成する、請求項1記載の集積半導体回路。 - 【請求項3】 第1の抵抗(R1)のコンダクタンス
は、トレンチ層(11)のドープ濃度によって定められ
る、請求項1記載の集積半導体回路。 - 【請求項4】 第1のトランジスタ(T1)はスイッチ
ングトランジスタであり、第2のトランジスタ(T2)
はスイッチングトランジスタを制御するための制御トラ
ンジスタである、請求項1から3までのいずれか1項記
載の集積半導体回路。 - 【請求項5】 制御トランジスタ(T2)のベース・コ
レクタ増幅率はスイッチングトランジスタの増幅率より
も非常に小さい、請求項4記載の集積半導体回路。 - 【請求項6】 制御トランジスタ(T2)のベース・コ
レクタ増幅率は第1の間隔(d1)により設定される、
請求項4または5記載の集積半導体回路。 - 【請求項7】 少なくとも1つの端子ゾーン(16)が
設けられており、該端子ゾーンはトレンチ層(11)に
接続されており、かつ電位レール(2,3)の1つと接
続されている、請求項1から6までのいずれか1項記載
の集積半導体回路。 - 【請求項8】 端子ゾーン(16)は、第2の間隔(d
2)により等間隔にベースゾーン(13)および/また
は第2のエミッタゾーン(15)から離間している、請
求項7記載の集積半導体回路。 - 【請求項9】 第2の集積抵抗(R2)が設けられてお
り、 該集積抵抗のコンダクタンスは端子ゾーン(16)のド
ープ濃度により調整される、請求項7または8記載の集
積半導体回路。 - 【請求項10】 端子ゾーン(16)は閉じたリングと
して部分ゾーン(10’)の周囲に配置されている、請
求項7から9までのいずれか1項記載の集積半導体回
路。 - 【請求項11】 トレンチ層(11)の側方断面積は、
端子ゾーン(16)および部分ゾーン(10’)からの
側方断面積よりも大きい、請求項7から10までのいず
れか1項記載の集積半導体回路。 - 【請求項12】 部分ゾーン(10’)は半導体本体
(7)のエピタクシャル層(10)に配置されている、
請求項2から11までのいずれか1項記載の集積半導体
回路。 - 【請求項13】 第1のエミッタゾーン(14)はベー
スゾーン(13)よりも大きなドープ濃度を有する、請
求項2から12までのいずれか1項記載の集積半導体回
路。 - 【請求項14】 トレンチ層(11)の最大ドープ濃度
は少なくとも1*1019cm-3である、請求項1から
13までのいずれか1項記載の集積半導体回路。
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