JP3450297B2 - 静電放電に対して保護するための保護構造体を備えた集積半導体回路 - Google Patents

静電放電に対して保護するための保護構造体を備えた集積半導体回路

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Description

【発明の詳細な説明】
【０００１】本発明は、請求項１の上位概念による、静
電放電に対して保護するための保護構造体を備えた集積
半導体回路に関する。
【０００２】この種のいわゆるＥＳＤ保護素子はＥＰ０
４１４９３４Ａ１から公知である。
【０００３】チップに集積された半導体回路は、入力側
または出力側（Ｉ／Ｏポート）を静電的過電圧、および
これに起因する静電放電（Electrostatic Discharge (E
SD)）に対して保護するための保護回路を含んでいる。
このいわゆるＥＳＤ保護素子は、集積半導体回路の入力
パッドと保護すべき入力端子または出力端子との間に接
続されており、寄生過電圧が入力結合されるときにＥＳ
Ｄ保護素子が導通接続し、寄生過電圧パルスが供給電圧
導体路の１つに放出されるようにする。この種の過電圧
パルスは極端な場合には、構成部材の破壊につながるこ
とがある。
【０００４】例えば製品仕様書に規定された動作条件の
下で、ＥＳＤ保護素子は保護すべき集積半導体回路の機
能を損なってはならない。このことは、ＥＳＤ保護素子
のスイッチオン電圧が保護すべき端子パッドの信号電圧
領域の外になければならないことを意味する。良好な保
護作用を発揮するためには、ＥＳＤ保護素子がクリティ
カルな回路パッドより前に破断しなければならない。こ
のことは通常、それぞれのＥＳＤ保護素子のスイッチオ
ン電圧を、重要な周辺条件も含めて正確に調整しなけれ
ばならないことを意味する。ここでの周辺条件とは、プ
ロセス経過が保護すべき集積半導体回路の構成素子特性
の点で最適化されており、ＥＳＤ保護素子を挿入したこ
とにより変化しないことである。
【０００５】別の重要な周辺条件は、保護すべき集積半
導体回路のごく近傍にある接続パッドの空間的構成から
生じる。とりわけ接続パッドは比較的高い駆動電流のた
めに出力ドライバの近傍に配置される。従ってＥＳＤ保
護素子はしばしば、出力ドライバが給電を受ける給電線
路に接続される。
【０００６】上位概念記載のＥＳＤ保護素子の機能に対
して重要なことは、アンペア領域までの短時間の高電流
パルスを、この高電流パルスによって損傷されることな
しに放出できることである。ＥＳＤパルスの間に保護素
子はスイッチオンに駆動される。保護素子は全ての給電
端子および信号端子に設けなければならないから、保護
素子はできるだけ小型にスペースをとらないように設計
しなければならない。このことは同時に、放出すべき電
流をできるだけ均等に破断区間全体にわたって分散させ
ることを必要する。これは、保護素子の損傷につながる
得るようなクリティカルな電流密度（二次ブレークダウ
ン）に至るまで、保護素子ででできるだけ高い全体電流
を達成し、ひいては高いＥＳＤ耐力を達成するためであ
る。
【０００７】とりわけ破断時にいわゆるスナップ−バッ
ク特性を有する保護素子、例えばバイポーラトランジス
タまたはサイリスタでは、破断区間の１箇所ないしマル
チフィンガー構造体の１つのフィンガーは点弧し、電流
を放出するが、しかし破断構造体の他の領域ないし他の
フィンガーがスイッチオンしない危険性がある。この作
用によってしばしば保護素子と後置接続された保護すべ
き集積回路とが破壊される。
【０００８】この不均等なスイッチオンに対する原因は
しばしば、保護素子のベースゾーンでの非常に大きな電
位差である。この電位差は、ベースの層抵抗が非常に大
きいことと放出すべき電流が大きいことにより生じる。
改善は通常、とりわけフィンガー構造体の場合は、ベー
ス領域を適切な金属接続部により相互に接続することに
よってのみ達成される。しかしこのためにはベース領域
の接続が必要である。しかしこのことは大きな面積需要
と結びついている。その上、設計デザインと技術パラメ
ータに依存して、達成される均等性が非常に大きく異な
ることがある。
【０００９】ＥＳＤ保護素子のさらなる詳細、構成、そ
の利点と作用にについては、欧州特許願ＥＰ０６２３９
５８Ａ１、並びに冒頭に述べたＥＰ０４１４９３４Ａ１
を参照されたい。
【００１０】従来技術から出発して本発明の課題は、冒
頭の述べた形式のＥＳＤ保護構造体が破断の際に格段に
改善された電流の均等性を有するように構成することで
ある。
【００１１】本発明によればこの課題は、請求項１の構
成を有する集積半導体回路によって解決される。
【００１２】垂直型集積スイッチングトランジスタがＥ
ＳＤ保護素子として使用され、そのベースは集積制御ト
ランジスタにより制御される。ここで重要なことは、制
御トランジスタの電流増幅率（ベース−コレクタ増幅）
を十分に小さくし、スイッチングトランジスタと制御ト
ランジスタの接続により生じる寄生サイリスタが、高電
流特性曲線が保持電圧に不所望にバックジャンプするこ
とにより点弧することを回避することである。制御トラ
ンジスタの基本値を適切に選択することにより、有利に
はＥＳＤ保護素子のスイッチオン電圧を調整することが
できる。
【００１３】ここで本発明に重要なことは、トレンチ層
をできるだけ低抵抗に構成することである。トレンチ層
の層抵抗は、制御トランジスタのベース端子とスイッチ
ングトランジスタのコレクタ端子との間に配置された集
積抵抗を定め、この抵抗が破断時の電流の均等性を可能
にする。
【００１４】ここでトレンチ層は、良導電性の理由から
できるだけ強くドープされている端子ゾーンを介して端
子パッドと接続されている。ここで端子ゾーンは、保護
素子が配置されている部分領域を定める。典型的には部
分領域はエピタキシャル層に配置される。端子ゾーンが
閉じたリングとして部分領域の周囲に配置されていると
特に有利である。
【００１５】ここで接続ゾーンは第２の間隔によりベー
スゾーンおよび／または第２のエミッタゾーンから等間
隔に配置されている。この第２の間隔は典型的には十分
に大きく選択され、寄生バイポーラトランジスタが部分
ゾーンの縁部領域でスイッチオンしないようにする。
【００１６】制御トランジスタの制御性を調整すること
のできる第２の集積抵抗は、実質的に接続ゾーンのドー
プ濃度に依存する。付加的に第２の抵抗は電気端子の接
触抵抗にも依存する。
【００１７】典型的にはトレンチ層の側方断面積は、端
子ゾーンおよび部分領域の側方断面積よりも大きい。
【００１８】典型的にはエミッタゾーンは、ベースゾー
ンないしエピタキシャル層よりも格段に大きなドープ濃
度を有している。エピタキシャル層のドープ濃度はしば
しば集積回路製造のためのプロセス経過により設定され
る。
【００１９】トレンチ層と接続ゾーンは、コンダクタン
スを大きくするという要求を満たすため非常に強くドー
プされている。典型的にはこれらのゾーンは１＊１０19
cm-3以上のドープ濃度を有している。
【００２０】特に有利には本発明を半導体メモリまたは
論理構成部材に適用する。さらなる有利な適用は本発明
をマイクロコントローラに適用することである。
【００２１】典型的には本発明はバイポーラで実現され
た回路に集積される。ここでスイッチングトランジスタ
はｎｐｎバイポーラトランジスタとすることができ、制
御トランジスタはｐｎｐバイポーラトランジスタとする
ことができる。しかし特に有利には、集積半導体回路並
びにＥＳＤ保護素子をＣＭＯＳ技術で製造する。この場
合、スイッチングトランジスタは例えばｎチャネルＭＯ
ＳＦＥＴであり、制御トランジスタはｐチャネルＭＯＳ
ＦＥＴである。
【００２２】有利な構成および改善形態は従属請求項に
記載されている。
【００２３】以下本発明を図面に示された実施例に基づ
いて詳細に説明する。
【００２４】図１は、前置接続されたＥＳＤ保護素子を
備える公知の集積半導体回路の回路図である。
【００２５】図２は、半導体システムにおけるＥＳＤ保
護構造体を参考例として示す部分断面図である。
【００２６】図３は、本発明のＥＳＤ保護構造体の第２
実施例の部分断面図である。
【００２７】図４は、本発明のＥＳＤ保護構造体の第３
実施例の部分断面図である。
【００２８】図５は、図２に示した構造体の平面図であ
る。
【００２９】全ての図面において同じ素子または機能の
同じ素子には特に指示しない限り同じ参照符号が付して
ある。
【００３０】図１は、前置接続されたＥＳＤ保護素子を
備える公知の集積半導体回路の回路図である。
【００３１】図１には１により集積半導体回路が示され
ている。集積半導体回路１の第１の電位レール２は第１
の給電電位ＶＣＣと、第２の電位レール３は第２の給電
電位ＶＳＳと接続されている。第１の給電電位ＶＣＣは
例えば供給電圧とすることができる。第２の給電電位Ｖ
ＳＳは図示の例では基準アースとすることができる。
【００３２】接続線路４を介して集積半導体回路１は接
続パッド５と接続されている。接続パッド５は、入力信
号を集積半導体回路１に入力結合するための入力端子、
または出力信号を集積半導体回路１から出力結合するた
めの出力端子である。この種の端子は、Ｉ／Ｏポートと
も称される。
【００３３】接続パッド５と集積半導体回路１との間に
はＥＳＤ保護素子６が接続されている。さらにＥＳＤ保
護素子６は第２の電位レール３と接続されている。
【００３４】図１のＥＳＤ保護素子６は第１のトランジ
スタＴ１および第２のトランジスタＴ２からなる。トラ
ンジスタＴ１，Ｔ２の導電形式は異なる。すなわち第１
のトランジスタのこの実施例ではｎｐｎトランジスタで
あり、第２のトランジスタはｐｎｐトランジスタであ
る。これらのベース端子とコレクタ端子は相互に１つの
サイリスタとして結合されている。この実施例ではトラ
ンジスタＴ１，Ｔ２はバイポーラとして実現されてい
る。もちろん２つのトランジスタＴ１，Ｔ２をＭＯＳＦ
ＥＴとして、バリア層ＦＥＴとして、サイリスタとし
て、または適切に接続されたＩＧＢＴとして実現するこ
とも考えられる。
【００３５】この実施例ではＥＳＤ保護素子６は接続線
路４と第２の電位レール３との間に接続されている。も
ちろん、ＥＳＤ保護素子を接続線路４と第１の電位レー
ルとの間、ないし接続線路４と両方の電位レール２，３
の間に配置することも考えられる。
【００３６】ＥＳＤ保護素子６は集積半導体回路１を、
端子パッド５を介して入力結合される寄生障害信号に対
して保護する。この寄生障害信号はＥＳＤ保護素子６に
よって、電位レール２，３の１つで導出され、従って集
積半導体回路１に到達することはない。
【００３７】この種の障害信号は例えば半導体チップの
搬送時ないし取り扱い時に発生する。これにより半導体
チップは静電的に荷電することがある。静電荷電が集積
半導体回路１に入力結合されると、極端な場合には集積
半導体回路１の破壊につながる。
【００３８】障害信号の入力結合をシミュレートするた
めに典型的には、いわゆるヒューマンボディモデル（Ｈ
ＢＭ）が使用される。ヒューマンボディモデルの等価回
路は、容量１００ｐＦのコンデンサと１．５ｋΩの抵抗
からなるローパスフィルタと見なすことができる。ヒュ
ーマンボディモデルはヒトにより入力結合される障害信
号をシミュレートする。別のモデル、例えばいわゆるチ
ャージデバイスモデル（ＣＤＭ）を適用することもでき
る。
【００３９】図２は、部分回路図に参考例としてのＥＳ
Ｄ保護素子を示す。このＥＳＤ保護素子は１つのサイリ
スタに接続された２つのバイポーラトランジスタにより
構成される。
【００４０】図２には７により半導体本体が示されてい
る。半導体本体７は典型的にはシリコン基板からなる。
半導体本体７はディスク裏面８と基板表面９を有する。
ディスク裏面８は例えば普及している大面積金属化部を
介して基準電位に接続されている。この実施例では、半
導体本体７のシリコン基板はｐドープされており、ディ
スク裏面８で基準アースの電位に接続されている。もち
ろん半導体基板をｎドープすることも考えられる。
【００４１】半導体本体７の基板表面９には、弱くドー
プされたエピタキシャル層１０が被着されている。ＥＳ
Ｄ保護構造体の機能に対しては複数のエピタキシャル層
１０を上下に配置するか、またはエピタキシャル層１０
を完全に省略することもできる。エピタキシャル層１０
のドープ濃度は集積半導体回路１の製造プロセス経過に
よって設定される。典型的にはエピタキシャル層は１＊
１０15cm-3から１＊１０18cm-3のドープ濃度を有する。
【００４２】付加的に図２に示すように、トレンチ層１
１が設けられている。この種のトレンチ層１１はバリア
レイヤーとも称される。この実施例ではトレンチ層１１
はｎ+ドープされている。トレンチ層は例えばドーパを
基板表面９に、エピタキシャル層１０の成長前に取り付
け、続いて適切な温度で拡散することにより形成され
る。
【００４３】しかしトレンチ層１１を半導体本体７への
イオン打ち込みにより、エピタキシャル層１０の成長後
または成長中に形成することも有利である。所望の垂直
プロフィールを達成するためにここではしばしば、適切
なエネルギーおよびドープ量での多重打ち込みが必要で
ある。ここではドープ原子を拡散領域９に均一に分散さ
せるための温度処理ステップが続く。
【００４４】トレンチ層１１のドープ濃度は同じように
しばしば、集積回路１の製造プロセス経過により設定さ
れる。しかし本発明で重要なことは、トレンチ層１１を
できるだけ低抵抗に構成することである。このことに基
づきトレンチ層１１は典型的には１０19cm-3よりも大き
いドープ濃度を有する。エピタキシャル層１０の厚さは
技術に応じて、１から１０μｍの間で変化する。
【００４５】トレンチ層１１は接続ゾーン１６を介して
半導体本体１のディスク前面１２と接続されている。接
続ゾーン１６はトレンチ層１１と同じ導電形式であり、
１＊１０19cm-3より大きいドープ濃度を有する。接続ゾ
ーン１６はこの実施例では、ディスク表面１２から半導
体本体７の中へ延在しており、トレンチ層１１に接続し
ている。接続ゾーン１６はここでは深い打ち込み領域と
して構成されているが、しかしトレンチとして公知のト
レンチ技術で構成することもできる。
【００４６】平面図には接続ゾーン１６がリング状の構
造体として示されている。しかしリング状の構造体が必
ずしも必要なわけではない。接続ゾーン１６のリング状
の構造体は、円形、矩形または多角形に構成することも
できる。トレンチ層１１と接続ゾーン１６とはいわゆる
エピタキシャル層１０の部分領域１０’を含んでいる。
【００４７】部分領域１０’ではディスク表面１２に２
つのベースゾーン１３が配置されている。ベースゾーン
１３はこの実施例ではｐドープされており、ウェル状に
構成されている。付加的にベースゾーン１３の中ではデ
ィスク表面１２にウェル状の第１のエミッタゾーン１４
が配置されている。この第１のエミッタゾーンの導電形
式は反対である。第１のエミッタゾーン１４はベースゾ
ーン１３に同心に配置されており、この実施例では非常
に大きなドープ濃度を有する。隣接するベースゾーン１
３の間には第２のエミッタゾーン１５が設けられてい
る。第２のエミッタゾーンはｐ＋ドープされており、同
じようにウェル状にディスク表面１２に配置されてい
る。第２のエミッタゾーン１５をベースゾーン１３と接
続ゾーン１６との間に配置することも考えられる。
【００４８】第１と第２のエミッタゾーン１４，１５は
典型的には５＊１０19cm-3のドープ濃度を有する。エミ
ッタゾーンウェルの打ち込みプロフィールは約１μｍだ
け半導体本体７の中に突出している。ベースゾーンは典
型的には１０16から１０17cm-3のドープ濃度を有してお
り、そのウェルは約２．５μｍの深さを有する。上記の
値はＳＰＴ構成素子に対して典型的なものである。高周
波に適用する場合にはこれらの値はμｍ領域以下にな
る。
【００４９】ベース領域１３と第２のエミッタゾーンと
は部分領域１０’においていわゆるフィンガー構造体に
図３に相応して配置されている。メアンダ状、同心状、
または類似の構造も考えられる。フィンガー構造体は有
利には多数のベースゾーン１３と多数の第２のエミッタ
ゾーン１５を有する。しかし見やすくするために図２に
は２つのベースゾーン１３と第２のエミッタゾーン１５
が１つだけ図示されている。
【００５０】ベースゾーン１３と第２のエミッタゾーン
１５との間隔は第１の間隔ｄ１により示されている。第
１の間隔ｄ１は制御トランジスタＴ２のベース幅を定め
る。ベース幅、すなわち第１の間隔ｄ１を介して制御ト
ランジスタＴ２の増幅率が調整される。典型的にはこの
間隔はＳＰＴ技術では２０μｍより大きく、高周波適用
では約２μｍである。
【００５１】ベースゾーン１３と第２のエミッタゾーン
１５は部分領域１０’に次のように配置されている。す
なわちこれらが接続ゾーン１６から第２の間隔ｄ２だけ
離れているように配置されている。ここでこの第２の間
隔ｄ２の大きさは、側方の寄生ｎｐｎバイポーラトラン
ジスタが部分領域１０’の縁部領域で抑圧されるように
選択される。
【００５２】第１のエミッタゾーン１４を含むベースゾ
ーン１３、並びに第２のエミッタゾーン１５はエピタキ
シャル層１５に次のように配置される。すなわちこれら
が垂直方向に直接、トレンチ層１１の上に配置され、ト
レンチ層１１からは離間しているように配置される。
【００５３】エピタキシャル層１０のドープ濃度、並び
にトレンチ層１１とベースゾーン１３との間の第３の間
隔ｄ３はスイッチングトランジスタＴ１のスイッチオン
電圧を表す。
【００５４】ベースゾーン１３とエミッタゾーン１４，
１５はこの実施例ではウェル状に構成されている。しか
しＶ字状、Ｕ字状、トレンチ状、または類似の構造も考
えられる。これらのゾーン１３，１４，１５は有利には
半導体本体７への拡散またはイオン打ち込みにより取り
付けられる。しかし例えばデポジット等の択一的製造手
段も考えられる。
【００５５】ベースゾーン１３とエミッタゾーン１４，
１５は通常の接触接続部１７，１８，１９を介してディ
スク表面１２に接触接続されている。ここでは第１のエ
ミッタゾーン１４の第１のコンタクト電極１７がそれぞ
れ第２の電位レール３と、そして基準アースと接続され
ている。第１のエミッタゾーン１４の第２および第３の
コンタクト電極１８，１９および端子ゾーン１６はそれ
ぞれ端子パッド５と接続されている。
【００５６】付加的に図２にはバッファゾーン２０が設
けられている。このバッファゾーンはディスク前面１２
から全エピタキシャル層１０を通って半導体本体７まで
延在している。この実施例ではバッファゾーン２０はｐ
ドープされたシリコンからなる。しかしバッファゾーン
２０は通常のバッファ材料、例えば二酸化シリコン、窒
化シリコン等により形成することもできる。バッファゾ
ーン２０は通常のようにシールド機能を有し、ＥＳＤ保
護構造体を集積半導体回路２ないし半導体チップに対し
て分離する。
【００５７】しかし特に有利にはバッファゾーン２０は
ｐ＋ドープされたシリコンからなる。この場合、通流方
向に極性付けられたｐｎダイオードをトレンチ層１１と
ｐドープされた基板７との間で、例えば負のパルスを放
出するために使用することができる。そうすればこの負
のパルスはｐ＋ドープされたバッファゾーン２０を介し
て放出することができる。
【００５８】図２には概略的に、参考例としてのＥＳＤ
保護構造体の等価回路が半導体本体７の断面に示されて
いる。このＥＳＤ保護構造体は２つのスイッチングトラ
ンジスタＴ１と２つの制御トランジスタＴ２からなる。
スイッチングトランジスタはここではｎｐｎバイポーラ
トランジスタであり、そのエミッタ、ベースおよびコレ
クタは第１のエミッタゾーン１４，ベースゾーン１３お
よびトレンチ層１１により形成される。制御トランジス
タＴ２はｐｎｐバイポーラトランジスタであり、そのエ
ミッタ、ベースおよびコレクタは第２のエミッタゾーン
１５，トレンチ層１１およびベースゾーン１３により形
成される。
【００５９】スイッチングトランジスタＴ１および制御
トランジスタＴ２のコレクタ端子ないしベース端子は１
つのサイリスタ構造体に相互に接続されている。制御ト
ランジスタはスイッチングトランジスタを導通状態およ
び阻止状態に制御する。
【００６０】トレンチ層１１はそれぞれスイッチングト
ランジスタＴ１のコレクタ端子および制御トランジスタ
Ｔ２のベース端子と接続されており、トレンチ層１１は
それぞれ抵抗Ｒ１である。第１の抵抗Ｒ１はトレンチ層
１１のコンダクタンスにより決められる。
【００６１】コレクタ側ではスイッチングトランジスＴ
１と接続パッド５との間に第２の抵抗Ｒ２が設けられて
いる。第２の抵抗Ｒ２は接続ゾーンのコンダクタンス並
びに接触抵抗によって決められる。
【００６２】典型的にはトレンチ層１１の側方断面積
は、接続ソーン１６のリング構造体により閉じられた断
面積よりも少なくとも大きい。リング状の接続ゾーン１
６並びにトレンチ層１１は実際的な理由から正方形また
は矩形に構成されている。しかし、これらのゾーン１
１，１６を円形ないし丸形に構成しても有利である。後
者の場合、ベースゾーン１３とエミッタゾーン１４，１
５はフィンガー形状には配置されず、例えば円形状に構
成される。
【００６３】
【００６４】接続パッド５を介して障害信号が入力結合
され、この障害信号が制御トランジスタＴ２のスイッチ
ングしきい値を上回ると、ダイオード回路に接続された
制御トランジスタＴ２のｐｎ接合部で空間電荷ゾーンが
崩壊する。制御トランジスタＴ２は導通する。これによ
りスイッチングトランジスタＴ１のベースは、制御電流
が十分に大きい場合にはこれも導通するように制御され
る。このようにして、端子パッド５から接続ゾーン１
６，トレンチ層１１，ベースゾーン１３を介し、エミッ
タゾーン１４，およびひいては第２の電位レール３に至
る電流経路が生じる。そして障害信号は第２の電位レー
ル３に放出され、集積半導体回路１には達しない。
【００６５】ここでＥＳＤ保護素子は、垂直型ｎｐｎバ
イポーラトランジスタに基づき、そのｐベースは集積さ
れたｐｎｐバイポーラトランジスタ（例えば２フィンガ
ー構造体の場合）によって制御される。そしてこのＥＳ
Ｄ保護素子は、オープンベースを備えた構造に対して５
０％だけ高い破損しきい値を示す。このことは次のよう
に説明される。垂直型ｎｐｎトランジスタ（ここではス
イッチングトランジスタＴ１）が局所的に破断するとす
る。端子領域１６、およびトレンチ層１１のコレクタ、
ひいては側方ｐｎｐトランジスタ（制御トランジスタＴ
２）のベース領域における電圧降下に基づいて、この側
方ｐｎｐトランジスタが制御される。トレンチ層１１の
コンダクタンスが高いことにより、このことは制御トラ
ンジスタＴ２の全幅にわたって行われる。これにより他
の局所的スイッチングトランジスタＴ１の導通する。
【００６６】制御トランジスタＴ２の設計の際には、局
所的サイリスタが相応に不均一な電流分布によって点弧
しないように、また回路特性に対して不適切な、特性曲
線のバックジャンプにより点弧しないように注意しなけ
ればならない。このバックジャンプは典型的には約１．
４Ｖの非常に小さな保持電圧までである。
【００６７】図３と図４は、本発明のＥＳＤ保護構造体
の２つの別の実施例を示す。見やすくするために等価回
路の図示は図３と図４の部分断面図では省略されてい
る。
【００６８】図３と図４のＥＳＤ保護構造体は、実質的
に図２のＥＳＤ保護構造体と同じ構造を有している。図
３と図４のＥＳＤ保護構造体の重要な相違点は、トレン
チ層１１の構造にある。
【００６９】図３では、トレンチ層１１が多数の均質な
ｎ+ドープされた部分領域１１’を有している。その他
の、部分領域１１’により占有されないトレンチ層１１
の領域は典型的には、半導体本体７ないしはエピタキシ
ャル層１０のドーピングを有している。
【００７０】図４にもトレンチ層１１が同じようにｎ+
ドープされた部分領域１１’を有している。これらの部
分領域１１’は一方では垂直方向で第２のエミッタゾー
ン１５の下に配置されている。他方ではこれらの部分領
域１１’は端子ゾーン１６と接触接続している。トレン
チ層１１には部分領域１１’の間に別の部分領域１１”
が配置されている。この別の部分領域１１”はここでは
部分領域１１’よりも非常に小さく構成されている。部
分領域１１”はテープ状、球形等に構成することができ
る。
【００７１】図３の部分領域１１’、並びに図４の部分
領域１１’と別の部分領域１１”は典型的には、必ずし
も必要ではないがその作製後に相互に分離される。部分
領域１１’と別の部分領域１１”とはイオン打ち込みに
より、または拡散によって形成することができる。少な
くとも局所的に均質なドープ濃度をトレンチ層１１で達
成するために、部分領域１１’と別の部分領域１１”の
作製後に典型的には温度処理ステップが続く。この温度
処理ステップにより、トレンチ層１１には少なくとも局
所的に均質なドープ濃度が達成される。ここで典型的に
は部分領域１１’は別の部分領域１１”よりも大きなド
ープ濃度を有する。
【００７２】ＥＳＤ保護構造体を図３と図４に相応して
作製することにより、第１のトランジスタＴ１が次のよ
うに構成される。すなわちトレンチ層１１が構造化され
た打ち込み部として構成され、付加的なプロセスステッ
プなしでドープ濃度をトレンチ層１１で適切に調整する
ことができるのである。エピタキシャル層１１の厚さは
典型的には、第１のトランジスタＴ１のベースとコレク
タとの間に形成される空間電荷ゾーンがトレンチ層によ
り制限されるように選択されるから、トレンチ層１１で
の比較的に低いドープ濃度により比較的に高い破断電圧
ないしは比較的に高い保持電圧を達成することができ
る。
【００７３】ここで第１のトランジスタＴ１の均等な導
通制御に対して重要なことは、第２のトランジスタＴ２
を均等に制御することである。しかしこのことは、第２
のトランジスタＴ２のベース端子が垂直方向の投影で低
抵抗に構成されていることを必要とする。このことは、
本発明のトレンチ層１１の構造化によって、部分領域１
１’および別の部分領域１１”より達成される（図３と
図４参照）。これにより同様のＥＳＤ耐力を有する同形
式の（しかしトレンチ層１１の構造は異なる）ＥＳＤ保
護構造体に対して比較的に高い保持電圧を達成すること
ができる。従って図３と図４のＥＳＤ保護構造体によ
り、保持電圧をさらに良好に調整することができる。
【００７４】図５は、図２に相応するフィンガー構造体
の平面図である。ここでは見やすくするために電極１
７，１８，１９並びに接続線路は図示されていない。
【００７５】図３のフィンガー構造体は３つのベースゾ
ーン１３からなり、これらにはそれぞれ第１のエミッタ
ゾーン１４が中央に配置されている。それぞれ隣接する
ベースゾーン１３の間には、等間隔で第２のエミッタゾ
ーン１５が配置されている。ベースゾーン１３と第２の
エミッタゾーン１５との間の間隔は第１の間隔ｄ１によ
り与えられる。第２の間隔ｄ２はベースゾーン１３ない
しエミッタゾーン１４から接続ゾーン１６までの間隔を
定める。接続ゾーン１６はベースゾーン１３並びにエミ
ッタゾーン１４，１５をリング状の取り囲む。このリン
グ状の領域は部分領域１０’を定める。
【００７６】さらに図５には、トレンチ層１１の位置が
一点鎖線で示されている。ここでトレンチ層１１の側方
断面積は、図示のようにリング状の接続ゾーン１６によ
り取り囲まれた側方断面積と少なくとも同じ大きさでな
ければならない。
【００７７】図５に示すように、リング状の端子ゾーン
１６と、フィンガー構造体を含む部分領域１０’とは矩
形に構成されている。電界を均質に分布させるために
は、接続領域１６，トレンチ層１１並びにベースゾーン
１３とフィンガー構造体のエミッタゾーン１４，１５の
エッジないし角が丸く成形されていると有利である。
【００７８】特に有利には本発明を、マイクロコントロ
ーラ、半導体メモリまたは論理構成素子でのＥＳＤ保護
素子に適用する。
【００７９】集積半導体回路並びにこれに所属するＥＳ
Ｄ保護素子は有利にはバイポーラで実現され、スマート
・パワー技術で作製される。しかし集積半導体回路１並
びにＥＳＤ保護回路をＣＭＯＳ技術で作製することも有
利である。 ［図面の簡単な説明］
【図１】図１は、前置接続されたＥＳＤ保護素子を備え
る公知の集積半導体回路の回路図である。
【図２】図２は、半導体システムにおける参考例として
のＥＳＤ保護構造体の部分断面図である。
【図３】図３は、本発明のＥＳＤ保護構造体の実施例の
部分断面図である。
【図４】図４は、本発明のＥＳＤ保護構造体の実施例の
部分断面図である。
【図５】図５は、図２に示した構造体の平面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−104155（ＪＰ，Ａ) 特開 昭61−190973（ＪＰ，Ａ) 特開 昭61−56458（ＪＰ，Ａ) 特開 昭58−74081（ＪＰ，Ａ) 特開 昭56−62355（ＪＰ，Ａ) 特開 平９−191082（ＪＰ，Ａ) 特開 平６−53407（ＪＰ，Ａ) 特開 平５−48007（ＪＰ，Ａ) 特開 平４−324641（ＪＰ，Ａ) 米国特許5602409（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 27/06 H01L 21/822

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの半導体本体（７）に配
    置された集積半導体回路（１）であって、半導体本体（７）は、 少なくとも１つの接続パッド
    （５）と、少なくとも１つの第１の電位レール（２）
    と、少なくとも１つの第２の電位レール（３）と、集積
    半導体回路（１）を静電放電に対して保護するための少
    なくとも１つの保護素子（６）と、少なくとも１つのト
    レンチ層（１１）とを有し、ａ） 前記第１の接続パッド（５）は、導電接続線路
    （４）を介して集積半導体回路（１）と接続されてお
    り、ｂ） 前記第１の電位レール（２）は、動作時に第１の給
    電電位（ＶＣＣ）を集積半導体回路（１）に導き、ｃ） 前記第２の電位レール（３）は、動作時に第２の給
    電電位（ＶＳＳ）を集積半導体回路（１）に導き、ｄ） 前記保護素子（６）は、前記接続パッド（５）と集
    積半導体回路（１）との間に配置されており、かつ前記
    電位レール（２，３）の少なくとも１つに接続されてお
    り、 前記保護素子（６）は、第１の導電形式の多数電荷キャ
    リアを備えた複数の第１のトランジスタ（Ｔ１）と、第
    ２の導電形式の多数電荷キャリアを備えた複数の第２の
    トランジスタ（Ｔ２）とを有し、 当該第１および第２のトランジスタ（Ｔ１，Ｔ２）はそ
    れらのベース端子とコレクタ端子とを相互に結合するこ
    とにより１つのサイリスタ構造体として接続されてお
    り、ｅ）前記トレンチ層（１１）は第１の集積抵抗（Ｒ１）
    を有し、 かつ第２のトランジスタ（Ｔ２）のベース端子
    と、第１のトランジスタ（Ｔ１）のコレクタ端子とを形
    成し、 ｆ）前記 トレンチ層（１１）には、低抵抗値の第１の集
    積抵抗として、複数の部分領域（１１’、１１”）が順
    次並置され、かつ当該複数の部分領域は相互に離間して
    配置されており、 該部分領域（１１’、１１”）は、当該部分領域（１
    １’、１１”）を含まないトレンチ層（１１）の領域よ
    りも大きなドープ濃度を有している、 ことを特徴とする集積半導体回路。
  2. 【請求項２】 前記保護素子（６）は、トレンチ層（１
    １）の上の部分ゾーン（１０’）に配置されており、該
    部分領域は次の特徴を有する： ・第１の導電形式の少なくとも１つのベースゾーン（１
    ３）がウェル状に構成されており、第１のトランジスタ
    （Ｔ１）のベース端子並びに第２のトランジスタ（Ｔ
    ２）のコレクタ端子を形成し、 ・第２の導電形式の少なくとも１つのエミッタゾーン
    （１５）がウェル状に構成されており、かつベースゾー
    ン（１３）から第１の間隔（ｄ１）により離間されてお
    り、かつ制御トランジスタ（Ｔ２）のエミッタ端子を形
    成する、請求項１記載の集積半導体回路。
  3. 【請求項３】 第１の抵抗（Ｒ１）のコンダクタンス
    は、トレンチ層（１１）のドープ濃度によって定められ
    る、請求項１記載の集積半導体回路。
  4. 【請求項４】 第１のトランジスタ（Ｔ１）はスイッチ
    ングトランジスタであり、第２のトランジスタ（Ｔ２）
    はスイッチングトランジスタを制御するための制御トラ
    ンジスタである、請求項１から３までのいずれか１項記
    載の集積半導体回路。
  5. 【請求項５】 制御トランジスタ（Ｔ２）のベース・コ
    レクタ増幅率はスイッチングトランジスタの増幅率より
    も非常に小さい、請求項４記載の集積半導体回路。
  6. 【請求項６】 制御トランジスタ（Ｔ２）のベース・コ
    レクタ増幅率は第１の間隔（ｄ１）により設定される、
    請求項４または５記載の集積半導体回路。
  7. 【請求項７】 少なくとも１つの端子ゾーン（１６）が
    設けられており、該端子ゾーンはトレンチ層（１１）に
    接続されており、かつ電位レール（２，３）の１つと接
    続されている、請求項１から６までのいずれか１項記載
    の集積半導体回路。
  8. 【請求項８】 端子ゾーン（１６）は、第２の間隔（ｄ
    ２）により等間隔にベースゾーン（１３）および／また
    は第２のエミッタゾーン（１５）から離間している、請
    求項７記載の集積半導体回路。
  9. 【請求項９】 第２の集積抵抗（Ｒ２）が設けられてお
    り、 該集積抵抗のコンダクタンスは端子ゾーン（１６）のド
    ープ濃度により調整される、請求項７または８記載の集
    積半導体回路。
  10. 【請求項１０】 端子ゾーン（１６）は閉じたリングと
    して部分ゾーン（１０’）の周囲に配置されている、請
    求項７から９までのいずれか１項記載の集積半導体回
    路。
  11. 【請求項１１】 トレンチ層（１１）の側方断面積は、
    端子ゾーン（１６）および部分ゾーン（１０’）からの
    側方断面積よりも大きい、請求項７から１０までのいず
    れか１項記載の集積半導体回路。
  12. 【請求項１２】 部分ゾーン（１０’）は半導体本体
    （７）のエピタクシャル層（１０）に配置されている、
    請求項２から１１までのいずれか１項記載の集積半導体
    回路。
  13. 【請求項１３】 第１のエミッタゾーン（１４）はベー
    スゾーン（１３）よりも大きなドープ濃度を有する、請
    求項２から１２までのいずれか１項記載の集積半導体回
    路。
  14. 【請求項１４】 トレンチ層（１１）の最大ドープ濃度
    は少なくとも１＊１０１９cm-３である、請求項１から
    １３までのいずれか１項記載の集積半導体回路。
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