KR20010024361A - 정전기 방전에 대비한 보호 구조물을 가지는 반도체 집적회로 - Google Patents

정전기 방전에 대비한 보호 구조물을 가지는 반도체 집적회로 Download PDF

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Abstract

본 발명은 정전기 방전으로부터의 보호를 위한 보호 구조를 구비한 반도체의 집적 회로에 관한 것이다. 상기 보호 구조물은 콜렉터와 베이스 접속이 상호 커플링하는 상이한 타입의 트랜지스터(T1,T2)를 포함하는데, 상기 트랜지스터가 다이리스터를 형성한다. 이러한 목적을 위하여 집적된 수직의 npn 스위칭 트랜지스터(T1)가 보호 구조물로 사용되며, 상기 트랜지스터의 베이스는 pnp 트리거링 트랜지스터(T2)에 의해 제어된다. 상기 트리거링 트랜지스터의 증폭율은 유지 전압에서 고전류 특성 곡선의 원치 않는 피드백에 의해 수반된 기생 다이리스터를 트리거링시키지 않기에 충분히 약하다. 게다가, 매우 낮은 저항의 매몰층의 존재가 필수적이며, 이에 의해 브레이크 다운의 경우에 균일한 전류 흐름을 야기한다. 트리거링 트랜지스터의 베이스 폭(d1)을 적절하게 선택하는 것은 능동 보호 소자 스위칭 전압을 조정할 수 있다.

Description

정전기 방전에 대비한 보호 구조물을 가지는 반도체 집적 회로 {INTEGRATED CIRCUIT WITH SEMICONDUCTOR COMPRISING A STRUCTURE FOR PROTECTION AGAINST ELECTROSTATIC DISCHARGES}
소위 이러한 타입의 ESD 보호 소자는 유럽 특허 제 0 414 934 A1호에 개시되었다.
칩내에 집적된 반도체 회로는 정전기적인 과전압 및 이에 의해 발행된 정전기 방전(ESD)으로부터 입력 및 출력(I/O 포트)을 보호하기 위한 보호 구조물을 포함한다. 소위 이러한 ESD 보호 소자는 집적 반도체 회로의 보호되어질 입력 패드ㄴ와 출력 단자 사이에 접속되며, 결과적으로 기생 과전압이 회로 내부로 커플링될 때, ESD 보호 소자가 턴온되어 기생 과전압 펄스가 공급 전압의 도전 트랙중 하나로 전도된다. 극단적인 경우에 있어서 이러한 과전압 펄스는 부품의 파괴를 야기할 수 있다.
그러나, ESD 보호 소자는, 예를 들어 제품 명세서에서 설명된 바와 같은 동작 조건하에서, 보호되어질 반도체 집적회로의 기능에 악영향을 미치면 안된다. 이것은 ESD 보호 소자의 턴온 전압이 보호되는 단자 패드의 신호 전압 범위의 외부에 놓여야 한다는 것을 의미한다. 양호한 보호 동작의 개발을 가능하게 하기 위하여, ESD 보호 소자는 대부분의 임계 회로 경로에 앞서 브레이크 다운되어야 한다. 일반적으로, 이것은 보호되어질 반도체 집적 회로의 부품의 특성과 관련하여 최적화되는 처리 제어가 ESD 보호 소자의 삽입으로 인하여 변경되지 않도록 본질적인 경계 조건을 가지는 각각의 ESD 보호 소자의 턴온 전압을 정확하게 설정하는 것을 요구한다.
추가의 본질적인 경계 조건은 보호되어질 반도체 집적 회로에 극도로 근접한 단자 패드의 공간적인 배열로부터 유래한다. 특히 단자 패드는 구동되어질 상대적으로 높은 전류로 인하여 출력 드라이브에 인접하여 배열된다. 이에 따라 ESD 보호 구조는 출력 드라이버를 공급하는 공급 라인에 자주 접속된다.
일반적인 타입의 ESD 보호 소자의 기능에 대한 기본이 되는 것은, 짧은 고전류의 펄스에 의해 손상되지 않고 상기 고 전류 펄스를 도전되어질 수 있는 암페어 범위로 조정하는 능력이다. 상기 보호 소자는 ESD 펄스 동안 브레이크 다운의 경우에 동작된다. 보호 소자가 모든 공급 단자 및 신호 단자에 제공되기 때문에, 그들은 가능한한 공간 절약적이고 조밀하게 설계되어야 한다. 동시에 이것은 전도될 전류가 전체 브레이크 다운 경로를 통해 가능한 균일하게 분포되어야 한다는 것을 의미하는데, 이는 이러한 방식으로 보호 소자를 통해 가능한 최고의 총 전류를 획득하고 이에 따라 보호 소자의 손상(제 2 브레이크 다운)을 야기할 수 있는 임계 전류 밀도까지의 높은 ESD 세기를 획득하기 위함이다.
특히 예를 들어 바이폴라 트랜지스터 또는 다이리스터와 같은 브레이크 다운의 경우의 특성 곡선에서 소위 갑작스런 반동 동작을 가지는 보호 소자의 경우에 있어서, 브레이크 다운 구조물의 영역을 유지하지 않고 또는 핑거를 턴온으로 유지하지 않고 브레이크 다운 경로 상에 위치 설정하는 위험 또는 멀티 핑거 구조물 중 하나의 핑거가 전류를 트리거링 및 전도시켜 소멸시키는 위험이 존재한다. 후단에 연속하여 접속된 보호 소자 및 보호되어질 집적 회로는 종종 이러한 영향의 결과로서 파괴된다.
때때로, 보호 소자의 베이스 영역에서의 매우 큰 전위차는 이러한 비균일적인 턴온의 원인이 된다. 이러한 전위차는 베이스의 매우 높은 면저항과 도전되어질 고전류로부터 유래한다. 일반적으로, 베이스 영역 특히 핑거 구조물의 경우에 적합한 금속 상호 접속에 의해서만 개선점이 달성될 수 있다. 그러나, 이것은 베이스 영역과의 콘택을 요구한다. 그러나, 이것은 영역면에 있어서, 고비용과 관련된다. 게다가, 얻어질 수 있는 균일화의 정도는 설계 규정 및 기술적 파라미터에 의존하여 상당히 달라질 수 있다.
추가의 세부 항목, 특징, 장점 및 ESD 보호 회로의 동작 방법과 관련하여, 본 명세서에서 참조문으로 인용 및 소개한 유럽 특허 출원 제 EP 0 623 958 A1호 및 EP 0 414 934 A1호가 참고하여 이용될 수 있다.
본 발명은 하나 이상의 반도체내에 배열된 반도체 집적 회로에서 정전기 방전에 대비한 보호용 구조물을 가지는 반도체 집적 회로에 관한 것이다.
도 1은 앞단에 접속된 ESD 보호 소자를 가지는 공지된 집적 반도체 회로의 회로 배열을 도시한다.
도 2는 본 발명에 따른 반도체 시스템내의 ESD 보호 구조물에 대한 제 1 실시예를 통한 부분 단면도를 도시한다.
도 3은 본 발명에 따른 반도체 시스템내의 ESD 보호 구조물에 대한 제 2 실시예를 통한 부분 단면도를 도시한다.
도 4는 본 발명에 따른 반도체 시스템내의 ESD 보호 구조물에 대한 제 3 실시예를 통한 부분 단면도를 도시한다.
도 5는 도 2에 도시된 구조물의 평면도를 도시한다.
이러한 종래 기술을 출발점으로 하여, 본 발명은 브레이크 다운의 경우에 전류 흐름에 대하여 밀도적으로 향상된 균일화를 가지는 참조문에서 언급한 타입의 ESD보호 구조를 제공하는 목적에 기초한다.
본 발명에 따라, 상기 목적은 청구 범위 제 1 항의 특징을 가지는, 즉 a) 도전 접속 라인(4)을 통해 상기 반도체 집적 회로(1)에 접속된 적어도 하나의 단자 패드(5), b) 동작 동안 상기 반도체 집적 회로(1)의 제 1 공급 전위(VCC)를 전달하는 적어도 하나의 제 1 버스 바(2), c) 동작 동안 상기 반도체 집적 회로(1)의 제 2 공급 전위(VSS)를 전달하는 적어도 하나의 제 2 버스 바(3), d) 정전기 방전으로부터 상기 반도체 집적 회로(1)를 보호하기 위한 적어도 하나의 보호 소자(6)를 포함하는데, 상기 보호 소자(6)는 단자 패드(5)와 상기 반도체 집적 회로(1) 사이에 배열되고 버스 바들(2,3) 중 적어도 하나에 접속되며, 상기 보호 소자(6)는 제 1 도전형의 다수 전하 캐리어를 가지는 다수의 제 1 트랜지스터(T1) 및 제 2 도전형의 다수 전하 캐리어를 가지는 다수의 제 2 트랜지스터(T2)를 구비하며, 상기 트랜지스터들은 베이스 단자와 콜렉터 단자가 상호 결합하여 다이리스터 구조를 형성하도록 접속되며, e) 가능한 최저의 저항을 갖도록 설계되고 제 2 트랜지스터(T2)의 베이스 단자와 제 1 트랜지스터(T1)의 콜렉터 단자를 구동시키는 적어도 하나의 집적 저항(R1)을 포함하는 적어도 하나의 반도체 몸체(7)내에 배열된 반도체 집적 회로(1)로서, f) 서로에 이어서 배열되고 또한 서로로부터 이격되어 위치된 다수의 부분 영역(11',11")이 매몰층(11)내에 제공되며, 상기 부분 영역(11',11")은 부분 영역을 포함하지 않는 매몰층의 영역보다 높은 도핑 농도를 가지는 반도체 집적 회로에 의해 달성된다.
집적된 수직 스위칭 트랜지스터가 ESD 보호 소자로서 사용되며, 상기 소자의 베이스는 집적된 구동 트랜지스터에 의해 구동된다. 이러한 경우 구동 트랜지스터의 전류 이득(베이스-콜렉터 이득)이 기생 다이리스터의 트리거링을 방지할 정도로 충분히 작은 것이 기본이며, 이것은 스위칭 트랜지스터 및 구동 트랜지스터의 배선으로부터 유래하며, 상기 기생 다이리스터는 유지 전압에서 고전류 특성 곡선의 바람직하지 않은 갑작스런 반동을 가진다. ESD 보호 소자의 턴온 전압은 구동 트랜지스터의 베이스 폭을 적합하게 선택함에 의해 유용하게 설정될 수 있다.
이러한 경우에 있어서, 가능한 최저의 저항을 가지도록 설계된 매몰층이 본 발명의 기본이 된다. 매몰층의 면저항은, 구동 트랜지스터의 베이스 단자와 스위칭 트랜지스터의 콜렉터 단자 사이에 배열되고 브레이크 다운의 경우에 전류 흐름에 대한 균일성을 가능하게 하는 집적 저항을 정의한다.
이러한 경우에 있어서, 매몰층은 접속 영역을 통해 단자 패드에 접속되며, 상기 접속 영역은 양호한 전도도의 이유로 가능한한 강하게 도핑된다. 이러한 경우, 접속 영역은 보호 소자가 배열되는 부분 영역을 한정한다. 부분 영역은 일반적으로 에피택셜 층내에 배열된다. 특히, 접속 영역이 부분 영역을 둘러싸는 폐쇄 링처럼 배열된다면 효과적이다.
이러한 경우, 접속 영역은 베이스 영역으로부터 등간격으로 및/또는 제 2 거리만큼 제 2 에미터로부터 이격된다. 사이 제 2 거리는 일반적으로 부분 영역내의 기생 바이폴라 트랜지스터가 턴온 되지 않을 정도로 충분히 크게 선택될 수 있다.
구동 트랜지스터의 구동 감도 설정을 가능케 하는 제 2 집적 저항은 본질적으로 접속 영역의 도핑 농도에 의존한다. 게다가, 제 2 저항은 또한 전기적 접속의 콘택 저항에 의존한다.
매몰층의 측방향 단면 영역은 접속 영역 및 부분 영역의 측방향 단면 영역보다 일반적으로 크다.
에미터 영역은 베이스 영역 및/또는 에피택셜 층보다 일반적으로 매우 높은 도핑 농도를 가진다. 에피택셜 층의 도핑 농도는 종종 집적 회로의 제조를 위한 처리 제어에 의해 정의된다.
매우 높은 전도도 요구를 만족시키기 위하여, 매몰층 및 접속 영역은 매우 강하게 도핑된다. 일반적으로 이러한 영역은 1 * 1019Cm-3의 도핑 농도를 가진다.
본 발명은 반도체 메모리 또는 논리 소자에서 사용되는 경우에 특히 유용하다. 본 발명에 대한 추가적인 유용한 응용은 마이크로컨트롤러에서 사용된 경우에 존재한다.
본 발명은 일반적으로 바이폴라 회로에 집적된다. 이러한 경우, 스위칭 트랜지스터는 npn 바이폴라 트랜지스터이고 구동 트랜지스터는 pnp트랜지스터이다. 그러나, 집적 반도체 회로 및 ESD 보호 소자 역시 CMOS 기술을 사용하여 집적된 경우에도 특히 유용하다. 이러한 경우, 예로 스위칭 트랜지스터가 n-채널 MOSFET이고 구동 트랜지스터 p-채널 MOSFET트랜지스터가 된다.
종속항은 용이한 세부 사항 및 개선점에 관련된다.
본 발명은 첨부된 도면에서 구체화된 실시예를 사용하여 보다 자세히 설명된다.
도시되지 않았을 지라도, 모든 도면에서 동일하거나 기능적으로 동일한 소자가 동일한 인용 부호를 사용하여 제공된다.
도 1은 상향으로 접속된 ESD 보호 소자를 가지는 공지된 집적 반도체 회로의 회로 배열을 도시한다.
도 1에 있어서, 집적 반도체 회로는 1로 나타내어졌다. 집적 반도체 회로(1)는 제 1 공급 전위(VCC)를 가지는 제 1 버스 바(2)에 접속되고 또한 제 2 공급 전위 (VSS)를 가지는 제 2 버스 바(3)에 접속된다. 상기 제 2 공급 전위(VSS)는 본 실시예에 있어서 접지 전위가 된다.
반도체 집적 회로(1)는 접속 라인(4)을 통해 단자 패드(5)에 접속된다. 단자 패드(5)는 입력 신호를 반도체 집적 회로(1)로 커플링하기 위한 입력 단자가 되거나 출력 신호를 반도체 집적 회로(1)로부터 커플링하기 위한 출력 단자가 될 수 있다. 이러한 타입의 단자를 I/O패드로 언급한다.
ESD 보호 소자(6)는 단자 패드(5)와 반도체 집적 회로(1) 사이에 접속된다. 게다가, ESD 보호 소자(6)는 제 1 버스 바(3)에 접속된다.
도 1의 ESD 보호 소자(6)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함한다. 상기 트랜지스터(T1,T2)는 상이한 타입의 트랜지스터이며, 다시 말하면, 제 1 실시예 있어서, 제1 트랜지스터(T1)는 npn트랜지스터이고 제 2 트랜지스터는 pnp 트랜지스터이다. 트랜지스터들의 베이스 단자 및 콜렉터 단자는 다이리스터 구조를 형성하도록 상호간에 커플링된다. 트랜지스터(T1,T2)는 제1 실시예에서는 바이폴라 트랜지스터로 구현된다. 물론 두 개의 트랜지스터(T1,T2)는 또한 접합 트랜지스터와 같은 MOSFET로서, 다이리스터 또는 적절하게 접속된 IGBT로서 구현되는 것으로 고려될 수도 있다.
제 1 실시예에 있어서, ESD 보호 소자(6)는 접속 라인(4)과 제 2 버스 바(3) 사이에 접속된다. 물론 접속 라인(4)과 제 1 버스 바 사이 및/또는 접속 라인(4)과 두 버스 바(2,3) 사이에 접속되는 ESD 보호 소자를 고려할 수도 있다.
ESD 보호 소자(6)는 반도체 집적 회로(1)를 단자 패드(5)를 통해서 내부로 커플링되는 정전기적 간섭 신호로부터 보호하기 위한 것이다. 이러한 기생 간섭 신호는 ESD 보호 소자(6)에 의해 버스 바(2.3) 중 하나로 도전되어 소멸되며 결과적으로 집적 반도체 회로(1)를 통과하지 않게 된다.
이러한 타입의 간섭 신호는 예를 들어 반도체 칩을 운송하는 동안 및/또는 다루는 동안에 상승할 수 있다. 이에 의해 상기 반도체 칩은 정전기적으로 충전될 수 있으며, 정전기적 충전이 반도체 집적 회로(1)의 내부로 커플링된다면, 이는 극단적인 경우에 반도체 집적 회로(1)의 파괴를 야기할 수 있다.
간섭 신호의 커플링을 시뮬레이션하기 위하여 소위, 인체 모델(HBM : Human Body Model)이 일반적으로 사용된다. 인체 모델에 대한 등가 회로도는 저역 통과 필터를 제공하며, 상기 필터는 100pF의 커패시턴스와 1.5KΩ의 저항을 가진다. 인체 모델은 인간에 의해 반도체 내부로 커플링되는 간섭 신호를 시뮬레이션한다. 또한 예를 들어 소위 충전된 장치 모델(CDM : Charged Device Model)과 같은 다른 모델을 사용하는 것도 고려된다.
도 2는 제 1 실시예에서 두 개의 바이폴라 트랜지스터에 의해 형성된 ESD 보호 소자에 대한 제 1 실시예의 부분 단면도를 도시하며, 상기 바이폴라 트랜지스터는 다이리스터 구조를 형성하도록 접속된다.
도 2에 있어서, 반도체 몸체는 7로 표시된다. 반도체 몸체(7)는 일반적으로 실리콘 기판으로 이루어진다. 반도체 몸체(7)는 웨이퍼 후면(8)과 기판 표면(9)을 포함한다. 웨이퍼 후면(8)은 예를 들어 통상 넓은 영역의 급속화 층을 통하여 기준 접지 전위가 될 수 있다. 제 1 실시예에 있어서, 반도체 몸체(7)의 실리콘 기판은 p-도핑되고, 웨이퍼 후면(8)은 기준 접지 전위가 된다. 물론, n-도핑된 반도체 기판을 고려할 수도 있다.
약하게 n-도핑된 에피택셜 층(10)이 반도체 몸체(7)의 기판 표면(9)에 제공된다. ESD 보호 구조의 기능을 위하여, 여러개의 에피택셜 층(10)으로 하나의 층 위에 다른 하나층을 배열하는 것을 고려할 수 있고 또한 전체적으로 에피택셜 층(10)이 없는 것으로 고려할 수도 있다. 에피택셜 층(10)의 도핑 농도는 반도체 집적 회로(1)의 제조를 위한 처리 제어에 의해 정의된다. 일반적으로 에피택셜 층은 1 * 1015Cm-3에서 1 * 1018Cm-3의 도핑 농도를 가진다.
게다가, 도 2에 도시된 바와 같이, 매몰층(11)이 제공된다. 제 1 실시예에 있어서 상기 매몰층(11)은 n+-도핑된다. 상기 매몰층(11)은 예를 들어 에피택셜 층(10)을 성장시키기에 앞서 상기 기판 표면(9) 상부에 증착을 유도하고 적절한 온도에서 연속적인 확산함으로써 형성될 수 있다.
그러나, 매몰층(11)이 에피택셜 층(10)을 성장시킨 후 또는 성장시키는 동안에 반도체 몸체(7)에 이온 주입하여 형성되는 경우도 유용하다. 원하는 수직 프로파일을 얻기 위하여, 이러한 경우 적절한 에너지와 도핑 량으로 여러번 이온 주입이 자주 요구된다. 이온 주입은 확산 영역(9)에서 도핑 원자의 균일적인 확산을 위하여 열처리를 수반한다.
유사하게 매몰층(11)의 도핑 농도는 종종 집적 회로(10)의 제조의 공정에 있어서 처리 제어에 의해 미리 결정된다. 그러나, 매몰층(11)이 가능한 최저의 저항을 갖도록 설계되는 것이 본 발명의 기본이다. 이것을 고려하여, 매몰층(16)은 일반적으로 1019Cm-3보다 큰 도핑 농도를 가진다. 에피택셜 층(10)의 두께는 1-10㎛ 사이에서 변화하며, 이는 기술에 의존한다.
상기 매몰층(11)은 접속 영역(16)을 통해 반도체 몸체(7)의 웨이퍼 전면(12)에 접속된다. 접속 영역(16)은 매몰층(11)과 동일한 도전형을 가지며, 1*1019Cm-3보다 큰 극도로 높은 도핑 농도를 가진다. 제 1 실시예에 있어서, 접속 영역(16)은 웨이퍼 표면(12)에서 반도체 몸체(7)내부로 연장하며, 매몰층(11)에 접속된다. 이러한 경우 접속 영역(16)은 깊은 이온 주입층으로 구성되지만 공지된 트랜치 기술을 사용하여 트랜치로서 구성될 수도 있다.
평면도에 있어서, 접속 영역(16)은 링 형태의 구조를 그리게 된다. 그러나, 링 형태의 구조는 필수적으로 폐쇄되어지는 것을 요구하지는 않는다. 링 형태의 접속 영역(16)은 원형, 사각형 또는 다각형 구조가 될 수 있다. 한편으로는 매몰층(11) 및 다른 한편으로는 접속층(16)은 에피택셜 층(10)의 소위 부분 영역(10')을 둘러싼다.
두 개의 베이스 영역(13)은 부분 영역(10')내의 웨이퍼 표면(12)에 배열된다. 본 발명의 제 1 실시예에 있어서, 베이스 영역(13)은 p-도핑되고, 웰의 형태로 설계된다. 게다가, 웰 형태이고 반대 도전 형인 제 1 에미터 영역(14)이 베이스 영역(13)내의 웨이퍼 표면(12)에 배열된다. 제 1 에미터 영역(14)은 베이스 영역(13)내의 중앙부에 배열되고, 제 1 실시예에 있어서는 매우 높은 도핑 농도를 가진다. 제 2 에미터 영역(15)은 인접한 베이스 영역(13)들 사이에 제공된다. 제2 에미터 영역(15) 은 p+-도핑되고 유사하게 웨이퍼 표면(12)에 웰의 형태로 배열된다. 제 2 에미터 영역(15)을 베이스 영역(13)과 접속 영역(16) 사이에 배열하는 것도 고려될 수 있다.
제 1 및 제 2 에미터 영역(14,15)은 일반적으로 5*1019Cm-3의 도핑 농도를 가진다. 에미터 영역 웰의 이온 주입 프로파일은 반도체 몸체(7) 내부로 약 1㎛정도 투입된다. 베이스 영역은 일반적으로 1016Cm-3내지 1017Cm-3의 도핑 농도를 가지며, 영역의 웰은 약 2.5㎛의 깊이를 가진다. 상술한 값은 SPT 부품에 대하여 일반적인 값이다. 라디오 주파수를 적용함에 있어서, 이러한 값은 서브마이크로 범위에 놓이게 된다.
베이스 영역(13) 및 제 2 에미터 영역은 도 3에 따른 소위 핑거 구조로 부분 영역(10')내에 배열된다. 굴절, 중심적인 또는 유사한 구조도 고려될 수 있다. 사기 핑거 구조물은 다수의 베이스 영역(13)과 다수의 제 2 에미터 영역(15)을 가진다. 간략화를 위하여, 단지 두 개의 베이스 영역(13)과 하나의 에미터 영역(15)이 도 2에 도시되었다.
베이스 영역(13)과 제 2 에미터 영역(15) 사이의 거리는 제 1 거리로 규정된다. 상기 제 1 거리는 구동 트랜지스터(T2)의 베이스 폭을 나타낸다. 구동 트랜지스터의 이득은 베이스 폭에 의해 설정될 수 있으며, 결과적으로 제 1 거리(d1)에 의해 설정될 수 있다. 일반적으로 이러한 거리는 SPT 기술에서는 20㎛보다 크고 라디오 주파수 적용의 경우에는 약 2㎛가 된다.
베이스 영역(13) 및 제 2 에미터 영역(15)은 제 2 거리만큼 접속 영역(16)으로부터 이격되어 위치되도록 부분 영역(10')내에 배열된다. 이러한 경우, 상기 제 2 거리(d2)는, 부분 영역(10')의 에지내의 측방향 기생 npn 바이폴라 트랜지스터가 억제되기에 충분하게 크게 선택될 수 있다.
제 1 에미터 영역(14)을 포함하는 베이스 영역(13)과 제 2 에미터 영역(15)은 매몰층(11)의 바로 위에 수직으로 배열되고 매몰층(11)과 이격되는 방식으로 에피택셜 층(10)내에 배열된다.
에피택셜 층(10)의 농도 및 매몰층(11)과 베이스 영역(13) 사이의 거리(d3)는 스위칭 트랜지스터(T1)의 턴온 전압을 규정한다.
베이스 영역(13) 및 에미터 영역(14,15)은 제 1 실시예의 경우에는 웰의 형태로 설계된다. 그러나, V-형, U-형 및 트랜치 또는 유사한 구조도 역시 고려될 수 있다. 이러한 영역(13,14,15)은 반도체 몸체(7)로의 확산 또는 이온주입에 의해 용이하게 형성된다. 그러나, 예를 들어 증착과 같은 대안적인 제조 가능성도 역시 고려될 수 있다.
베이스 영역(13)과 에미터 영역(14,15)과의 콘택은 웨이퍼 기판(12)상의 일반적인 콘택(17,18,19)을 통해 형성된다. 이러한 경우, 제 1 에미터 영역(14)의 제 1 콘택 전극(17)은 각각 제 2 버스 바(3)에 접속되며, 이에 따라 기준 전위에 접속된다. 제 1 에미터 영역(14) 및 접속 영역(16)의 제 2 및 제 3 콘택 전극(18,19)은 단자 패드(5)에 각각 접속된다.
버퍼 영역(20)이 도 2에 부가적으로 제공되며, 상기 영역은 웨이퍼 전면(12)에서부터 전체 에피택셜 층(10)을 하향으로 통과하여 반도체 몸체(7)에까지 연장된다. 제 1 실시예에 있어서, 버퍼 영역(20)은 p-도핑된 실리콘으로 형성된다. 그러나, 버퍼 영역(20)은 또한 예를 들어 이산화실리콘, 질화실리콘 등과 같은 다른 일반적인 버퍼 물질로 형성될 수도 있다. 버스 바 영역(20)은 일반적으로 ESD 보호 구조물을 반도체 집적 회로(2) 또는 반도체 칩으로부터 절연 및 차폐시키는 역할을 한다.
그러나, 버퍼 영역(20)이 p+도핑된 실리콘으로 형성된다면 더욱 용이하다. 이러한 경우, 예를 들어 음의 펄스를 일소하기 위하여 매몰층(11)과 p-도핑된 기판(7) 사이에 순방향 바이어싱된 pn다이오드를 사용하는 것이 가능하다. 이러한 음의 펄스는 p+-도핑된 버퍼 영역(20)을 통해 도전되어 소멸된다.
도 2는 반도체 몸체(7)에 대한 단면도로서 본 발명에 따른 ESD 보호 구조에 대한 등가 회로를 개략적으로 도시한다. 이러한 ESD 보호 구조는 두 개의 스위칭 트랜지스터(T1) 및 두 개의 구동 트랜지스터(T2)를 포함한다. 제 1 실시예에 있어서, 스위칭 트랜지스터는 제 1 에미터 영역(14), 베이스 영역(13) 및 매몰층(11)에 의해 형성된 에미터, 베이스 및 콜렉터를 가지는 npn 바이폴라 트랜지스터이다. 구동 트랜지스터는 제 2 에미터 영역(15), 매몰층(11) 및 베이스 영역(13)에 의해 형성된 에미터, 베이스 및 콜렉터를 가지는 pnp 바이폴라 트랜지스터이다.
스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)의 콜렉터 단자와 베이스 단자는 상호 커플링에 의한 다이리스터 구조를 형성하도록 접속된다. 구동 트랜지스터는 온 또는 오프 상태로 스위칭 트랜지스터를 제어한다.
스위칭 트랜지스터(T1)의 콜렉터 단자 및 구동 트랜지스터(T2)의 베이스 단자에 각각 접속되는 매몰층(11)은 개별적인 제 1 저항(R1)을 포함한다. 상기 제 1 저항(R1)은 매몰층(11)의 전도도에 의해 정의된다.
콜렉터 측에서, 스위칭 트랜지스터(T1)와 단자 패드(5) 사이에 제 2 저항(2)이 제공된다. 상기 제 2 저항(R2)은 접속 영역(16)의 전도도에 의해 정의되고 또한 콘택 저항에 의해서 정의된다.
일반적으로, 매몰층(11)의 측방향 단면 영역은 접속 영역(16)의 링구조로 둘러싸인 단면보다 적어도 넓다. 링 형태의 접속 영역(16) 및 매몰층(11)은 실제적인 이유로 정방형 또는 직사각형의 구도를 가진다. 그러나, 이러한 영역(11,16)이 원형 또는 고리모양을 가지는 것도 유용하다. 후자의 경우, 베이스 영역(13) 및 에미터 영역(14,15)은 핑거의 형태로 배열되는 것이 아니라, 예를 들어 고리 모양으로 설계된다.
본 발명에 따른 ESD 보호 구조의 동작 방법은 다음에서 상세히 설명될 것이다.
간섭 신호가 단자 패드(5)를 통해 내부로 커플링되고, 상기 간섭 신호가 구동 트랜지스터(T2)의 스위칭 임계치를 초과한다면, 다이오드 접속내에 접속된 구동 트랜지스터(T2)의 pn 접합에서의 공간 전하 영역은 브레이크 다운된다. 구동 트랜지스터(T2)는 턴 온된다. 결과적으로, 스위칭 트랜지스터(T1)의 베이스는 상기 트랜지스터에 충분히 높은 구동 전류가 인가된 경우에 스위칭 온되는 것과 유사한 방식으로 구동된다. 결과적으로, 전류 경로는 단자 패드로부터 접속 영역(16), 매몰층(11), 베이스 영역(13)을 통해 에미터 영역(14)과 결과적으로는 제 2 버스 바(3)까지 형성된다. 결과적으로 간섭 신호는 제 2 버스 바(3)로 전도되어 반도체 집적 호로(1)를 통과하지 않게 된다.
수직 npn 바이폴라 트랜지스터에 기초하고 (예를 들어 두개의 핑거 구조의 경우) 집적된 pnp 바이폴라 트랜지스터에 의해 구동되는 p-타입의 베이스를 가지는 ESD 보호 소자는 오픈-베이스 구조에서 보다 50% 높은 오류 임계치를 보인다. 이것은 다음; 국부적 브레이크 다운이 스위칭 트랜지스터(T1)로 표현된 경우의 수직 npn 트랜지스터내에서 발생한다는 것으로 설명된다. 접속 영역(16)과 매몰층(11)의 콘택 사이의 전압 강하와 이에 따른 (구동 트랜지스터(T2)인) 수평 pnp 트랜지스터의 베이스 영역의 전압 강하로 인하여, 상기 pnp 트랜지스터는 구동된다. 매몰층(11)이 높은 전도도로 인하여, 전압 강하는 구동 트랜지스터(T2)의 전체 폭에 대하여 균일하게 된다. 결과적으로 나머지 국부적 스위칭 트랜지스터(T1)도 역시 턴온된다.
구동 트랜지스터(T2)의 치수 설정 과정에 있어서, 대응적으로 불균일한 전류 분포를 가지는 국부적 다이리스터의 어떠한 트리거링도 없고 회로 특성에 대하여 특성 곡선의 불안정한 갑작스런 반동이 일반적으로 약 1.4V의 매우 낮은 유지 전압 아래로 내리는 것을 보장한다는 것이 고려되어야 한다.
도 3 및 도 4는 본 발명에 따른 ESD 보호 구조물에 대한 두 개의 추가적인 실시예를 도시한다. 간략화를 위하여, 등가의 회로도에 대한 설명은 도 3 및 도 4의 일부에 관련하여 배제되었다.
도 3 및 도 4의 ESD 보호 구조물은 도 2의 ESD 보호 구조물과 근본적으로 동일한 구조를 가진다. 도 3 및 도 4의 ESD 보호 구조물의 특별한 차이는 매몰층(11)의 구조에 있다.
도 3에 있어서, 매몰층(11)은 다수의 균일하게 n+-도핑된 부분 영역(11')을 가진다. 부분 영역(11')에 의해 점유되지 않은 나머지 매몰층 영역(11)은 일반적으로 반도체 몸체(7)의 도핑 또는 에피택셜 층(10)의 도핑을 가진다.
도 4에 있어서, 매몰층(11)은 유사하게 n+-도핑된 부분 영역(11')을 가진다. 이러한 경우, 상기 부분 영역(11')은 제 2 에미터 영역(15)의 아래에 수직적으로 배열된다. 반면에, 상기 부분 영역(11')은 접속 영역(16)과의 콘택을 형성한다. 추가의 부분 영역(11")은 매몰 층(11) 내의 부분 영역(11') 사이에 배열된다. 이러한 경우 추가의 부분 영역(11")은 부분 영역(11')보다 매우 작게 설계된다. 상기 부분 영역(11")은 스트립 또는 구형 등의 형태로 설계될 수 있다.
도 3의 부분 영역(11')과 도 4의 부분 영역(11') 및 추가의 부분 영역(11")은 일반적이기는 하지만 필수적인 것은 아니며 그들을 형성한 이후에는 서로로부터 이격되게 된다. 부분 영역(11')과 추가의 부분 영역(11")은 이온 주입 또는 확산에 의해 형성될 수 있다. 매몰층(11)내에서 적어도 국부적으로 균일한 도핑 농도를 달성하기 위하여, 상기 부분 영역(11') 및 추가의 부분 영역(11")의 제조는 일반적으로 열처리 단계를 수반한다. 이러한 열처리 단계로 인하여, 적어도 국부적으로 균일한 도핑 농도가 매몰층(11)에서 달성된다. 이러한 경우, 부분 영역(11')은 일반적으로 추가의 부분 영역(11")보다 높은 도핑 농도를 가진다.
도 3 및 도 4에 따른 ESD 보호 구조물을 제공한 결과로서, 제 1 트랜지스터(T1)는 매몰층(11)이 구조화된 이온주입과 같이 설계되는 방식으로 구성된다. 이것은 추가의 처리 단계를 요구하지 않고 매몰층(11)의 도핑 농도를 적절하게 설정하도록 하기 위함이다. 에피택셜 층(10)의 두께는 일반적으로 제 1 트랜지스터(T1)의 베이스와 콜렉터 사이에 형성된 공간 전하 영역이 매몰층(11)에 의해 경계 설정되는 방식으로 선택되기 때문에, 높은 브레이크 다운 전압 또는 높은 유지 전압은 매몰층(11)의 감소된 도핑 농도에 의해 달성될 수 있다.
이러한 경우, 제 2 트랜지스터(T2)의 균일한 구동은 제 1 트랜지스터(T1)의 균일한 활성화에 대한 기본이 된다. 그러나, 이것은 제 2 트랜지스터의 베이스 단자가 수직 돌출부에서 낮은 저항을 가지고 설계되어져야 한다는 것을 요구한다. 이것은 (도 3 및 도 4 참조) 본 발명에 따른 부분 영역(11') 및 추가의 부분 영역(11")의 구조에 의해 달성될 수 있다. 이것은 매몰층(11)내에 구조물을 가지지 않는 비교 가능한 ESD 세기를 가지는 동일한 ESD 보호 구조물과 비교하여 높은 유지 전압을 획득할 수 있다는 것을 가능하게 한다. 따라서 도 3 및 도 4에 따른 ESD 보호 구조물은 유지 전압의 향상된 조절력을 허용한다.
도 5는 도 2에 따른 핑거 구조의 단면도를 도시한다. 양호한 개략도를 제공하기 위하여 전극(17,18,19) 및 접속 라인은 도시되지 않았다.
도 5의 핑거 구조는 3개의 베이스 영역(13)을 포함하며, 각각의 베이스 영역중 제 1 베이스 영역(14)은 중앙에 배열된다. 제 2 에미터 영역(15)은 각각의 인접한 베이스 영역(13)들 사이에서 등간격으로 배열된다. 베이스 영역(13)과 제 2 에미터 영역(15) 사이의 거리는 제 1 거리(d1)로 주어진다. 제 2 거리(d2)는 베이스 영역(13) 또는 제 2 에미터 영역(15)과 접속 영역(16) 사이의 거리를 나타낸다. 접속 영역(16)은 베이스 영역(13)과 에미터 영역(14,15)을 링 형태로 둘러싼다. 이러한 링 형태의 영역은 부분 영역(10')을 한정한다.
또한 매몰층(11)의 위치는 도 5에서는 점선으로 도시되었다. 이러한 경우에 있어서, 도시된 바와 같이, 매몰층(11)의 측방향 단면 영역은 적어도 링 형태의 접속 영역(16)에 의해 둘러싸인 측방향 단면 영역 정도의 크기가 되어야 한다.
도 5에 도시된 바와 같이, 링 형태의 접속 영역 및 핑거 구조를 포함하는 그에 따른 부분 영역(10')은 직사각형의 모양을 가진다. 전기장의 균일한 분포를 달성하기 위하여, 접속 영역에 대하여 매몰층(11) 및 제 1 핑거 구조의 베이스 영역(13) 및 에미터 영역(14,15)을 그들의 가장자리 또는 모서리가 둥근 방식으로 모양설정하는 것이 유용하다.
본 발명은 마이크로 콘트롤러, 반도체 메모리 및 논리 소자에서의 ESD 보호 소자에 사용되는 경우에 특히 유용하다.
이러한 경우에 있어서, 반도체 집적 회로 및 관련 ESD 보호 소자는 바이폴라 형태로 구현되었거나, 스마트 전력 기술을 사용하여 제조되었다. 그러나. 반도체 집적 회로 및 ESD 보호 회로가 CMOS 기술을 사용하여 제조되는 것도 역시 유용하다.
본 발명이 바람직한 실시예를 참조하여 설명되었을 지라도, 따라서 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.

Claims (16)

  1. 적어도 하나의 반도체 몸체(7)내에 배열된 반도체 집적 회로(1)에 있어서,
    a) 도전 접속 라인(4)을 통해 상기 반도체 집적 회로(1)에 접속된 적어도 하나의 단자 패드(5),
    b) 동작 동안 상기 반도체 집적 회로(1)의 제 1 공급 전위(VCC)를 전달하는 적어도 하나의 제 1 버스 바(2),
    c) 동작 동안 상기 반도체 집적 회로(1)의 제 2 공급 전위(VSS)를 전달하는 적어도 하나의 제 2 버스 바(3),
    d) 정전기 방전으로부터 상기 반도체 집적 회로(1)를 보호하기 위한 적어도 하나의 보호 소자(6)를 포함하는데, 상기 보호 소자(6)는 단자 패드(5)와 상기 반도체 집적 회로(1) 사이에 배열되고 버스 바들(2,3) 중 적어도 하나에 접속되며, 상기 보호 소자(6)는 제 1 도전형의 다수 전하 캐리어를 가지는 다수의 제 1 트랜지스터(T1) 및 제 2 도전형의 다수 전하 캐리어를 가지는 다수의 제 2 트랜지스터(T2)를 구비하며, 상기 트랜지스터들은 베이스 단자와 콜렉터 단자가 상호 결합하여 다이리스터 구조를 형성하도록 접속되며,
    e) 가능한 최저의 저항을 갖도록 설계되고 제 2 트랜지스터(T2)의 베이스 단자와 제 1 트랜지스터(T1)의 콜렉터 단자를 구동시키는 적어도 하나의 집적 저항(R1)을 포함하는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서, 매몰층(11)은 부분 영역(11',11")을 적어도 부분적으로 포함하는데, 상기 부분 영역(11',11")은 부분 영역(11',11")에 의해 덮여 있지 않은 매몰층의 영역보다 높은 도핑 농도를 가지는 것을 특징으로 하는 회로.
  3. 제 2 항에 있어서, 상기 보호 소자(6)는 부분 영역(10')내에 배열되는데, 상기 부분 영역은,
    - 웰의 형태로 설계되고, 스위칭 트랜지스터(T1)의 베이스 단자와 구동 트랜지스터(T2)의 콜렉터 단자를 형성하는 제 1 도전형의 적어도 하나의 베이스 영역(13),
    - 웰의 형태로 설계되며, 상기 베이스 영역내에 배열되고 모든 스위칭 트랜지스터(T1)의 에미터 단자를 형성하는 제2 도전형의 적어도 하나의 제 1 에미터 영역(14), 및
    - 웰의 형태로 설계되며, 제 1 거리(d1)만큼 상기 베이스 영역(13)으로부터 이격되어 위치되고 상기 구동 트랜지스터(T2)의 에미터 단자를 형성하는 제 1 도전형의 적어도 하나의 제 2 에미터 영역(15)의 형상을 가지는 것을 특징으로 하는 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 제 2 도전형의 적어도 하나의 매몰층(11)이 제공되는데, 상기 매몰층은 제 1 트랜지스터(T1)의 콜렉터 단자 및 제 2 트랜지스터(T2)의 베이스 단자를 형성하고 제 1 집적 저항(R1)을 포함하는 것을 특징으로 하는 회로.
  5. 제 4 항에 있어서, 제 1 저항(R1)의 전도도는 상기 매몰층(11)의 도핑 농도에 의해 정의되는 것을 특징으로 하는 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 트랜지스터(T1)는 스위칭 트랜지스터이며, 상기 제 2 트랜지스터(T2)는 스위칭 트랜지스터를 구동시키기 위한 구동 트랜지스터인 것을 특징으로 하는 회로.
  7. 제 6 항에 있어서, 상기 구동 트랜지스터(T2)의 베이스-콜렉터 이득은 상기 스위칭 트랜지스터(T1)의 베이스-콜렉터 이득보다 매우 작은 것을 특징으로 하는 회로.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 구동 트랜지스터(T2)의 베이스-콜렉터 이득은 상기 제 1 거리(d1)에 의해 정의되는 것을 특징으로 하는 회로.
  9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 매몰층(11)과 상기 버스 바들(2,3) 중 하나에 접속되는 적어도 하나의 접속 영역(16)이 제공되는 것을 특징으로 하는 회로.
  10. 제 9 항에 있어서, 상기 접속 영역(16)은 상기 베이스 영역(13)으로부터 등간격으로 위치되거나 제 2 거리(d2)만큼 상기 제 2 에미터 영역(15)으로부터 이격되어 위치되는 것을 특징으로 하는 회로.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 접속 영역(16)의 도핑 농도에 의해 설정되는 전도도를 가지는 제 2 집적 저항(R2)이 제공되는 것을 특징으로 하는 회로.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 접속 영역(16)은 상기 부분 영역(10') 둘러싸는 폐쇄 링으로 배열되는 것을 특징으로 하는 회로.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 매몰층(11)의 측방향 단면 영역은 접속 영역(16)과 부분 영역(10')에서 유래하는 측방향 단면 영역보다 큰 것을 특징으로 하는 회로.
  14. 제 2 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 부분 영역(10')은 반도체 몸체(7)의 에피택셜 층(10)내에 배열되는 것을 특징으로 하는 회로.
  15. 제 2 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제 1 에미터 영역(14)은 상기 베이스 영역(13) 보다 높은 도핑 농도를 가지는 것을 특징으로 하는 회로.
  16. 제 3 항 내지 제 15 항 중 어느 한 항에 있어서, 매몰층(11) 내의 최대 도핑 농도는 적어도 1 * 1019Cm-3인 것을 특징으로 하는 회로.
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