KR19990030236A - 정전 방전으로부터 보호하기 위한 구조물을 가진 집적반도체 회로 - Google Patents
정전 방전으로부터 보호하기 위한 구조물을 가진 집적반도체 회로 Download PDFInfo
- Publication number
- KR19990030236A KR19990030236A KR1019980040461A KR19980040461A KR19990030236A KR 19990030236 A KR19990030236 A KR 19990030236A KR 1019980040461 A KR1019980040461 A KR 1019980040461A KR 19980040461 A KR19980040461 A KR 19980040461A KR 19990030236 A KR19990030236 A KR 19990030236A
- Authority
- KR
- South Korea
- Prior art keywords
- zone
- semiconductor circuit
- integrated semiconductor
- integrated
- doping
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000009792 diffusion process Methods 0.000 claims abstract description 63
- 239000002019 doping agent Substances 0.000 claims abstract description 22
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000005496 tempering Methods 0.000 claims description 2
- 230000001960 triggered effect Effects 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 238000012369 In process control Methods 0.000 abstract description 3
- 238000010965 in-process control Methods 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 21
- 238000000407 epitaxy Methods 0.000 description 13
- 238000004886 process control Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000009828 non-uniform distribution Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009827 uniform distribution Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- -1 silicon nitrile Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Abstract
본 발명은 정전 방전으로부터 보호하기 위한 보호 구조물을 가진 집적 반도체 회로에 관한 것이다. 보호 구조물은 바람직하게는 버티컬 보호 다이오드로 제공된다. 버티컬 보호 다이오드는 집적 반도체 회로의 제조를 위한 프로세스 제어의 변동 없이 마스킹된 확산 또는 마스킹된 이온 주입에 의해 마스킹 층의 개구의 횡단면 또는 인접한 개구의 간격을 변동시킴으로써 변동될 수 있다. 확산 구역내에 균일한 도핑 농도를 형성하기 위해 인접한 개구의 간격이 적어도 투입된 도펀트의 확산 길이의 2배 보다 작다는 것이 중요하다. ESD-보호 소자로는 트랜지스터, 특히 바이폴라 트랜지스터, 사이리스터 또는 IGBT가 사용될 수 있다. 이 경우, 수직 보호 다이오드는 상기 소자의 트리거 다이오드를 형성한다. 부가로, ESD-보호 구조물은 확산 구역의 가장자리 영역에서 감소된 도핑으로 인해 감소된 브레이크 다운 전압을 갖는다.
Description
본 발명은 적어도 하나의 반도체 바디내에 배치되고,
a) 도전 접속라인을 통해 집적 반도체 회로에 접속된 적어도 하나의 단자 패드,
b) 동작 중에 제 1 공급 전위를 집적 반도체 회로로 공급하는 적어도 하나의 제 1 전위 레일,
c) 동작 중에 제 2 공급 전위를 집적 반도체 회로로 공급하는 적어도 하나의 제 2 전위 레일,
d) 상기 단자 패드와 집적 반도체 회로 사이에 배치되며 전위 레일 중 적어도 하나에 접속되는, 정전 방전으로부터 집적 반도체 회로를 보호하기 위한 적어도 하나의 보호 소자를 포함하는 집적 반도체 회로에 관한 것이다.
이러한 소위 ESD-보호 소자는 J. Chen, X. Zhang, A. Amerasekera 및 T. Vrostos; Design and Layout of a High ESD Performance NPN Structure for Submicron BiCMOS/Bipolar Circuits, Proc. of the IEEE International Reliability Physics Symposium (1996), 페이지 227에 공지되어 있다.
칩내에 집적된 반도체 회로는 정전 과전압 및 그로 부터 야기되는 정전 방전(Electrostatic Discharge (ESD))으로부터 입력 또는 출력(I/O-포트)을 보호하기 위한 보호 회로를 포함한다. 소위 ESD-보호 소자는 집적 반도체 회로의 입력 패드와 보호될 입력 또는 출력 단자 사이에 접속되고, 기생 과전압의 결합시 ESD-보호 소자를 접속시킴으로써 기생 과전압을 공급 전압 도체 중 하나로 유도하기 위해 제공된다. 상기 과전압 펄스는 극단의 경우 소자를 파괴시킬 수도 있다.
예컨대 제품 시방서에 기술된 바와 같은 동작 조건 하에서, ESD-보호 소자는 보호될 집적 반도체 회로의 기능에 영향을 주어서는 안된다. 이것은 ESD-보호 소자의 접속 전압이 보호되는 단자 패드의 신호 전압 범위 밖에 놓여야 한다는 것을 의미한다. 양호한 보호 작용을 위해, ESD-보호 소자가 임계 회로 경로 전에 브레이크 다운되어야 한다. 이것은 일반적으로 각각의 ESD-보호 소자의 접속 전압의 정확한 세팅, 및 보호될 집적 반도체 회로의 소자 특성과 관련해서 최적화된 프로세스 제어가 ESD-보호소자의 삽입에 의해 변동되지 않아야 하는 중요한 경계 조건을 요구한다.
또다른 중요한 경계 조건은 보호될 집적 반도체 회로의 바로 근처에 단자 패드의 공간적 배치로부터 주어진다. 특히, 비교적 높은 구동 전류로 인해 단자 패드가 출력 드라이버의 근처에 배치된다. 따라서, ESD-보호 구조물이 종종 출력 드라이버에 대한 공급 라인에 접속된다.
ESD-보호 소자의 접속 전압은 특히 전체 작동 온도 범위에서 제조 중에 작동 파라메터의 변동에 기인한 전기 파라메터의 표유를 고려해서 상기 한계를 지켜야 한다.
프로세스 제어의 변동 없이 ESD-보호 소자의 브레이크 다운 전압을 세팅하기 위해, 이것은 일반적으로 다이오드의 측면 브레이크 다운을 이용함으로써, 예컨대 측면 다이오드의 p- 및 n-확산 구역의 마스크 간격을 일정하게 선택함으로써 이루어진다. 그러나, 이러한 측면 ESD-보호 소자는 벌크 저항이 매우 크다는 단점을 갖는다.
또한, 큰 제조 편차로 인해 그리고 마스크의 조정 정확도로 인해 전기 파라메터, 특히 접속 전압의 비교적 큰 변동이 나타난다. 특히 매우 평평한 반도체 구조물에서 ESD-보호 소자는 표면 근처의 브레이크 다운으로 인해 매우 낮은 ESD-강도를 갖는다.
전술한 단점은 특히 예컨대 스마트-파워-기술에서 나타나는 바와 같은 큰 신호 전압 범위를 가진 ESD-보호 소자에서 나타난다.
ESD-보호 회로의 다른 세부사항, 특징, 장점 및 동작은 유럽 특허 출원 EP 0 623 958호 및 전술한 J. Chen 등의 간행물을 참고할 수 있다.
본 발명의 목적은 접속 전압이 정확히 세팅될 수 있는 ESD-보호 소자를 제공하는 것이다.
도 1은 다이오드로서 형성된 ESD-보호 소자가 접속된 공지된 집적 반도체 회로의 회로도.
도 2는 반도체 시스템에 ESD-보호 다이오드를 구현한 실시예.
도 3은 본 발명에 따른 구조물의 제조 방법을 나타낸, 도 2에 도시된 구조물의 단면도.
도 4는 도 3에 도시된 구조물의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 집적 반도체 회로 2: 반도체 바디
3: 단자 패드 4: 접속 라인
5, 6: 전위 레일 7: ESD-보호 소자
8: 매립층 9: 확산층
10: 기판 앞면 11: 캐소드 전극
12: 애노드 전극 13: pn-접합
14: ESD-보호 다이오드 14': 버티컬 보호 다이오드
15: 집적 트랜지스터 16: 마스크
17, 17', 17: 개구 18: 에피택시층
19: 기판 표면 20: 버퍼층
21: 기판 후면 22: 접속 구역
상기 목적은 본 발명에 따라 보호 소자가
e) 반도체 바디에 매립층으로서 제공되며 단자 패드 또는 전위 레일 중 하나에 접속된, 제 1 도전 타입의 적어도 하나의 제 1 구역, 및
f) 반도체 바디내로 돌출하고 상기 제 1 구역에 이어지며 전위 레일 중 적어도 하나 또는 단자 패드에 접속된, 제 2 도전 타입의 적어도 하나의 제 2 구역을 포함하는 것을 특징으로 하는 집적 반도체 회로에 의해 달성된다.
본 발명에 따라 버티컬로 형성된 ESD-보호 구조물이 제공되고, 그것의 접속 전압이 집적 반도체 회로의 제조를 위한 프로세스 제어의 변동 없이 정확하게 세팅될 수 있다.
ESD-보호 구조물은 버티컬 pn-다이오드를 포함하며, 상기 pn-다이오드의 제 1 구역은 통상적으로 매립층으로 그리고 그것의 제 2 구역은 확산 구역으로 형성된다. 본 발명에 따라 제 2 구역의 도핑 농도가 정확히 세팅될 수 있다. 이로 인해, 상기 버티컬 다이오드의 접속 전압이 정확히 세팅될 수 있다.
제 2 구역은 전술한 경계 조건에 따라 집적 반도체 회로의 제조 동안 형성될 수 있다. 따라서, 바람직하게는 부가의 단계 및 집적 반도체 회로의 제조시 프로세스 제어의 변동이 필요치 않다.
이러한 버티컬 보호 구조물은 상응하게 측면으로 형성된 보호 구조물 보다 훨씬 작은 벌크 저항을 갖는다.
예컨대, 측면 구조물에서 매우 중요한 조정 정확도가 이러한 버티컬 보호 구조물에서는 무시될 수 있다.
수직의 전압 브레이크 다운은 훨씬 더 적은 전류 밀도로 인해 상응하는 측면 전압 브레이크 다운 보다 훨씬 더 강한 것으로 나타났다.
통상적으로, 제 1 구역 및 제 2 구역으로 이루어진 pn-다이오드는 반도체 회로내에 집적된 버티컬 ESD-보호 다이오드를 형성한다.
바람직한 실시예에서 버티컬 pn-다이오드는 집적 트랜지스터의 트리거 다이오드로도 사용될 수 있다. 상기 ESD-보호 트랜지스터는 통상적으로 바이폴라로 구현된다. 그러나, 제어된 트랜지스터의 다른 형태, 예컨대 MOSFET 또는 차단층 트랜지스터도 ESD-보호 소자로 사용될 수 있다.
개선예에서, pn-다이오드가 사이리스터, IGBT등의 용 트리거 다이오드로도 사용될 수 있다.
ESD-보호 소자의 접속 전압을 정확히 세팅하는 것은 본 발명에 따라 적합한 치수의 도핑 마스크에 의해 이루어진다. 도핑 마스크는 예컨대 LOCOS-기술로 제조되는 통상의 필드 옥사이드에 의해 형성될 수 있다. 그러나, 도핑 마스크로서 다른 마스크, 예컨대 포토레지스트가 사용될 수도 있다.
도핑 마스크는 횡단면(A)을 가진 다수의 개구를 갖도록 구조화된다. 통상적으로 상기 개구는 서로 등간격으로 배치된다. 인접한 개구의 최대 간격(d)이 확산 구역용으로 제공된 도펀트의 확산 길이의 2배 보다 짧다는 것이 중요하다. 이러한 도핑 마스크의 사용에 의해 도펀트가 확산 구역의 영역내로 투입된다. 확산시, 도펀트는 확산 구역의 측면 및 수직으로 균일하게 분포된다.
이온 주입에 의해 도펀트를 반도체 바디내로 투입하는 것도 가능하다. 이온 주입은 확산 보다 바람직한 것으로 나타났는데, 그 이유는 여기서는 정확하게 측정 가능한 도핑 도우즈가 반도체 바디내로 투입될 수 있기 때문이다. 그러나, 주입의 경우에는 이온 주입에 후속해서 적합한 온도 단계가 이어짐으로써, 한편으로는 도펀트가 전기적으로 활성화되고 결정 손상이 큐어링되며, 다른 한편으로는 도펀트가 확산 구역의 영역에 균일하게 분포되어야 한다. 고온 이온 주입이 특히 바람직한 것으로 나타나는데, 그 이유는 온도 단계가 생략될 수 있기 때문이다.
개구의 횡단면 및 인접한 개구의 간격에 의해 제 2 영역에서 도핑 농도 및 pn-접합에서 브레이크 다운 전압이 정확히 세팅될 수 있다. 이것은 바람직하게는 집적 반도체 회로를 제조하기 위한 프로세스 파라메터 또는 프로세스 제어의 변동 없이 이루어진다.
개구가 동일한 횡단면을 가지며 그 간격이 도핑 마스크의 가장자리 영역의 방향으로 연속적으로 감소되는 것이 특히 바람직하다. 대안으로서, 개구가 서로 등간격으로 배치되고 그 횡단면이 도핑 마스크의 가장자리 영역의 방향으로 연속적으로 감소되는 것도 바람직하다. 도핑 마스크의 본 실시예에서 개구(13)는 등간격으로 배치되고 각각 동일한 횡단면(A)을 갖는다. 그러나, 이것이 반드시 필요한 것은 아니다. 이렇게 함으로써, 확산 구역의 가장자리 영역에서 불균일한 도핑 프로파일이 형성될 수 있다. 확산 구역과 에피택시층 사이의 측면 가장자리에서 이러한 평평한 pn-접합은 기생 다이오드의 높은 브레이크 다운 전압을 야기시키기 때문에, 거기서 국부적인 브레이크 다운이 피해진다.
상기 조치에 의해 에피택시층(18)에 측면으로 직접 접한 확산 구역(9)이 외부로 감소되는 도핑 농도를 가짐으로써, 거기에 보다 평평한 pn-접합이 형성되고, 브레이크 다운이 확산 구역(9)과 매립층(8) 사이의 pn-접합(13)에서만 일어난다.
본 발명이 반도체 메모리 또는 논리 소자에 적용되는 것이 특히 바람직하다. 또다른 바람직한 적용은 본 발명이 마이크로콘트롤러에 적용되는 것이다. 집적 반도체 회로는 바이폴라, MOS-기술 등으로 구현될 수 있다.
첨부된 도면에 도시된 실시예를 참고로 본 발명을 구체적으로 설명하면 하기와 같다.
도 1은 앞에 접속된 ESD-보호 소자를 가진 공지된 집적 반도체 회로의 회로도이다.
도 1에는 집적 반도체 회로(1)가 도시된다. 집적 반도체 회로(1)는 제 1 공급 전위(VSS)를 가진 제 1 전위 레일(5) 및 제 2 공급 전위(VCC)를 가진 제 2 전위 레일(6)에 접속된다. 제 1 공급 전위(VSS)는 본 실시예에서 기준 접지이다. 제 2 공급 전위(VCC)는 공급전압일 수 있다.
집적 반도체 회로(1)가 접속 라인(4)을 통해 단자 패드(3)에 접속된다. 단자 패드(3)는 입력 신호를 집적 반도체 회로(1)내로 결합하기 위한 입력 단자, 및 출력 신호를 집적 반도체 회로(1)로부터 분리하기 위한 출력 단자일 수 있다. 이러한 단자는 I/O-포트라 한다.
ESD-보호 소자(7)는 단자 패드(3)와 집적 반도체 회로(1) 사이에 접속된다. 본 경우 ESD-보호 소자(7)는 ESD-보호 다이오드(14)이다. 그러나, ESD-보호 소자(7)는 바이폴라 트랜지스터, 제어된 트랜지스터, 특히 MOSFET 또는 차단층-FET, 사이리스터, IGBT 등으로 구현될 수도 있다.
ESD-보호 다이오드(14)의 캐소는 접속 라인(4)에 그리고 그 애노드는 제 1 전위 레일(5)에 접속된다. 그러나, ESD-보호 소자가 접속 라인(4)과 제 2 전위 레일(6) 사이에 배치되는 것도 가능하다. ESD-보호 소자(7)는 집적 반도체 회로(1)를 단자 패드(3)를 통해 결합된 기생 신호로부터 보호해야 한다. 상기 기생 방해 신호는 ESD-보호 소자(7)에 의해 전위 레일(5), (6) 중 하나로 유도됨으로써, 집적 반도체 회로(1)에 이르지 않는다.
이러한 방해 신호는 예컨대 반도체 칩의 운송 및 취급시에 발생할 수 있다. 이로 인해, 반도체 칩이 정전기적으로 대전될 수 있다. 상기 정전 전하가 집적 반도체 회로(1)내로 결합되면, 극단의 경우 소자를 파괴시킬 수 있다.
동작 조건 하에서, ESD-보호 소자(7)가 집적 반도체 회로(1)의 기능에 영향을 주어서는 안된다. ESD-보호 소자(7)의 접속 전압은 하한이 집적 반도체 회로(1)내로 최대로 결합되는 신호 전압이고 상한이 집적 반도체 회로(1)의 최소 브레이크다운 전압인 전압 범위에 놓여야 한다.
스마트-파워-기술로 제조된 집적 반도체 회로(1)는 예컨대 40V의 하한 및 50V의 상한을 갖는다. ESD-보호 소자(7)의 접속 전압은 가급적 정확히 상기 전압 값 사이에 놓여야 한다. 따라서, ESD-보호 소자(7)의 접속 전압이 가급적 정확히 세팅됨으로써, 집적 반도체 회로(1) 및 ESD-보호 소자(7)의 제조시 프로세스 변동에도 불구하고 동작할 수 있어야 한다는 것이 중요하다.
방해 신호의 결합을 시뮬레이션하기 위해, 통상적으로 소위 휴먼-바디-모델(Human-Body-Model: HBM)이 사용된다. 휴먼-바디-모델의 회로는 100pF의 커패시턴스 및 1.5KΩ의 저항으로 이루어진 저역 필터이다. 휴먼-바디-모델은 사람에 의해 결합되는 방해 신호를 시뮬레이트한다. 예컨대, 소위 하전-장치-모델(Charged-Device-Model)과 같은 다른 모델도 사용될 수 있다.
도 2는 본 실시예에서 ESD-보호 다이오드로서 구현된 ESD-보호 소자의 실시예를 나타낸다. 도 1과 동일한 소자는 동일한 도면 부호를 갖는다.
도 2에는 반도체 바디(2)가 도시된다. 반도체 바디(2)는 통상적으로 실리콘 기판으로 이루어진다. 반도체 바디(2)는 기판 후면(21) 및 기판 표면(19)을 포함한다. 본 실시예에서 반도체 바디(2)의 실리콘 기판은 p-도핑되고 기판 후면(21)은 기판 전위에 접속된다. 그러나, 반도체 기판이 n-도핑되는 것도 가능하다.
기판 표면(19)상에 약하게 n-도핑된 에피택시층(18)이 배치된다. ESD-보호 구조물의 기능을 위해, 다수의 에피택시층(18)이 층층이 배치되거나 에피택시층(18)이 완전히 생략되는 것도 가능하다. 에피택시층(18)의 도핑 농도는 집적 반도체 회로(1)의 제조를 위한 프로세스 제어에 의해 미리 주어진 파라메터에 의존한다. 통상적으로 에피택시층은 1*1015cm-3내지 1*1018cm-3의 도핑 농도를 갖는다.
부가로 도 2에는 버퍼층(20)이 제공된다. 버퍼층(20)은 기판 앞면(10)으로부터 전체 에피택시층(18)을 통해 반도체 바디(2)에 까지 연장된다. 본 실시예에서 버퍼층(20)은 p+-도핑된다. 그러나, 버퍼층(20)이 다른 통상의 버퍼 재료, 예컨대 실리콘디옥사이드, 실리콘니트리트 등으로 형성될 수도 있다. 버퍼층(20)은 통상적으로 집적 반도체 회로 또는 반도체 칩에 대한 ESD-구조물의 차폐 또는 분리 기능을 한다.
매립층(8) 및 p-도핑된 기판(2) 사이에 흐름 방향으로 결합된 pn-다이오드가 사용됨으로써, 예컨대 네거티브 펄스가 인출되는 것이 특히 바람직하다. 상기 네거티브 펄스는 p-도핑된 버퍼층(20)을 통해 유도될 수 있다.
부가로, 도 2에 도시된 바와 같이, 매립층(8)이 제공된다. 본 실시예에서 상기 매립층(8)은 n+-도핑된다. n+-도핑된 매립층(8)은 예컨대 에피택시층(18)의 성장 전에 기판 표면(19)상에 도펀트를 투입한 다음, 적합한 온도에서 확산시킴으로써 형성될 수 있다.
그러나, 매립층(8)이 이온 주입에 의해 형성되는 것이 바람직하다. 소정 수직 측면을 얻기 위해, 종종 적합한 에너지 및 도핑 도우즈에서 여러번의 주입이 이루어진다. 그리고 나서, 적합한 온도 단계가 후속됨으로써, 한편으로는 결정 손상이 큐어링되고 다른 한편으로는 반도체 바디(1)내에서 도펀트의 균일한 분포가 이루어진다.
매립층(8)에서의 도핑 농도는 마찬가지로 집적 반도체 회로(1)의 제조시 프로세스 제어에 의존한다. 통상적으로 매립층(8)은 1*1019cm-3의 도핑 농도를 갖는다.
본 발명에 따라 p-도핑된 확산 구역(9)이 제공된다. 본 실시예에서, p-도핑된 확산 구역(9)은 기판 앞면(10)으로부터 에피택시층(18)내로 이르고 pn-접합(13)을 통해 매립층(8)에 이어진다. 바람직하게는 p-도핑된 확산 구역(9)이 적합한 온도에서의 확산에 의해 반도체 바디(2)내에 형성된다.
확산 구역(9)은 기판 앞면(10)에서 애노드 전극(12)을 통해 제 1 공급 전위(VSS) 또는 접지에 접속된다. 매립층(8)은 기판 앞면(10)의 n+-도핑된 접속 구역(22) 및 캐소드 전극(11)을 통해 단자 패드(3)에 접속된다.
확산 구역(9) 및 매립층(8) 사이의 pn-접합(13)은 버티컬 ESD-보호 다이오드(14')를 한정한다. 상기 버티컬 ESD-보호 다이오드(14')의 접속 전압은 확산 구역(9) 및 매립층(8)의 도핑 농도로부터 주어진다. 그러나, 매립층(8)의 도핑 농도는 프로세스 제어에 의해 결정되므로 변동될 수 없다. 그러나, 본 발명에 따라 애노드측에서 ESD-보호 다이오드(14')가 p-도핑된 확산 구역(9)의 도핑 농도를 통해 ESD-보호 다이오드의 접속 전압을 정확히 세팅할 수 있다. 따라서, 확산 구역(9)에서의 도핑 농도는 ESD-보호 다이오드(14')의 브레이크 다운 전압에 의존한다.
통상적으로 매립층(8)의 측면 횡단면은 확산 구역(9)의 측면 횡단면 보다 크다. 확산 구역(9) 및 매립층(8)의 측표면은 실제로 정방형 또는 직사각형으로 형성된다. 그러나, 상기 구역(8), (9)이 원형으로 또는 둥글게 형성되는 것도 바람직하다.
도 1의 보호 소자(7)가 트랜지스터, 특히 바이폴라-트랜지스터 또는 MOSFET, 사이리스터 또는 IGBT로 구현될 수도 있다. 이 경우, 도 2의 버티컬 다이오드(14')는 상기 소자의 트리거 다이오드를 형성한다.
본 발명에 따른 버티컬 ESD-보호 구조물의 동작을 상세히 설명하면 하기와 같다.
방해 신호가 단자 패드(3)를 통해 결합되고 상기 방해 신호가 버티컬 보호 다이오드(14')의 한계치를 초과하면, 확산 구역(9)과 매립층(8)사이의 pn-접합(13)에서 공간 전하 구역이 깨지고 보호 다이오드(14')가 접속된다. 따라서, 단자 패드(3)로부터 접속 구역(22), 매립층(8) 및 확산 구역(9)을 통해 제 1 전위 레일(5)로 전류 경로가 형성된다. 따라서, 방해 신호가 제 1 전위 레일로 유도됨으로써, 집적 반도체 회로(1)에 이르지 않는다.
본 발명에서는 확산 구역(9)의 전체 영역이 균일하게 도핑되는 것이 중요하다. 보호 다이오드(14')의 접속 전압을 정확히 세팅하기 위해, 확산 구역(9)에서의 도핑 농도가 가급적 정확히 세팅될 수 있는 것이 중요하다.
상기 요구 조건을 충족시키기 위해, 하기에서 확산 구역(9)에 대한 본 발명에 따른 제조 방법을 도 3을 참고로 상세히 설명한다.
도 3은 도 2의 입력 보호 구조물의 단면도이다. 동일한 소자는 동일한 도면 부호를 갖는다.
도 3에는 도핑 마스크(16)가 도시된다. 도핑 마스크(16)는 다수의 개구(17)를 가진 도핑 마스크의 형상을 갖는다. 개구(17)는 인접한 개구(17)가 최대 간격(d)을 갖도록 배치된다. 개구(17)는 본 실시예에서 횡단면(A)을 가진 직사각형의 형상을 갖는다. 도핑 마스크내의 개구는 통상적으로 정방형 또는 직사각형이다. 그러나, 이것은 원형, 다각형, 스트립형 등으로도 형성될 수 있다.
본 실시예에서 도핑 마스크(16)는 기판 앞면(10)의 표면상에 제공된다. 도핑 마스크(16)가 실리콘디옥사이드로 형성되는 것이 특히 바람직하다. 이 경우, 도핑 마스크는 간단히 구조화되는 산화에 의해 성장될 수 있다. 소위 LOCOS-기술(Local Oxidation of Silicon)이 특히 바람직하다. 물론, 도핑 마스크(16)가 포토 레지스트와 같은 다른 통상의 마스크로도 구현될 수 있다.
도핑 마스크(16)는 반도체 바디(2)의 기판 앞면(10)의 표면상에, 확산 구역(9)이 형성되어야 하는 기판 앞면(10)의 영역에 그 개구(17)가 놓이도록 배치된다. 도핑 마스크(16)의 제공 후에 확산이 이루어진다. 확산 파라메터는 집적 반도체 회로(1)의 제조를 위해 제공된 프로세스 파라메터에 의해 결정된다. 이것은 도펀트의 종류, 도핑 도우즈, 도핑 시간 및 확산 온도가 집적 반도체 회로(1)의 제조를 위한 프로세스 제어에 의해 미리 주어진다는 것을 의미한다. 확산 후에, 도핑 마스크(16)가 예컨대 습식 에칭에 의해 다시 제거된다. 그리고 나서, 경우에 따라 예컨대 확산 구역(9)에서 도펀트의 균일한 분포를 위한 부가의 온도 단계가 후속될 수 있다.
확산 구역(9)은 확산 대신에 이온 주입에 의해도 형성될 수 있다. 그러나, 이 경우에는 이온 주입에 후속해서, 반도체 바디(2)내의 도펀트를 큐어링하거나 전기적으로 활성화시키기 위한 제 1 온도 단계, 및 이온 주입시 개구(17) 하부의 영역에만 있는 도펀트를 확산 구역(9)의 전체 영역에 균일하게 분포시키기 위한 제 2 온도 단계가 제공되어야 한다.
투입된 도펀트가 원위치-템퍼링에 의한 주입 동안에 이미 전기적으로 활성화되고 반도체 바디(2)내에 균일하게 분포되는, 고온 이온주입이 특히 바람직할 것이다.
이온 주입은 확산 보다 바람직한 것으로 나타났는데, 그 이유는 도핑 도우즈 및 반도체 바디(2)내로 투입된 도핑 농도가 정확히 세팅될 수 있기 때문이다.
반도체 바디(2)내에서 도펀트의 균일한 분포를 위해, 도핑 마스크(16)에서 인접한 개구(17)의 간격(d)이 상응하는 도펀트의 확산 길이의 2배 보다 작다는 것이 중요하다. 개구(17)의 간격(d)이 크면, 확산 구역(9)에서 도펀트의 불균일한 분포가 나타날 것이다. 특히, 개구(17)의 하부에 도핑 농도의 불균일한 분포를 가진 저널형 영역이 형성될 것이다. 상기 저널형 영역은 전류 밀도의 불균일한 분포를 야기시키고, 그에 따라 확산 구역(9)과 매립층(8) 사이의 pn-접합에서 브레이크 다운 전압의 불균일한 분포를 야기시킬 것이다. 따라서, 접속 전압이 정확하게 세팅될 수 없다.
확산 파라메터, 특히 확산 시간 및 확산 도우즈가 집적 반도체 회로(1)의 제조를 위한 프로세스 제어에 의해 미리 주어지기 때문에, 프로세스 제어의 변동 없이 확산 구역(9)의 도핑 농도가 정확히 세팅될 수 있는 것이 중요하다. 이 경우에만 ESD-보호 소자(7)의 접속 전압이 정확히 세팅될 수 있다. 본 발명에 따라 이것은 개구(17)의 횡단면(A)의 변동에 의해 그리고 인접한 개구의 간격(d)의 변동에 의해 가능하다. 상기 파라메터 중 적어도 하나의 적합한 변동에 의해 확산 구역(9)내로 투입된 도펀트의 농도가 정확히 세팅될 수 있다.
확산 구역(9)의 제조 후에 공지된 방식으로 단자 전극(11), (12) 및 패시베이션층이 반도체 바디(2)의 표면(10)상에 제조될 수 있다.
도 4는 도 3에 도시된 구조물의 평면도이다. 도핑 마스크(16)(도시되지 않음)의 개구(17)는 확산 구역(9)의 영역에서 기판 표면(10)상에 배치된다. 또한, 도 4에는 매립층(8)의 위치가 파선으로 파선으로 표시된다. 접속 구역은 (22)로 표시된다.
도 4에 도시된 바와 같이, 확산 구역(9)은 직사각형으로 형성된다. 전기장의 균일한 분포를 위해, 확산 구역(9)의 에지가 둥글게 형성되고 상기 영역에서 적은 도핑 농도를 갖는 것이 바람직하다. 이러한 이유 때문에, 제조될 확산 구역(9)의 에지내의 개구(17')가 생략되는 것이 바람직하다. 도핑 마스크(16)의 가장자리 구역(23)내의 개구(17)는 예컨대 나머지 개구(17) 보다 작은 횡단면(A)을 가질 수 있다.
이러한 조치에 의해, 에피택시층(18)에 측면으로 바로 인접한 확산 구역(9)의 가장자리 영역이 외부로 감소되는 도핑 농도를 가짐으로써, 거기에 평평한 pn-접합이 형성된다. 확산 구역(9)과 에피택시층(18) 사이의 측면 가장자리에 있는 이러한 평평한 pn-접합은 기생 다이오드의 보다 높은 브레이크 다운 전압을 야기시킨다. 이로 인해, 기생 다이오드의 바람직하지 않은 국부적 브레이크 다운이 발생하지 않고 브레이크 다운이 확산 구역(9)과 매립층(8) 사이의 pn-접합(13)에서만 일어나게 된다.
도핑 마스크(16)의 본 실시예에서 개구(13)는 등간격으로 배치되고 각각 하나의 동일한 횡단면(A)을 갖는다. 그러나, 이것은 반드시 필요한 것은 아니다. 특히, 확산 구역(9)의 가장자리 영역에 불균일한 도핑 농도를 만들기 위해 하기 방법이 가능하다:
- 도핑 마스크(16)가 일정한 횡단면(A)을 가진 다수의 개구(17)를 갖는다. 개구(17)의 간격(d)은 도핑 마스크(16)의 가장자리 구역(23)의 방향으로 연속적으로 감소된다.
- 도핑 마스크(16)는 등간격(d)을 가진 다수의 개구(17)를 갖는다. 그러나, 개구(17)의 횡단면(A)은 도핑 마스크(16)의 가장자리 구역(23)의 방향으로 연속적으로 감소된다.
이렇게 함으로써, 외부로 감소되는 불균일한 도핑 프로파일이 형성될 수 있다. 상기 방법은 유럽 특허 제 0 176 778호에 상세히 설명되므로, 그것을 참고할 수 있다.
본 발명이 마이크로 콘트롤러, 반도체 메모리 또는 논리 소자내의 ESD-보호 소자에 적용되는 것이 특히 바람직하다.
집적 반도체 회로 및 그것에 속한 ESD-보호 소자는 바람직하게는 바이폴로 구현되거나 스마트-파워-기술로 제조된다. 그러나, 집적 반도체 회로(1) 및 ESD-보호 회로가 CMOS-기술로 제조되는 것이 특히 바람직하다.
본 발명에 의해 접속 전압이 정확히 세팅될 수 있는 ESD-보호 소자가 제공된다.
Claims (13)
- 반도체 바디(2)내에 배치되고,a) 도전 접속라인(4)을 통해 집적 반도체 회로(1)에 접속된 적어도 하나의 단자 패드(3),b) 동작 중에 제 1 공급 전위(VSS)를 집적 반도체 회로(1)에 공급하는 적어도 하나의 제 1 전위 레일(5),c) 동작 중에 제 2 공급 전위(VCC)를 집적 반도체 회로(1)에 공급하는 적어도 하나의 제 2 전위 레일(6),d) 상기 단자 패드(3)와 집적 반도체 회로(1) 사이에 배치되며 전위 레일(5, 6) 중 적어도 하나에 접속되는, 정전 방전으로부터 집적 반도체 회로(1)를 보호하기 위한 적어도 하나의 보호 소자(7)를 포함하는 집적 반도체 회로에 있어서, 보호 소자(7)가e) 반도체 바디(2)에 매립층으로서 제공되며 단자 패드(3) 또는 전위 레일 (5, 6)중 하나에 접속된, 제 1 도전 타입의 적어도 하나의 제 1 구역(8), 및f) 반도체 바디(2)내로 돌출하고 상기 제 1 구역(8)에 이어지며 전위 레일(5, 6) 중 적어도 하나 또는 단자 패드(3)에 접속된, 제 2 도전 타입의 적어도 하나의 제 2 구역(9)을 포함하는 것을 특징으로 하는 집적 반도체 회로.
- 제 1항에 있어서, 제 2 구역(9)이 균일한 도핑 농도를 갖는 것을 특징으로 하는 집적 반도체 회로.
- 제 1항 또는 2항에 있어서, 제 1 구역(8) 및 제 2 구역(9)으로 형성된 집적 버티컬 다이오드(14')가 보호 소자(7)로서 제공되는 것을 특징으로 하는 집적 반도체 회로.
- 제 1항 또는 2항에 있어서, 제 1 구역(8) 및 제 2 구역(9)으로 형성된, 버티컬 다이오드에 의해 트리거되는 집적 트랜지스터가 보호 소자(7)로서 제공되는 것을 특징으로 하는 집적 반도체 회로.
- 제 1항 또는 2항에 있어서, 제 1 구역(8) 및 제 2 구역(9)으로 형성된, 버티컬 다이오드에 의해 트리거되는 집적 사이리스터 또는 IGBT가 보호 소자로서 제공되는 것을 특징으로 하는 집적 반도체 회로.
- 제 1항 또는 2항에 있어서, 제 1 구역(8)의 측면 횡단면이 제 2 구역(9)의 측면 횡단면 보다 큰 것을 특징으로 하는 집적 반도체 회로.
- * 반도체 바디(2)내에 매립층으로서 형성된 제 1 구역(8)을 만드는 단계,* 반도체 바디(2)상에 도핑 마스크(16)를 제공하는 단계, 이 경우- 도핑 마스크(16)가 다수의 개구(17)를 가지며,- 인접한 개구(17)의 최대 간격(d)이 투입될 도펀트의 확산 길이의 2배 보다 작고,- 마스크(16)는 개구(17)가 제 1 구역(8) 위에 수직으로 놓이도록 반도체 바디(2)상에 배치되며,* 도펀트를 마스킹된 반도체 바디(2)내로 투입시키는 단계,* 도핑된 반도체 바디(2)를 템퍼링하는 단계를 포함하는 것을 특징으로 하는 상기 항들 중 어느 한 항에 따른 보호 소자(7)의 제 2 구역(9)을 제조하기 위한 방법.
- 제 7항에 있어서, 제 2 구역(9)용 도펀트가 확산에 의해 반도체 바디(2)내로 투입되는 것을 특징으로 하는 방법.
- 제 7항에 있어서, 제 2 구역(9)용 도펀트가 이온 주입에 의해 반도체 바디(2)내로 투입되는 것을 특징으로 하는 방법.
- 개구(17)가 횡단면(A)을 가지며, 제 2 구역(9)내의 도핑 농도가 횡단면(A) 및/또는 간격(d)에 의해 정확히 세팅될 수 있는 것을 특징으로 하는 제 7항 내지 9항 중 어느 한 항에 따른 방법을 실시하기 위한 도핑 마스크(16).
- 제 10항에 있어서, 개구(17)가 동일한 횡단면(A)을 가지며, 그 간격(d)이 도핑 마스크(16)의 가장자리 영역(23)의 방향으로 연속적으로 감소되는 것을 특징으로 하는 도핑 마스크.
- 제 10항에 있어서, 개구(17)가 서로 등간격(d)으로 배치되고, 그 횡단면(A)이 도핑 마스크(16)의 가장자리 구역(23)의 방향으로 연속적으로 감소되는 것을 특징으로 하는 도핑 마스크.
- 제 1항 또는 2항에 따른 집적 회로용 보호 소자(7)가 반도체 메모리 또는 논리 소자 또는 마이크로 콘트롤러에 사용되는 것을 특징으로 하는 사용 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19743227.1 | 1997-09-30 | ||
| DE19743227 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990030236A true KR19990030236A (ko) | 1999-04-26 |
Family
ID=7844167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980040461A KR19990030236A (ko) | 1997-09-30 | 1998-09-29 | 정전 방전으로부터 보호하기 위한 구조물을 가진 집적반도체 회로 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0905781A3 (ko) |
| JP (1) | JPH11163275A (ko) |
| KR (1) | KR19990030236A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004026100B4 (de) | 2004-05-25 | 2007-10-25 | Infineon Technologies Ag | ESD-Schutzstrukturen für Halbleiterbauelemente |
| JP2006319072A (ja) | 2005-05-11 | 2006-11-24 | Denso Corp | 半導体装置およびその設計方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE423659B (sv) * | 1980-09-26 | 1982-05-17 | Ericsson Telefon Ab L M | Kopplingsanordning |
| JPS5988872A (ja) * | 1982-11-12 | 1984-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| EP0176778B1 (de) * | 1984-09-28 | 1991-01-16 | Siemens Aktiengesellschaft | Verfahren zum Herstellen eines pn-Übergangs mit hoher Durchbruchsspannung |
| GB2179494B (en) * | 1985-08-09 | 1989-07-26 | Plessey Co Plc | Protection structures for integrated circuits |
| JPH02205355A (ja) * | 1989-02-03 | 1990-08-15 | Nec Corp | 半導体集積回路装置 |
| FR2693032B1 (fr) * | 1992-06-25 | 1994-09-30 | Sgs Thomson Microelectronics | Structure de diodes de protection de plot. |
| DE19526183C1 (de) * | 1995-07-18 | 1996-09-12 | Siemens Ag | Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper |
-
1998
- 1998-08-12 EP EP98115179A patent/EP0905781A3/de not_active Withdrawn
- 1998-09-28 JP JP10273789A patent/JPH11163275A/ja not_active Withdrawn
- 1998-09-29 KR KR1019980040461A patent/KR19990030236A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163275A (ja) | 1999-06-18 |
| EP0905781A2 (de) | 1999-03-31 |
| EP0905781A3 (de) | 2000-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6441437B1 (en) | Integrated semiconductor circuit with protective structure for protection against electrostatic discharge | |
| KR100369496B1 (ko) | 정전방전으로부터보호하기위한구조물을가진집적반도체회로 | |
| US5268588A (en) | Semiconductor structure for electrostatic discharge protection | |
| KR19990030300A (ko) | 정전 방전으로부터 보호하기 위한 구조물을 가진 집적 반도체회로 | |
| US5767550A (en) | Integrated zener diode overvoltage protection structures in power DMOS device applications | |
| US5272371A (en) | Electrostatic discharge protection structure | |
| KR0139648B1 (ko) | 트리거 전압이 낮은 scr 보호장치 및 보호회로 | |
| KR101975608B1 (ko) | 고전압용 esd 트랜지스터 및 그 정전기 보호 회로 | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| US7064358B2 (en) | Triggered back-to-back diodes for ESD protection in triple-well CMOS process | |
| US20070210387A1 (en) | ESD protection device and method | |
| KR101015531B1 (ko) | 정전기 보호 소자 및 그 제조 방법 | |
| US7109533B2 (en) | Electrostatic discharge protection device | |
| US5451799A (en) | MOS transistor for protection against electrostatic discharge | |
| JP4510732B2 (ja) | 高電圧素子の静電気保護装置 | |
| JP2505652B2 (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| US6664599B1 (en) | ESD protection device | |
| KR100344706B1 (ko) | 반도체 보호 장치 및 그 제조 방법 | |
| KR19990030236A (ko) | 정전 방전으로부터 보호하기 위한 구조물을 가진 집적반도체 회로 | |
| KR20010102013A (ko) | 집적 회로의 정전기 방전 보호 | |
| US7075156B1 (en) | Collector structure for electrostatic discharge protection circuits | |
| US20020003236A1 (en) | Electrostatic discharge protective structure | |
| US20020008287A1 (en) | Electrostatic discharge protective structure | |
| US5939756A (en) | Added P-well implantation for uniform current distribution in ESD protection device | |
| US20020005526A1 (en) | Electrostatic discharge protective structure and a method for producing it |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |