JPH11163275A - 半導体集積回路と保護素子の製造及び使用方法とドーピングマスク - Google Patents

半導体集積回路と保護素子の製造及び使用方法とドーピングマスク

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JPH11163275A
JPH11163275A JP10273789A JP27378998A JPH11163275A JP H11163275 A JPH11163275 A JP H11163275A JP 10273789 A JP10273789 A JP 10273789A JP 27378998 A JP27378998 A JP 27378998A JP H11163275 A JPH11163275 A JP H11163275A
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Harald Gossner
ゴスナー ハラルト
Matthias Dr Stecher
シュテッヒャー マチアス
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Abstract

(57)【要約】 【課題】静電放電から保護するための保護素子を備えた
半導体集積回路において、その動作電圧を正確に設定で
きるＥＳＤ保護素子を提供する。 【解決手段】静電放電から保護するための保護構造を備
えた半導体集積回路は、保護構造が特に縦形の保護ダイ
オードとして設けられている。その保護ダイオードは、
その場合、半導体集積回路のマスク拡散或いはマスクイ
オン注入による製造プロセス工程の変更なくマスク膜の
開口の断面積或いは隣接する開口の距離の変更によって
変えることができる。拡散領域における均質なドーピン
グ濃度の形成にとってこの発明の本質は、隣接する開口
の距離が入れられるドーピング原子の拡散長の２倍より
も小さいことである。ＥＳＤ保護素子としては、トラン
ジスタ、特にバイポーラ・トランジスタ、サイリスタ或
いはＩＧＢＴも使用可能である。この場合、縦形の保護
ダイオードはこれらのデバイスの制御ダイオードを形成
する。さらに、ＥＳＤ保護構造は拡散領域の縁部範囲に
おいてドーピング濃度が低いことによりブレークダウン
電圧が低い範囲を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、 ａ）導電性接続導体を介して半導体集積回路に接続され
ている少なくとも１つの端子パッドと、 ｂ）動作中、半導体集積回路の第一の供給電位を導く少
なくとも１つの第一の電位線と、 ｃ）動作中、半導体集積回路の第二の供給電位を導く少
なくとも１つの第二の電位線と、 ｄ）半導体集積回路を静電放電から保護するための少な
くとも１つの保護素子とを備え、この保護素子が端子パ
ッドと半導体集積回路との間に配置され、かつ電位線の
少なくとも１つに接続されている、少なくとも１つの半
導体基板に配置された半導体集積回路に関する。
【０００２】
【従来の技術】このようないわゆるＥＳＤ保護素子は、
Ｊ．チェン、Ｘ．ツァン、Ａ．アメラセケラ、Ｔ．ブロ
トソス氏等の論文「サブミクロンＢｉＣＭＯＳ及びバイ
ポーラ回路のための高ＥＳＤ性能ＮＰＮ構造の設計及び
レイアウト」、ＩＥＥＥ国際信頼性物理シンポジュウム
（１９６６）の議事録、第２２７乃至２３２頁により公
知である。
【０００３】１つのチップに集積された半導体回路は入
力或いは出力部（Ｉ／Ｏポート）を静電過電圧及びこれ
に起因する静電放電（ＥＳＤ）から保護するための保護
回路を有している。このいわゆるＥＳＤ保護素子は半導
体集積回路の入力パッドと保護される入力或いは出力端
子との間に接続され、寄生過電圧が侵入するときＥＳＤ
保護素子が動作し、それにより寄生過電圧パルスが供給
電圧導電路の１つに導かれるように対処する。このよう
な過電圧パルスは極端な場合にデバイスを破壊に導くこ
とがある。
【０００４】例えば製品仕様書に記載されているような
使用条件の下では、ＥＳＤ保護素子は、しかしながら、
保護される半導体集積回路の機能を損なうことがあって
はならない。このことは、ＥＳＤ保護素子の動作電圧が
保護される端子パッドの信号電圧範囲外になければなら
ないということを意味する。良好な保護作用を発揮させ
るためには、ＥＳＤ保護素子は臨界的な開閉通路の前に
開通せねばならない。このことは、通常、それぞれのＥ
ＳＤ保護素子の動作電圧を、保護される半導体集積回路
のデバイスの特性に関して最適プロセス工程がＥＳＤ保
護素子の挿入によって変わってはならないという本質的
な周辺条件をもって、正確に設定することを必要とす
る。
【０００５】もう１つの本質的な周辺条件は、保護され
る半導体集積回路の直ぐ近くに端子パッドが空間的に配
置されることにより生ずる。特に、端子パッドは、ドラ
イブされる電流が比較的高いため出力ドライバの近くに
配置される。ＥＳＤ保護構造は従ってしばしば出力ドラ
イバに給電する供給線に接続される。ＥＳＤ保護素子の
動作電圧は、特に全動作温度範囲において、並びに製造
における動作温度の変動に基づく電気的パラメータのバ
ラツキを考慮して、この限界を維持せねばならない。
【０００６】ＥＳＤ保護素子の動作電圧の設定をプロセ
ス工程を変えることなく適えるために、これは、通常、
ダイオードの横方向のブレークダウンを利用することに
より、例えば横形のダイオードのｐ形及びｎ形の拡散領
域の特定マスク間隔を選択することによって行われる。
このような横形のＥＳＤ保護ダイオードは、しかしなが
ら、内部抵抗が非常に大きいという本質的な欠点を持っ
ている。
【０００７】その他に、電気的パラメータの比較的大き
な変動、特に動作電圧が、大きな製造変動並びにマスク
相互の調整精度により生ずる。特に、非常にフラットな
半導体構造においては、ＥＳＤ保護素子は表面に近いと
ころのブレークダウンのためにＥＳＤ耐性が小さい。
【０００８】このような欠点は、特に、例えばスマート
・パワー・テクノロジーにおいて生ずるような、高い信
号電圧範囲を持つＥＳＤ保護素子において生ずる。
【０００９】ＥＳＤ保護回路のその他の詳細、特徴、そ
の利点及び作用については、ヨーロッパ特許出願公開第
０６２３９５８号公報並びに最初に挙げたＪ．チェン氏
他の文献を指摘し、全内容を参照する（「参考文献とし
て含まれる」）。
【００１０】
【発明が解決しようとする課題】従って、この発明の課
題は、このような従来の技術から出発して、先に挙げた
半導体集積回路において、動作電圧を正確に設定するこ
とができるＥＳＤ保護素子を提供することにある。
【００１１】
【課題を解決するための手段】この課題は、この発明に
よれば、 ｅ）埋込み層として半導体基板に設けられ、かつ端子パ
ッド或いは電位線の少なくとも１つに接続されている、
第一の導電形の少なくとも１つの第一の領域と、 ｆ）半導体基板に入込み、第一の領域に接続され、かつ
電位線の少なくとも１つに或いは端子パッドに接続され
ている、第二の導電形の少なくとも１つの第二の領域と
を含む保護素子によって解決される。
【００１２】この発明によれば、動作電圧が半導体集積
回路の製造プロセス工程を変えることなく正確に設定可
能な縦形に形成されたＥＳＤ保護構造が提示される。
【００１３】このＥＳＤ保護構造は、その場合、主とし
て、第一の領域が典形的には埋込み層（いわゆるベリー
ド・レイヤー）及び第二の領域が拡散領域によって形成
される縦形のｐｎダイオードを備える。この発明によれ
ば、第二の領域のドーピング濃度は正確に設定される。
これによりこの縦形のダイオードの動作電圧も正確に設
定することができる。
【００１４】第二の領域は、上述の周辺条件に従って半
導体集積回路の製造中に作られる。それ故、好ましいこ
とに、付加的なプロセス工程、従って半導体集積回路の
製造の際のプロセス工程の変更は必要としない。
【００１５】このような縦形の保護構造は、これに対応
した横形に形成された保護構造に較べて内部抵抗が遙に
低い。
【００１６】例えば横形構造において大きな役割をする
調整精度はこれに対応する縦形の保護構造においては殆
ど無視することができる。
【００１７】なお、縦形の電圧ブレークダウンは、その
耐えられる電流密度が遙に小さいことにより、これに対
応する横形の電流ブレークダウンのように非常に堅実で
あることが実証されている。
【００１８】典形的には、第一の及び第二の領域からな
るこのｐｎダイオードは半導体回路に集積された縦形の
ＥＳＤ保護ダイオードを形成する。
【００１９】良好な実施態様においてはこの縦形のｐｎ
ダイオードはまた集積トランジスタの制御ダイオードと
しても動作する。典形的には、このＥＳＤ保護トランジ
スタはバイポーラに実現される。しかしながら、例えば
ＭＯＳＦＥＴもしくは接合形トランジスタのような、そ
の他のいかなる形の可制御トランジスタをＥＳＤ保護素
子として使用することも考えられる。
【００２０】また１つの改良例においては、ｐｎダイオ
ードをサイリスタ、ＩＧＢＴ等に対する制御ダイオード
として使用することもできる。
【００２１】ＥＳＤ保護素子の動作電圧の正確な設定は
この発明によれば適当に設計されたドーピングマスクに
より行われる。このドーピングマスクはその場合例えば
ＬＯＣＯＳ技術で作られている通常のフィールド酸化膜
によって作られる。ドーピングマスクとしてしかしなが
ら例えばフォトレジストのような他のマスクも利用でき
る。
【００２２】ドーピングマスクは断面積Ａを持つ多数の
開口を備えるように構造化される。典形的には、これら
の開口は互いに等間隔に距離を持って配置されている。
その場合、この発明にとって本質的なことは、隣接した
開口の最大距離ｄが拡散領域のために使用されるドーピ
ング原子の拡散長の２倍より小さいことである。このよ
うなドーピングマスクを使用してドーピング原子は拡散
領域の範囲に入れ込まれる。拡散の際にドーピング原子
は横方向にかつ縦方向に均等に一様に拡散層に分布す
る。
【００２３】ドーピング原子はイオン注入により半導体
基板に打ち込むことも考えられる。イオン注入は拡散に
比較して有利である。この場合、正確に測定されるドー
ズ量を半導体基板に入れることができるからである。し
かしながら、イオン注入の場合にはこれに引き続いて適
当な熱処理工程を行い、一方ではドーピング原子を電気
的に活性化させて結晶欠陥を治癒し、他方ではドーピン
グ原子を拡散領域にわたって均質一様に分布させること
に注意せねばならない。これに代わって、高温イオン注
入が特に有利であることが判明している。この場合には
熱処理工程を省略することができるからである。
【００２４】開口の断面積並びに隣接する開口の距離に
より、第二の領域におけるドーピング濃度、従ってｐｎ
接合におけるブレークダウン電圧が正確に設定すること
ができる。これは、好ましいことに、半導体集積回路の
製造の際のプロセスパラメータもしくはプロセス工程を
変更することなく行われる。
【００２５】開口が同一断面積を持ち、その距離がドー
ピングマスクの縁部に向かって連続的に減少するように
するのが特に有利である。或いはまた、開口が互いに等
距離間隔に配置され、その断面積がドーピングマスクの
縁部に向かって連続的に減少するようにするのも同様に
有利である。ドーピングマスクの１つの例では開口は等
間隔に配置され、それぞれ同じ断面積Ａを持っている。
しかしながら、これは必ずしも強制的に必要ではない。
これにより拡散領域の縁部において非均質なドーピング
濃度分布が作られる。拡散領域とエピタキシャル層との
間の側面縁部におけるこのようなフラットなｐｎ接合は
この寄生ダイオードの比較的高いブレークダウン電圧を
導き、これにより局部的ブレークダウンが回避される。
【００２６】この手段によって、側面方向にエピタキシ
ャル層に直接接している拡散領域の縁部範囲は、外側に
向かって減少するドーピング濃度を持つことになり、こ
れによってそこにはフラットなｐｎ接合が作られ、専ら
拡散領域と埋込み層との間のｐｎ接合だけでなく、そこ
でもブレークダウンが行われる。
【００２７】この発明は、半導体メモリもしくはロジッ
ク素子での使用に特に有利である。この発明はその他に
マイクロコントローラでの使用にも適用される。半導体
集積回路はその場合バイポーラの形で、ＣＭＯＳテクノ
ロジー等で実現される。
【００２８】
【発明の実施の形態】以下に、この発明を図面に示され
た実施例を参照して詳しく説明する。
【００２９】図１はＥＳＤ保護素子を直列接続した公知
の半導体集積回路の回路図を示す。図１において、１は
半導体集積回路を示す。この半導体集積回路１は第一の
供給電位ＶＳＳを持つ第一の電位線５並びに第二の供給
電位ＶＣＣを持つ第二の電位線６に接続されている。第
一の供給電位ＶＳＳはこの例では基準接地電位である。
第二の供給電位ＶＣＣは供給電圧である。
【００３０】接続導体４を介して半導体集積回路１は端
子パッド３に接続されている。この端子パッド３は入力
信号を半導体集積回路１に入力するための入力端子であ
り、また出力信号を半導体集積回路１から出力するため
の出力端子でもある。このような端子はまたＩ／Ｏポー
トとも呼ばれる。
【００３１】端子パッド３と半導体集積回路１との間に
はＥＳＤ保護素子７が接続されている。この例ではＥＳ
Ｄ保護素子７はＥＳＤ保護ダイオード１４である。ＥＳ
Ｄ保護素子７は、しかしながら、バイポーラに構成され
たトランジスタ、可制御トランジスタ、特にＭＯＳＦＥ
ＴＳ或いは接合形ＦＥＴ、サイリスタ、ＩＧＢＴ等で実
現することもできる。
【００３２】ＥＳＤ保護ダイオード１４は、陰極側が接
続導体４に、陽極側が第一の電位線５に接続されてい
る。しかしながら、ＥＳＤ保護素子は接続導体４と第二
の電位線６との間に配置することも考えられる。ＥＳＤ
保護素子７は半導体集積回路１を端子パッド３を介して
侵入した寄生異常信号から保護する。この寄生異常信号
はＥＳＤ保護素子７によって電位線５、６の１つに導か
れ、それゆえ半導体集積回路１に達することはない。
【００３３】このような異常信号は例えば半導体チップ
の移送もしくはハンドリングの際に発生する。これによ
り半導体チップが静電的に充電される。静電電荷が半導
体集積回路１に侵入すると、これにより極端な場合には
構成部品が破壊される。
【００３４】しかしながら、使用条件の下において、Ｅ
ＳＤ保護素子７は半導体集積回路１の機能を損なうこと
があってはならない。ＥＳＤ保護素子７の動作電圧は、
その場合、下限が半導体集積回路１に侵入する最大信号
電圧でありそして上限が半導体集積回路１の最小ブレー
クダウン電圧を特徴とする電圧範囲になければならな
い。
【００３５】スマート・パワー・テクノロジーで製造さ
れた半導体集積回路１は例えば４０Ｖの下限と、５０Ｖ
の上限とを持っている。ＥＳＤ保護素子７の動作電圧は
理想的にはできるだけ正確にこれらの電圧値の間にあら
ねばならない。その場合、基準となるのは、ＥＳＤ保護
素子７の動作電圧ができるだけ正確に設定可能であり、
これにより半導体集積回路１及びＥＳＤ保護素子７の製
造の際のプロセス変動にも係わらずその機能を発揮し得
ることである。
【００３６】異常信号の侵入をシミュレートするために
典形的にはいわゆる人体モデル（ＨＢＭ）が応用され
る。人体モデルの等価回路は１００ｐＦのキャパシタン
スと１．５ｋΩの抵抗とからなるローパスフィルタを備
えている。人体モデルは人間を通して侵入した異常信号
をシミュレートする。例えば、いわゆる電荷デバイスモ
デル（ＣＤＭ）のような他のモデルを使用することもま
た考えられる。
【００３７】図２は、この例ではＥＳＤ保護ダイオード
として構成されているＥＳＤ保護素子を実現する概略図
を示す。同じ部分には図１に対応して同一の符号が付け
られている。
【００３８】図２において２は半導体基板を示す。この
半導体基板２は典形的にはシリコン基板からなる。半導
体基板２は円板状に形成され、円板裏面２１及び基板表
面１９を備えている。この例では半導体基板２のシリコ
ン基板はｐ形にドープされ、円板裏面２１で基板の電位
にある。しかしながら、半導体基板２はｎ形にドープす
ることも考えられる。
【００３９】基板表面１９の面には弱くｎ形にドープさ
れたエピタキシャル層１８が配置されている。ＥＳＤ保
護構造の機能のために、複数のエピタキシャル層１８を
重ねて配置することも、或いはまた全くこのエピタキシ
ャル層１８を省略することも考えられる。エピタキシャ
ル層１８のドーピング濃度は半導体集積回路１の製造プ
ロセス実施による予め与えられたパラメータに依存す
る。典形的には、このエピタキシャル層は１×１０15ｃ
ｍ-3〜１×１０18ｃｍ-3のドーピング濃度を持ってい
る。
【００４０】その他に、図２には、円板の前面１０から
全エピタキシャル層１８を通って半導体基板２にまで延
びているバッファ層２０が設けられている。この例では
バッファ層２０はｐ+ にドープされている。バッファ層
２０は、しかしながら、いかなる通常のバッファ材料、
例えば二酸化シリコン、窒化シリコン等で形成すること
ができる。バッファ層２０は通常ＥＳＤ構造を半導体集
積回路もしくは半導体チップに対して遮蔽もしくは隔離
する機能を持っている。
【００４１】埋込み層８とｐ形にドープされた基板２と
の間に順方向の極性のｐｎダイオードを、例えば負のパ
ルスを導くために利用することは特に有利である。この
負のパルスはその場合ｐ形にドープされたバッファ層２
０を介して導かれる。
【００４２】さらに、図２に示されるように、埋込み層
８が設けられている。このような埋込み層８はベリード
・レイヤーとも称される。この例ではこの埋込み層はｎ
+ にドープされている。このｎ+ にドープされた埋込み
層８は例えばエピタキシャル層１８を成長させる前に基
板表面１９にドーパントを置き、次いでこれを適当な温
度で拡散することにより作ることができる。
【００４３】しかしながら、埋込み層８はイオン注入に
より作ることもまた有利である。所望の縦方向の濃度分
布を得るために、その場合、しばしば適当なエネルギー
とドーズ量でイオン注入が数回実施される。次いで、適
当な熱処理を行い、一方では結晶欠陥を治癒し、他方で
はドーピング物質の半導体基板２における均一な分布を
達成する。
【００４４】埋込み層８におけるドーピング濃度は、同
様に、半導体集積回路１の製造の際のプロセスの実施に
大幅に依存する。典形的には埋込み層８は１×１０19ｃ
ｍ-3より大きいドーピング濃度を持っている。
【００４５】この発明によれば、ｐ形にドープされた拡
散領域９が設けられている。このｐ形にドープされた拡
散領域９はこの例では円板の表側面１０からエピタキシ
ャル層１８の中にまで延び、埋込み層８にｐｎ接合１３
を介して接続れている。好ましくは、このｐ形にドープ
された拡散領域９は適当な温度で拡散することによって
半導体基板２に作り込まれる。
【００４６】拡散領域９は円板の前面１０において陽極
電極１２を介して第一の供給電位ＶＳＳもしくは接地電
位に接続されている。これに対応して埋込み層８はｎ+
にドープされた接続領域２２を介して円板の前面１０に
おいて陰極電極１１を介して端子パッド３に接続されて
いる。
【００４７】拡散領域９と埋込み層８との間のｐｎ接合
１３は縦形のＥＳＤ保護ダイオード１４’を画定してい
る。この縦形のＥＳＤ保護ダイオード１４’の動作電圧
は主として拡散領域９及び埋込み層８のドーピング濃度
から生ずる。埋込み層８のドーピング濃度はしかしなが
らプロセスの実施により決まり、それゆえ変えることが
できない。この発明によれば、しかしながら、ＥＳＤ保
護ダイオード１４’のアノード側においてｐ形にドープ
された拡散領域９のドーピング濃度によりＥＳＤ保護ダ
イオード１４’の動作電圧を正確に設定することができ
る。拡散領域９のドーピング濃度は、それ故、ＥＳＤ保
護ダイオード１４’の求められるブレークダウン電圧に
依存する。
【００４８】典形的には、埋込み層８の横方向の断面積
は拡散領域９の横方向の断面積より大きい。拡散領域９
及び埋込み層８の横方向の面は実際的な理由から正方形
或いは長方形に形成される。しかしながら、これらの領
域８、９を円形もしくは丸形に形成することもまた有利
である。
【００４９】図１において７で示された保護素子は、勿
論、トランジスタ、特にバイポーラ・トランジスタ或い
はＭＯＳＦＥＴ、サイリスタ或いはＩＧＢＴで実現する
こともできる。この場合、図２において１４’で示され
た縦形のダイオードはこれらのデバイスの制御ダイオー
ドを形成する。
【００５０】以下にこの発明による縦形のＥＳＤ保護構
造の作用を詳細に説明する。端子パッド３を介して異常
信号が侵入し、この異常信号が縦形の保護ダイオード１
４’の閾値を越えると、拡散領域９と埋込み層８との間
のｐｎ接合１３における空間電荷層が崩壊し、保護ダイ
オード１４’が導通する。これにより、端子パッド３か
ら接続領域２２、埋込み層８及び拡散領域９を介して第
一の電位線５に至る電流通路ができる。異常信号はそれ
ゆえ第一の電位線５に導かれ、従って半導体集積回路１
には到達しない。
【００５１】その場合、この発明にとって重要なこと
は、拡散領域９が全域にわたって均質にドープされてい
ることである。保護ダイオード１４’の動作電圧を正確
に設定するには、拡散領域９におけるドーピング濃度が
できるだけ正確に設定可能であることがこの発明の本質
である。
【００５２】これらの要求を満足させるために、以下
に、拡散領域９のこの発明による製造方法を図３を参照
して詳しく説明する。
【００５３】図３は図２による入力側保護構造の概略を
部分的に示す。この図において同一部分は同一の記号を
備えている。図３において１６でドーピングマスクを示
している。このドーピングマスク１６は多数の開口１７
を備えたドーピングマスクの形を持っている。この開口
１７は、隣接の開口１７が最大の距離ｄを持つように配
置されている。開口１７はこの例では断面積Ａを持つ長
方形の形を持っている。ドーピングマスクの開口は典形
的には正方形或いは長方形である。しかし、またまん
丸、円形、多角形状、縞状等に形成することもできる。
【００５４】この例では、ドーピングマスク１６は円板
の前面１０の表面に載置されている。ドーピングマスク
１６は二酸化シリコンからなるのが特に有利である。こ
の場合、ドーピングマスクは容易に構造酸化膜によって
成長される。この場合、いわゆるＬＯＣＯＳ（シリコン
の局部酸化）が特に有利である。勿論、ドーピングマス
ク１６は通常の他のマスク、例えばフォトレジストによ
っても実現できることは明らかである。
【００５５】ドーピングマスク１６は半導体基板２の円
板の前面１０の表面に、その開口１７が、所望の拡散領
域９が形成されるべき円板の前面１０の範囲にあるよう
に配置されている。ドーピングマスク１６を載置した後
拡散が行われる。拡散パラメータは半導体集積回路１を
製造するための所定のプロセスパラメータによって決ま
る。このことは、ドーピング原子の種類、ドーズ量、ド
ーピング時間並びに拡散温度が半導体集積回路１を製造
する際のプロセスの実施によって定まっていることを意
味する。拡散の後ドーピングマスク１６は例えばウェッ
トエッチングにより再び除去される。これに続いて、必
要な場合には、さらに熱処理工程が例えば拡散領域９に
おけるドーピング原子の均質な拡散のために行われる。
【００５６】拡散領域９は拡散の代わりにイオン注入に
より作ることもまた考えられる。しかしながら、その場
合、イオン注入に続いて、半導体基板２におけるドーピ
ング原子の治癒もしくは電気的活性化のための第一の熱
処理並びにイオン注入の際専ら開口１７の下の範囲にあ
るドーピング原子を拡散領域９の全域に均質に分布させ
る第二の熱処理工程にも留意せねばならない。
【００５７】この場合、入れられたドーピング原子がイ
オン注入の際に既にその場の熱処理により電気的に活性
化されると共に半導体基板２に均質に分布される高温イ
オン注入が特に有利である。
【００５８】イオン注入は、ドーズ量が、従って半導体
基板２に打ち込まれる濃度が正確に設定できるので、拡
散に対して有利であることが実証されている。
【００５９】半導体基板２へのドーピング原子の均質な
分布のためには、ドーピングマスク１６における隣接し
た開口１７の距離ｄが当該ドーピング原子の拡散長の２
倍より小さいことが重要である。開口１７間の距離ｄが
大きい場合、拡散領域９にはドーピング原子の非均質な
分布が生ずることになる。特に、その場合、それぞれ開
口１７の下にドーピング濃度の非均質な分布を持つ栓状
の領域が形成される。この栓状の領域は電流密度の非均
質分布、従って拡散領域９と埋込み層８との間のｐｎ接
合１３のブレークダウン電圧の非均質な分布を導くこと
になる。動作電圧はそれゆえ正確には設定されない。
【００６０】拡散パラメータ、この場合特に拡散時間及
び拡散量は半導体集積回路１を製造するためのプロセス
の実施によって予め与えられているから、拡散領域９に
おけるドーピング濃度をプロセス工程の変更なしに正確
に設定できることは、この発明にとって重要なことであ
る。その場合にのみ、ＥＳＤ保護素子７の正確に設定可
能な動作電圧が可能である。この発明によれば、これ
は、開口１７の断面積Ａの変更によって、並びに隣接し
た開口間の距離ｄの変更によって可能となる。このパラ
メータの少なくとも１つを適当に変化させることにより
拡散領域９に入れられるドーピング原子の濃度を正確に
設定できる。
【００６１】拡散領域９を作った後公知の如く、端子電
極１１、１２並びにパッシベーション膜を半導体基板２
の前面１０に形成する。
【００６２】図４は図３に示された構造の平面図を示
す。ドーピングマスク１６（図示せず）の開口１７は円
板表面１０において拡散領域９の範囲にある。さらに、
図４には埋込み層８の位置は破線で示されている。２２
は接続領域を示す。
【００６３】図４に示されるように、拡散領域９は長方
形に形成されている。電界を均一に分布させるために、
拡散領域９はその稜部もしくは隅部を丸く形成し、しか
もこの範囲ではドーピング濃度を低くすることが有利で
ある。この理由から、作られる拡散領域９の隅部におけ
る開口１７’は省略されるのがよい。ドーピングマスク
１６の縁部領域２３における開口１７’’は例えばその
他の開口１７よりも小さい断面積Ａを持つことができ
る。
【００６４】このような処置によって、側方で直接エビ
タキシャル層１８に接する拡散領域９の縁部領域は外に
向かって漸次減少するドーピング濃度を持ち、これによ
りそこにはより平らなｐｎ接合が作られる。拡散領域９
とエビタキシャル層１８との間の側面縁部におけるこの
ような平らなｐｎ接合はこの寄生ダイオードのブレーク
ダウン電圧が高くなるという結果になる。これにより、
この寄生ダイオードが所望しない局部的ブレークダウン
に至ることがなく、寧ろこのブレークダウンが専ら拡散
領域９と埋込み層８との間のｐｎ接合１３において行わ
れることが保証される。
【００６５】ドーピングマスク１６の図示の例では開口
１７は等間隔に配置され、それぞれ同一の断面積Ａを持
っている。しかしながら、これは必ずしも強制的に必要
であるわけではない。特に拡散領域９の縁部範囲に非均
一なドーピング濃度を作るために以下のことも考えられ
る。 ・ドーピングマスク１６が一定の断面積Ａを持つ多数の
開口１７を備える。しかしながら、その開口間距離ｄは
ドーピングマスク１６の縁部領域２３の方向に連続的に
減少する。 ・ドーピングマスク１６は等距離ｄを持つ多数の開口１
７を備える。しかしながら、その開口１７の断面積Ａは
ドーピングマスク１６の縁部領域２３の方向に連続的に
減少する。
【００６６】このようにして、外に向かって減少する非
均一なドーピング濃度分布を作ることができる。この方
法はヨーロッパ特許第０１７６７７８号明細書に詳細に
記載されているので、その内容を参照されたい（「参考
文献に含まれる」）。
【００６７】この発明は、マイクロコントローラー、半
導体メモリ或いはロジック素子におけるＥＳＤ保護素子
の使用において特に有効である。
【００６８】半導体集積回路並びにこれに付属するＥＳ
Ｄ保護素子はその場合特にバイポーラに構成され、スマ
ート・パワー・テクノロジーで製造される。しかしなが
ら、半導体集積回路１並びにＥＳＤ保護回路がＣＭＯＳ
テクノロジーで作られるのが特に有利である。
【図面の簡単な説明】
【図１】ダイオードとして形成されるＥＳＤ保護素子を
直列接続した公知の半導体集積回路の回路図。
【図２】ＥＳＤ保護ダイオードを半導体システムに実現
する概略図。
【図３】この発明による構造の製造方法を図解する、図
２に示された構造の部分図。
【図４】図３で示された構造の平面図。
【符号の説明】
１ 半導体集積回路 ２ 半導体基板 ３ 端子パッド ４ 接続導体 ５ 第一の電位線 ６ 第二の電位線 ７ ＥＳＤ保護素子 ８ 第一の領域、埋込み層 ９ 第二の領域、拡散領域 １０ 円板の前面 １１ 負側電極 １２ 正側電極 １３ ｐｎ接合 １４ ＥＳＤ保護ダイオード １４’ 縦形集積保護ダイオード １５ （縦形）集積トランジスタ １６ マスク、ドーピングマスク １７、１７’、１７’’ マスクの開口 １８ エピタキシャル層 １９ 基板表面 ２０ バッファ層 ２１ 円板裏面 ２２ 接続領域 ２３ ドーピングマスクの縁部範囲 Ａ 開口の断面積 ｄ 隣接開口間の距離 ＶＣＣ 第二の供給電位 ＶＳＳ 第一の供給電位

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】ａ）導電性接続導体（４）を介して半導体
    集積回路（１）に接続されている少なくとも１つの端子
    パッド（３）と、 ｂ）動作中、半導体集積回路（１）の第一の供給電位
    （ＶＳＳ）を導く少なくとも１つの第一の電位線（５）
    と、 ｃ）動作中、半導体集積回路（１）の第二の供給電位
    （ＶＣＣ）を導く少なくとも１つの第二の電位線（６）
    と、 ｄ）半導体集積回路（１）を静電放電から保護するため
    の少なくとも１つの保護素子（７）とを備え、この保護
    素子（７）は端子パッド（３）と半導体集積回路（１）
    との間に配置されかつ電位線（５、６）の少なくとも１
    つに接続されている、少なくとも１つの半導体基板
    （２）に配置された半導体集積回路において、保護素子
    （７）が、 ｅ）埋込み層として半導体基板（２）に設けられ、かつ
    端子パッド（３）或いは電位線（５、６）の少なくとも
    １つに接続されている第一の導電形の少なくとも１つの
    第一の領域（８）と、 ｆ）半導体基板（２）に入込み、第一の領域（８）に接
    続され、かつ電位線（５、６）の少なくとも１つに或い
    は端子パッド（３）に接続されている第二の導電形の少
    なくとも１つの第二の領域（９）とを含むことを特徴と
    する半導体集積回路。
  2. 【請求項２】第二の領域（９）が充分に均質なドーピン
    グ濃度を持っていることを特徴とする請求項１に記載の
    半導体集積回路。
  3. 【請求項３】保護素子（７）として、第一の領域（８）
    と第二の領域（９）とにより形成されている縦形の集積
    ダイオード（１４’）が設けられていることを特徴とす
    る請求項１又は２に記載の半導体集積回路。
  4. 【請求項４】保護素子（７）として、第一の領域（８）
    と第二の領域（９）とにより形成されている縦形のダイ
    オードによって制御される集積トランジスタが設けられ
    ていることを特徴とする請求項１又は２に記載の半導体
    集積回路。
  5. 【請求項５】保護素子（７）として、第一の領域（８）
    と第二の領域（９）とにより形成されている縦形のダイ
    オードによって制御される集積サイリスタ或いはＩＧＢ
    Ｔが設けられていることを特徴とする請求項１又は２に
    記載の半導体集積回路。
  6. 【請求項６】第一の領域（８）の水平方向の断面積が第
    二の領域（９）の水平方向の断面積より大きいことを特
    徴とする請求項１乃至５の１つに記載の半導体集積回
    路。
  7. 【請求項７】保護素子（７）の第二の領域（９）を作成
    するために、 ・埋込み層として半導体基板（２）に形成されている第
    一の領域（８）が用意され、 ・半導体基板（２）にドーピングマスク（１６）が載置
    され、 このドーピングマスク（１６）は多数の開口（１７）を
    備え、 隣接する開口（１７）の最大距離（ｄ）は入れられるド
    ーピング原子の拡散長の２倍よりも小さく、 ドーピングマスク（１６）は半導体基板（２）の上に、
    その開口（１７）が第一の領域（８）の上にほぼ縦方向
    に位置するように配置され、 ・ドーピング原子がマスクされた半導体基板（２）に入
    れられ、 ・ドープされた半導体基板（２）が熱処理される工程が
    実施されることを特徴とする請求項１乃至６の１つに記
    載の保護素子の製造方法。
  8. 【請求項８】第二の領域（９）のためのドーピング原子
    が拡散により半導体基板（２）に入れられることを特徴
    とする請求項７に記載の方法。
  9. 【請求項９】第二の領域（９）のためのドーピング原子
    がイオン注入により半導体基板（２）に打ち込まれるこ
    とを特徴とする請求項７に記載の方法。
  10. 【請求項１０】開口（１７）が断面積（Ａ）を持ち、第
    二の領域（９）のドーピング濃度がこの断面積（Ａ）及
    び／又は距離（ｄ）に関して正確に設定されていること
    を特徴とする請求項７乃至９の１つに記載の方法を実施
    するためのドーピングマスク。
  11. 【請求項１１】開口（１７）が同一の断面積（Ａ）を持
    ち、その距離（ｄ）がドーピングマスク（１６）の縁部
    領域（２３）に向かって連続的に減少していることを特
    徴とする請求項７乃至１０の１つに記載の方法を実施す
    るためのドーピングマスク。
  12. 【請求項１２】開口（１７）が互いに等距離（ｄ）に配
    置され、その断面積（Ａ）がドーピングマスク（１６）
    の縁部領域（２３）に向かって連続的に減少しているこ
    とを特徴とする請求項７乃至１０の１つに記載の方法を
    実施するためのドーピングマスク。
  13. 【請求項１３】半導体メモリ或いはロジック素子或いは
    マイクロコントローラにおいて請求項１乃至１２の１つ
    に記載の半導体集積回路のために保護素子を使用する方
    法。
JP10273789A 1997-09-30 1998-09-28 半導体集積回路と保護素子の製造及び使用方法とドーピングマスク Withdrawn JPH11163275A (ja)

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