JPH03174763A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03174763A JPH03174763A JP1313375A JP31337589A JPH03174763A JP H03174763 A JPH03174763 A JP H03174763A JP 1313375 A JP1313375 A JP 1313375A JP 31337589 A JP31337589 A JP 31337589A JP H03174763 A JPH03174763 A JP H03174763A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体装置、特に絶縁ゲート型電界効果トラ
ンジスタなどのＭＩＳ （Ｍｅｔａｌ−Ｉｎｓ υｌａ
ｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）型素子における
保護装置に関する。
ンジスタなどのＭＩＳ （Ｍｅｔａｌ−Ｉｎｓ υｌａ
ｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）型素子における
保護装置に関する。
半導体装置が帯電した人体や物体に接触し、入力ピンな
どに高電圧がパルス状に印加された場合に半導体装置が
破壊されるのを防止するため、般に保護装置が半導体装
置内に設けられる。従来の保護装置の代表的な例を第２
図に示す。保護装置 はＭｍゲート型電界効果トランジ
スタ（以下ＭＯ８ＦＥＴと略称する）２ｏ２、高抵抗２
０３、寄生ＭＯ８ＦＥＴ２０４から構成される。動作原
理を説明する。半導体装置の入力ピンなどに高電圧がパ
ルス状に印加され、ＭＯ８ＦＥＴ２０２のドレイン、ソ
ース間の電圧が大きくなると、両者の間にバイポーラ動
作により電流が流れる。これによりＭＯ８ＦＥＴ２０２
のドレイン、すなわち内部回路へつながる入力部のＭＯ
３ＦＥＴ２０１のゲート絶縁膜にかかる電圧は、基板に
対して十分低いレベルに抑えられ、ゲートＭ縁膜の破壊
を防ぐことができる。高抵抗２０３はＭＯ８ＦＥＴ２０
２に流れる電流を小さくし、ＭＯ３ＦＥＴ２０２が熱的
に破壊されるのを防ぐと同時に、ＭＯ５ＦＥＴ２０１の
ゲートにかかる高電圧パルスの波形を鈍らせ、ＭＯ８Ｆ
ＥＴ２０２が働き始める以前にＭＯ８ＦＥＴ２０２のゲ
ート酸化膜が破壊されるのを防ぐ。この抵抗２０３は、
例えばｐ基板上のｎ 拡散層で形成される。寄生ＭＯ８
ＦＥＴ２０４は、ＭＯ８ＦＥＴ２０２と同様にドレイン
、ソース間がバイポーラ動作によりバイパスすることに
より、入力ピンの高電圧をより速く放電させる。以上述
べた動作により、内部回路へつながるＭＯ８ＦＥＴ２０
１のゲート絶縁膜の破壊を防止し、かつ保護回路自体に
かかる負担も小さくすることができる。
どに高電圧がパルス状に印加された場合に半導体装置が
破壊されるのを防止するため、般に保護装置が半導体装
置内に設けられる。従来の保護装置の代表的な例を第２
図に示す。保護装置 はＭｍゲート型電界効果トランジ
スタ（以下ＭＯ８ＦＥＴと略称する）２ｏ２、高抵抗２
０３、寄生ＭＯ８ＦＥＴ２０４から構成される。動作原
理を説明する。半導体装置の入力ピンなどに高電圧がパ
ルス状に印加され、ＭＯ８ＦＥＴ２０２のドレイン、ソ
ース間の電圧が大きくなると、両者の間にバイポーラ動
作により電流が流れる。これによりＭＯ８ＦＥＴ２０２
のドレイン、すなわち内部回路へつながる入力部のＭＯ
３ＦＥＴ２０１のゲート絶縁膜にかかる電圧は、基板に
対して十分低いレベルに抑えられ、ゲートＭ縁膜の破壊
を防ぐことができる。高抵抗２０３はＭＯ８ＦＥＴ２０
２に流れる電流を小さくし、ＭＯ３ＦＥＴ２０２が熱的
に破壊されるのを防ぐと同時に、ＭＯ５ＦＥＴ２０１の
ゲートにかかる高電圧パルスの波形を鈍らせ、ＭＯ８Ｆ
ＥＴ２０２が働き始める以前にＭＯ８ＦＥＴ２０２のゲ
ート酸化膜が破壊されるのを防ぐ。この抵抗２０３は、
例えばｐ基板上のｎ 拡散層で形成される。寄生ＭＯ８
ＦＥＴ２０４は、ＭＯ８ＦＥＴ２０２と同様にドレイン
、ソース間がバイポーラ動作によりバイパスすることに
より、入力ピンの高電圧をより速く放電させる。以上述
べた動作により、内部回路へつながるＭＯ８ＦＥＴ２０
１のゲート絶縁膜の破壊を防止し、かつ保護回路自体に
かかる負担も小さくすることができる。
【発明が解決しようとする課題］
しかしながら、第２図に示す保護回路では、入力ピンに
高電圧が印加されると、ｎ 拡散層で形成された抵抗２
０３は、しばしば大電流により発生する熱などのために
容易に破壊されるという問題があった。すなわち、入力
ピンに正の高電圧がかかると、ｎｆ 拡散層とｐ基板間
の接合が逆方向にバイアスされ、大量のブレークダウン
電流が流れるため、接合が熱的に破壊されやすい。特に
、ｎ十拡散層はエツジ部において素子分離用の高濃度の
ｐｍと接しており、この領域の電界が高くなる。したが
って、この領域での破壊が特に起きやすいという問題が
有った。この問題に関し、第３図に示すような半導体保
護手段が知られている。 この保護手段では、入力部（ポンディングパッドへ接続
する部分）付近のｎｔ拡散層１０５をこれより低濃度の
ｎ領域１０６で覆っている。 ｎ領域１０６とｐ基板１
間の接合耐圧はたとえば１００■と高いのでこの部分で
高電圧パルスの衝撃が十分緩和され、ｎ＋拡散層１０５
の破壊は起こりにくくなると考えられていた。ところが
、実際には第４図で説明するようにｎ＋拡散層１０５の
破壊はやはり起きやすい。第４図は、例えば数百ボルト
の高電圧パルスが入力したときの、第３図のｎ＋拡散層
１０５に沿った電位分布を示すものである。第４図にお
いて、ｎ領域１０６の切目である（ｂ）の部分の電位は
、ｎ十拡散層１０５とｐ基板１との逆方向耐圧、たとえ
ば１５Ｖ近くまで降下している。したがって、入力部と
（ｂ）の部分との間には数百ボルトもの電圧がかかるこ
とになり、この領域での破壊が極めて起きやすい。 方、（ｂ）の部分からＭＯＳＦＥＴのドレイン２までは
、ＭＯＳＦＥＴのクランプ電圧、例えば数ボルトまでゆ
るやかに降下するのみである。このように、第３図に示
す構造ではｎ＋拡散層への負担が限られた領域に集中し
、破壊が起きやすいことは明らかである。 以上の問題
に加え、抵抗値を下げて内部電圧が入力電圧に追従する
速度を」二げると、抵抗部の破壊がますます起きやすく
なるという重大な問題が有った。すなわち、抵抗値を下
げるために１拡散層の幅を広げると、基板との間の容量
が増大するので、内部電圧が入力電圧に追従する速度が
上がらない。したがって、主に拡散層長さを縮めること
で抵抗値を下げる必要がある。ところが、この場合拡散
層幅がほとんど変わらず、電流量だけ増加するので、電
流密度がますます高くなり熱的破壊が極めて起きやすく
なるという問題が有った。 以上述べたように、従来の
保護回路の構造では、入力ピンに高電圧がかかった場合
、抵抗部１０５での破壊が起きやすく、しかも半導体装
置を高速に動作させるために抵抗値を下げると、ますま
す抵抗部での破壊が頻繁に起こるようになり、半導体装
置の信頼性が著しく低下するという問題が有った。 本発明の目的は半導体基体にＭＯＳＦＥＴと上記ＭＯ８
ＦＥＴのゲートと外部端子間に接続された不純物拡散層
からなる抵抗素子が形成された半導体装置において、上
記抵抗素子が上記抵抗素子に流れる電流による破壊が少
ない半導体装置を実現することである。 本発明の他の目的は半導体装置の動作速度を低下するこ
となく、上記抵抗素子の破壊を防止した保護装置を持つ
半導体装置を実現することである。 【課題を解決するための手段】 本発明は、上記目的を達成するため、抵抗素子となる不
純物拡散層の半導体基体側で、外部端子に近い入力部か
ら少なくとも全体の半分以上を、上記不純物拡散層と同
じか反対の導電型で基板とは反対の導電型の、上記不純
物拡散層より低濃度の不純物領域で覆う様に形成した。 又上記目的を達成するため、抵抗素子となる不純物拡散
層に接する上記不純物拡散層と異なる導電型の不純物領
域をその不純物領域の不純物濃度が半導体基体の不純物
濃度以下とした。 更に上記目的を達成するため、抵抗素子を形成する層と
基板との間にパンチスルーを生しるｐｎｐ又はｎｐｎ層
を形成した。
高電圧が印加されると、ｎ 拡散層で形成された抵抗２
０３は、しばしば大電流により発生する熱などのために
容易に破壊されるという問題があった。すなわち、入力
ピンに正の高電圧がかかると、ｎｆ 拡散層とｐ基板間
の接合が逆方向にバイアスされ、大量のブレークダウン
電流が流れるため、接合が熱的に破壊されやすい。特に
、ｎ十拡散層はエツジ部において素子分離用の高濃度の
ｐｍと接しており、この領域の電界が高くなる。したが
って、この領域での破壊が特に起きやすいという問題が
有った。この問題に関し、第３図に示すような半導体保
護手段が知られている。 この保護手段では、入力部（ポンディングパッドへ接続
する部分）付近のｎｔ拡散層１０５をこれより低濃度の
ｎ領域１０６で覆っている。 ｎ領域１０６とｐ基板１
間の接合耐圧はたとえば１００■と高いのでこの部分で
高電圧パルスの衝撃が十分緩和され、ｎ＋拡散層１０５
の破壊は起こりにくくなると考えられていた。ところが
、実際には第４図で説明するようにｎ＋拡散層１０５の
破壊はやはり起きやすい。第４図は、例えば数百ボルト
の高電圧パルスが入力したときの、第３図のｎ＋拡散層
１０５に沿った電位分布を示すものである。第４図にお
いて、ｎ領域１０６の切目である（ｂ）の部分の電位は
、ｎ十拡散層１０５とｐ基板１との逆方向耐圧、たとえ
ば１５Ｖ近くまで降下している。したがって、入力部と
（ｂ）の部分との間には数百ボルトもの電圧がかかるこ
とになり、この領域での破壊が極めて起きやすい。 方、（ｂ）の部分からＭＯＳＦＥＴのドレイン２までは
、ＭＯＳＦＥＴのクランプ電圧、例えば数ボルトまでゆ
るやかに降下するのみである。このように、第３図に示
す構造ではｎ＋拡散層への負担が限られた領域に集中し
、破壊が起きやすいことは明らかである。 以上の問題
に加え、抵抗値を下げて内部電圧が入力電圧に追従する
速度を」二げると、抵抗部の破壊がますます起きやすく
なるという重大な問題が有った。すなわち、抵抗値を下
げるために１拡散層の幅を広げると、基板との間の容量
が増大するので、内部電圧が入力電圧に追従する速度が
上がらない。したがって、主に拡散層長さを縮めること
で抵抗値を下げる必要がある。ところが、この場合拡散
層幅がほとんど変わらず、電流量だけ増加するので、電
流密度がますます高くなり熱的破壊が極めて起きやすく
なるという問題が有った。 以上述べたように、従来の
保護回路の構造では、入力ピンに高電圧がかかった場合
、抵抗部１０５での破壊が起きやすく、しかも半導体装
置を高速に動作させるために抵抗値を下げると、ますま
す抵抗部での破壊が頻繁に起こるようになり、半導体装
置の信頼性が著しく低下するという問題が有った。 本発明の目的は半導体基体にＭＯＳＦＥＴと上記ＭＯ８
ＦＥＴのゲートと外部端子間に接続された不純物拡散層
からなる抵抗素子が形成された半導体装置において、上
記抵抗素子が上記抵抗素子に流れる電流による破壊が少
ない半導体装置を実現することである。 本発明の他の目的は半導体装置の動作速度を低下するこ
となく、上記抵抗素子の破壊を防止した保護装置を持つ
半導体装置を実現することである。 【課題を解決するための手段】 本発明は、上記目的を達成するため、抵抗素子となる不
純物拡散層の半導体基体側で、外部端子に近い入力部か
ら少なくとも全体の半分以上を、上記不純物拡散層と同
じか反対の導電型で基板とは反対の導電型の、上記不純
物拡散層より低濃度の不純物領域で覆う様に形成した。 又上記目的を達成するため、抵抗素子となる不純物拡散
層に接する上記不純物拡散層と異なる導電型の不純物領
域をその不純物領域の不純物濃度が半導体基体の不純物
濃度以下とした。 更に上記目的を達成するため、抵抗素子を形成する層と
基板との間にパンチスルーを生しるｐｎｐ又はｎｐｎ層
を形成した。
【作用１
抵抗素子となる不純物拡散層の過半の領域が上記不純物
拡散層と同導電型の不純物拡散層で覆われると、基板と
の逆方向耐圧は十分に高く、高電圧パルス印加時の接合
破壊が起きにくい。 抵抗素子の不純物拡散層の電圧降
下は全体に渡ってほぼ一様にできるため、急激な電位勾
配が生じて破壊が生じることがない。従って、抵抗素子
の抵抗を下げても、従来のものに比べ同等以上の破壊耐
０ 圧が得られので、浮遊容量値を小さくして動作速度を向
上することができる。 抵抗素子となる不純物拡散層に接する上記不純物拡散層
と異なる導電型の不純物領域をその不純物領域の不純物
濃度が半導体基体の不純物濃度以下とした場合は、上記
不純物拡散層の周辺の接合耐圧を高くでき、接合部の熱
的破壊が防止される。 更に、パンチスルー電流を流す層を設けることによって
、高電圧パルス印加時に、高電圧を短時間に放電するこ
とができ、上記不純物拡散層の周辺の接合耐圧を高くす
ることができる。 【実施例】 以下の実施例ではｎ基板の場合について述べるが、ｎ基
板の場合も同様である。 第１図は本発明による半導体装置の一実施例を示す。第
１図（ｂ）は平面図、第１図（ａ）は第１図（ｂ）中の
Ａ−Ａ’ に沿った断面図である。 保護回路の抵抗部は、抵抗部ｎ＋拡散層１０５と、その
側、下面部（基板１側）を囲むｎ領域１０６、さらに、
ｎ領域１０６の側、下面部の一部を囲む１１ ｎ−領域１０７から構成される。不純物濃度は、ｎ＋拡
散層１０５、ｎ領域１０６、ｎ−領域１０７の順に大き
い。抵抗部ｎ＋被拡散１″０５の一方の端は入力、用ポ
ンディングパッド（外部端子）に、他方の端は被保護Ｍ
Ｏ８ＦＥＴ（図示せず、以下の実施例においても、被保
護ＭＯ８ＦＥＴは示さず、接続線のみ示す）及びクラン
プ用ＭＯ８ＦＥＴのドレイン２につながっている。第↓
図の構造を保護回路として用いることにより、以下の理
由で、破壊耐性を大幅に向上することができる。 第一に、ｎ領域１０６及びｎ−領域１．０７の不純物濃
度は低いので、ｎ基板との逆方向耐圧は十分に高く、高
電圧パルス印加時の接合破壊が起きにくい。特に、より
高電位となる人力（ポンディングパッド）側により低不
純物濃度のｎ−領域１−０７を設けているので、接合破
壊が起きにくい。 一方、クランプ用ＭＯ８ＦＥＴのトレイン２の不純物濃
度は十分高いので、このＭＯＳＦＥＴのバイポーラ動作
によるクランプ電圧は例えば数ポル）−と小さく、被保
護のＭＯＳＦＥＴにかかる電圧を小さくできる。 第二に、第４図に示した従来の半導体装置の場合と異な
り、抵抗部ｎｔ拡散１１０５内の電圧降下は全体に渡っ
てほぼ一様にできる。 なぜなら、第４図中の（ｂ）に
相当する部分が、第１図の構造ではＭＯＳＦＥＴのドレ
イン２の付近にあるので、入力の高電圧は、抵抗部ｎ十
拡散層１０５の一方の端から他方の端までほぼ一様に降
下するからである。従って、抵抗部ｎ＋拡散１１０５内
に急激な電位勾配が生じて破壊が起きることもない。 さらに、同様な理由により、 本発明の実施例ではｎ十
拡散層１０５の抵抗値を下げても、従来と同程度かそれ
以上の破壊耐圧が得られる。なぜなら、第４図から明ら
かなように、従来の構造では高電圧パルス印加時に抵抗
として働くのは、 ｎ領域１０６で囲まれた一部の領域
と言って良い。 したがって、残りのｎ＋拡散層は通常動作時の動作速度
を遅くするだけで、破壊耐圧の向上にはほとんど役立っ
ていない。第１図の実施例は上記残りのｎ十拡散層を除
いた構造であり、ｎ＋拡散層］、０５の抵抗値を下げて
も、従来と同程度かそれ以上の破壊耐圧が得られる。上
記実施例において、ｎ−領域１０７を除いてもよい。又
、ｎ領域１０６はクランプ用ＭＯ８ＦＥＴのドレイン２
まで延びているが、長さ方向の半分以上であれば破壊耐
圧の向」二が認められる。 第５図は本発明による半導体装置の第２の実施例断面図
を示す。抵抗部ｎ１拡散層１０５の、長手方向すなはち
ポンディングパッド側とＭＯＳＦＥＴ側を結ぶ線に垂直
な方向の断面を示したものである。長手方向の断面図は
第２図また」―龍笛３図と同様である。第５図において
、素子分離領域５０１の下に設けられた素子分離用ｐ領
域５０２が、抵抗部ｎ＋拡散層１０５の周辺には存在し
ないことが特徴である。 これによりｎ＋拡散層１０
５の周辺の接合耐圧を従来より高くできるので、接合の
熱的破壊が起きにくくなり、破壊耐圧の高い、半導体装
置の保護ができる。 第６図は本発明による半導体装置の第２の実施例断面図
を示す、第５図と同様の部分の断面を示４ したものである。第６図において、抵抗部り十拡散層１
０５はｎ型不純物を含んだ多結晶シリコン５０３からの
熱拡散により形成される。第５図の実施例と同様に、素
子分離領域５０１の下に設けられた素子分離用ｐ領域５
０２が、抵抗部ｎ十拡散層工０５の周辺には存在しない
ことが特徴である。すなわち、第５図の実施例と同様に
、抵抗部ｎ＋ 拡散層１０５に接する部分のｐ不純物領
域の不純物濃度は同導電型の半導体基板１の不純物濃度
以下である。これによりｎ＋ 拡散層１０５の周辺の接
合耐圧を従来より高くできるので、接合の熱的破壊が起
きにくくなり、破壊耐圧の高い、半導体装置の保護がで
きる。 第７図は本発明による半導体装置の第４の実施例を示す
。第１図（ｂ）は平旧図、第１図（ａ）は第１図（ｂ）
中のＡ−Ａ’ に沿った断面図である。抵抗部をｐ十拡
散層７０５で構成する。抵抗部ｐ十拡散層７０５はより
低濃度のｐ領域７０６で覆われている。さらに、ｐ領域
７０６はｎ−領域７０７で覆われている。ｐ十領域７０
５および５− ７０６とｎ−領域７０７は、一方の端が入力用ポンディ
ングパッドに、他方の端が被保護ＭＯ８ＦＥＴのゲート
及び電圧クランプ用ＭＯ８ＦＥＴのドレイン２につなが
っている。本実施例でも、第１図に示した実施例と同様
に、 １）ｐ基板上とｎ−領域７０７との接合耐圧が高
く、２）抵抗部ｐ拡散層７０５内の外部端子側から被保
護ＭＯＳＦＥＴ側まで電圧降下がほぼ一様で局所的に集
中することがない、との理由で破壊耐性の極めて高い半
導体装置の保護回路が得られる。さらに本実施例では、
入力部に高電圧パルスがかかると、７０５および７０６
のｐ領域とｐ基板上との間（ア）にパンチスルー電流が
流れるので、放電時間が短くなり破壊耐性をより一層高
くすることができる。 第８図は本発明による半導体装置の第５の実施例を示す
。第８図（ｂ）は平面図、第８図（ａ）は第８図（ｂ）
中のＡ−Ａ″に沿った断面図である。本実施例は、第７
図の実施例から２．３および４で構成されるＭＯＳＦＥ
Ｔを除いた構成とな１６ っている。入力部に高電圧パルスがかかると、ｐ領域７
０５および７０６とｐ基板１との間（ア）にパンチスル
ー電流が流れ、高電圧を放電する。高濃度不純物領域、
たとえば領域５や７０５は、全体がより低濃度で同じ導
電型の不純物領域で覆われているので、接合耐圧の低い
領域もなく、高電圧パルス印加時に電界が局所的に集中
することもない。したがって、破壊耐圧の極めて高い、
半導体装置の保護回路が得られる。なお、第７図および
第８図に示した本発明の実施例において、ｐ領域７０６
がなくても良いことは言うまでもない。なぜなら、抵抗
部ｐ 拡散！７０５と行 領域７０７とは同電位なので
、抵抗部ｐ＋＋散層７０５がその周辺部で高濃度ｎ領域
と接していたとしても、保護素子としての破壊耐圧は低
下しないからである。 第９図は本発明による半導体装置の第６の実施例を示す
。第９図（ｂ）は平面図、第９図（ａ）は第９図（ｂ）
中のＡ−Ａ’に沿った断面図である。抵抗部を１拡散層
１０５で構成する。抵抗＝ １７＝ 部ｎ＋拡拡散土工５は低濃度のｐ領域７０６で覆われて
いる。 さらに、ｐ領域７０６はｎ−領域７０７で覆わ
れている。抵抗部ｎ＋拡散暦１０５及びｐ、領域７０６
は、一方の端が入力用ポンディングパッドに、他方の端
が被保護ＭＯ８ＦＥＴのゲートおよび電圧クランプ用Ｍ
Ｏ８ＦＥＴのドレイン２につながっている。ｎ−領域７
０７は正の電圧Ｖｎｌｆｅｌｉに固定されている。入力
部に高電圧パルスがかかると、まず、ｎ＋＋域１．０５
及び７０７間にパンチスルー電流が流れる。ｎ領域７０
７と電源との間の抵抗のためにｎ領域７０７の電圧も上
昇し、次に、ｐ領域７０６及びｌの間にパンチスルー電
流が流れ始める。これらのパンチスル電流により高電圧
を短時間に放電することができる。第９図の実施例にお
いても、高濃度不純物層がこれと反対の導電型で異なる
電位の領域と接している部分がない。したがって、接合
耐圧の低い領域もなく、高電圧パルス印加時に電界が局
所的に集中することもないので、破壊耐圧の極めて高い
、半導体装置の保護ができる。 ８ 第１０図は本発明による半導体装置の第７の実施例の断
面図を示す。抵抗部をｎ＋拡散層１０５で構成する。そ
の一方の端は入力用ポンディングパッドに、他方の端は
被保護ＭＯ５ＦＥＴのゲートおよび電圧クランプ用ＭＯ
８ＦＥＴのドレイン２につながっている。抵抗部ｎ＋拡
散層１０５とＭＯＳＦＥＴのドレイン２及びソース３は
低濃度７０６のｐ領域で覆われている。さらに、ｐ領域
７０６はｎ−領域７０７で覆われている。第１０図の実
施例では、ｐ領域７０６の周辺にｎ−領域７０７より高
い不純物濃度をもつｎ領域７０８を設けているが、これ
はなくてもよい。 ｐ領域７０６はアース接地され、ｎ
−領域７０７は、正の電圧Ｖｎｗｅｍｍに固定されてい
る。入力部に高電圧パルスが印加されると、ドレイン２
およびソース３の間にバイポーラ動作により電流が流れ
始めるが、ゲート４下のｐ領域とｐ＋拡散層領域６との
間の抵抗成分のために、バイポーラ動作が従来に比べて
起きやすく、したがって、ソース２におけるクランプ電
圧を低くできる。すなわち、被保９ 護ＭＯ８ＦＥＴのゲートにかかる負担を小さくできる。 さらに、抵抗部ｎ＋拡散層１０５の下に沿ったｐ領域の
抵抗成分のために、入力部付近の抵抗部ｎ＋拡散層１．
０５とｐ領域７０６のｎｐ接合にかかる逆方向電圧も従
来に比べ小さく、接合破壊が起きにくい。 第１１図は本発明による半導体装置の第７の実施例の断
面図を示す。本実施例は保護される半導体装置がメモリ
セルである。第１１図において、保護装置部は第１０図
のそれとほぼ同様な構造である。メモリセル部は、プレ
ート１１１、電荷蓄積部のｎ十拡散層領域１１２、ワー
ド線につながるＭＯＳＦＥＴのゲート４′、及びデータ
線につながるｎ＋拡散層領域５″で構成されるメモリセ
ルを複数個（図は簡明のため単一のセルのみ示す）有す
る。本実施例の特徴は、第１０図の実施例の保護装置に
おける各不純物領域を半導体内のメモリセル部の不純物
領域と同じ工程で形成することである。この時、第↑１
図に示すようにメモリセル部のｐ領域７０６をｎ−領域
７０７で覆うことができる。これにより、ｐ基板１に発
生した少数キャリアが電荷蓄積部１１２のｎ十拡散層領
域に達し記憶情報を破壊することを防止できる。この様
に本実施例により、メモリセルと保護回路の製造のため
に工程を増やす必要がなく、極めて信頼性の高い半導体
装置を実現することができる。このことは本発明の第１
０図以外の他の実施例の保護装置に対して適用した場合
も同様であることは言うまでもない。 【発明の効果１ 本発明によれば、被保護半導体と入力ボンディングパッ
ド間に形成される保護回路用抵抗素子を形成する効能度
不純物層の周囲に破壊耐性の高い層を形成することによ
り、抵抗素子の破壊を防止し、高信頼性を有しかつ高速
の半導体装置が実現できる。
拡散層と同導電型の不純物拡散層で覆われると、基板と
の逆方向耐圧は十分に高く、高電圧パルス印加時の接合
破壊が起きにくい。 抵抗素子の不純物拡散層の電圧降
下は全体に渡ってほぼ一様にできるため、急激な電位勾
配が生じて破壊が生じることがない。従って、抵抗素子
の抵抗を下げても、従来のものに比べ同等以上の破壊耐
０ 圧が得られので、浮遊容量値を小さくして動作速度を向
上することができる。 抵抗素子となる不純物拡散層に接する上記不純物拡散層
と異なる導電型の不純物領域をその不純物領域の不純物
濃度が半導体基体の不純物濃度以下とした場合は、上記
不純物拡散層の周辺の接合耐圧を高くでき、接合部の熱
的破壊が防止される。 更に、パンチスルー電流を流す層を設けることによって
、高電圧パルス印加時に、高電圧を短時間に放電するこ
とができ、上記不純物拡散層の周辺の接合耐圧を高くす
ることができる。 【実施例】 以下の実施例ではｎ基板の場合について述べるが、ｎ基
板の場合も同様である。 第１図は本発明による半導体装置の一実施例を示す。第
１図（ｂ）は平面図、第１図（ａ）は第１図（ｂ）中の
Ａ−Ａ’ に沿った断面図である。 保護回路の抵抗部は、抵抗部ｎ＋拡散層１０５と、その
側、下面部（基板１側）を囲むｎ領域１０６、さらに、
ｎ領域１０６の側、下面部の一部を囲む１１ ｎ−領域１０７から構成される。不純物濃度は、ｎ＋拡
散層１０５、ｎ領域１０６、ｎ−領域１０７の順に大き
い。抵抗部ｎ＋被拡散１″０５の一方の端は入力、用ポ
ンディングパッド（外部端子）に、他方の端は被保護Ｍ
Ｏ８ＦＥＴ（図示せず、以下の実施例においても、被保
護ＭＯ８ＦＥＴは示さず、接続線のみ示す）及びクラン
プ用ＭＯ８ＦＥＴのドレイン２につながっている。第↓
図の構造を保護回路として用いることにより、以下の理
由で、破壊耐性を大幅に向上することができる。 第一に、ｎ領域１０６及びｎ−領域１．０７の不純物濃
度は低いので、ｎ基板との逆方向耐圧は十分に高く、高
電圧パルス印加時の接合破壊が起きにくい。特に、より
高電位となる人力（ポンディングパッド）側により低不
純物濃度のｎ−領域１−０７を設けているので、接合破
壊が起きにくい。 一方、クランプ用ＭＯ８ＦＥＴのトレイン２の不純物濃
度は十分高いので、このＭＯＳＦＥＴのバイポーラ動作
によるクランプ電圧は例えば数ポル）−と小さく、被保
護のＭＯＳＦＥＴにかかる電圧を小さくできる。 第二に、第４図に示した従来の半導体装置の場合と異な
り、抵抗部ｎｔ拡散１１０５内の電圧降下は全体に渡っ
てほぼ一様にできる。 なぜなら、第４図中の（ｂ）に
相当する部分が、第１図の構造ではＭＯＳＦＥＴのドレ
イン２の付近にあるので、入力の高電圧は、抵抗部ｎ十
拡散層１０５の一方の端から他方の端までほぼ一様に降
下するからである。従って、抵抗部ｎ＋拡散１１０５内
に急激な電位勾配が生じて破壊が起きることもない。 さらに、同様な理由により、 本発明の実施例ではｎ十
拡散層１０５の抵抗値を下げても、従来と同程度かそれ
以上の破壊耐圧が得られる。なぜなら、第４図から明ら
かなように、従来の構造では高電圧パルス印加時に抵抗
として働くのは、 ｎ領域１０６で囲まれた一部の領域
と言って良い。 したがって、残りのｎ＋拡散層は通常動作時の動作速度
を遅くするだけで、破壊耐圧の向上にはほとんど役立っ
ていない。第１図の実施例は上記残りのｎ十拡散層を除
いた構造であり、ｎ＋拡散層］、０５の抵抗値を下げて
も、従来と同程度かそれ以上の破壊耐圧が得られる。上
記実施例において、ｎ−領域１０７を除いてもよい。又
、ｎ領域１０６はクランプ用ＭＯ８ＦＥＴのドレイン２
まで延びているが、長さ方向の半分以上であれば破壊耐
圧の向」二が認められる。 第５図は本発明による半導体装置の第２の実施例断面図
を示す。抵抗部ｎ１拡散層１０５の、長手方向すなはち
ポンディングパッド側とＭＯＳＦＥＴ側を結ぶ線に垂直
な方向の断面を示したものである。長手方向の断面図は
第２図また」―龍笛３図と同様である。第５図において
、素子分離領域５０１の下に設けられた素子分離用ｐ領
域５０２が、抵抗部ｎ＋拡散層１０５の周辺には存在し
ないことが特徴である。 これによりｎ＋拡散層１０
５の周辺の接合耐圧を従来より高くできるので、接合の
熱的破壊が起きにくくなり、破壊耐圧の高い、半導体装
置の保護ができる。 第６図は本発明による半導体装置の第２の実施例断面図
を示す、第５図と同様の部分の断面を示４ したものである。第６図において、抵抗部り十拡散層１
０５はｎ型不純物を含んだ多結晶シリコン５０３からの
熱拡散により形成される。第５図の実施例と同様に、素
子分離領域５０１の下に設けられた素子分離用ｐ領域５
０２が、抵抗部ｎ十拡散層工０５の周辺には存在しない
ことが特徴である。すなわち、第５図の実施例と同様に
、抵抗部ｎ＋ 拡散層１０５に接する部分のｐ不純物領
域の不純物濃度は同導電型の半導体基板１の不純物濃度
以下である。これによりｎ＋ 拡散層１０５の周辺の接
合耐圧を従来より高くできるので、接合の熱的破壊が起
きにくくなり、破壊耐圧の高い、半導体装置の保護がで
きる。 第７図は本発明による半導体装置の第４の実施例を示す
。第１図（ｂ）は平旧図、第１図（ａ）は第１図（ｂ）
中のＡ−Ａ’ に沿った断面図である。抵抗部をｐ十拡
散層７０５で構成する。抵抗部ｐ十拡散層７０５はより
低濃度のｐ領域７０６で覆われている。さらに、ｐ領域
７０６はｎ−領域７０７で覆われている。ｐ十領域７０
５および５− ７０６とｎ−領域７０７は、一方の端が入力用ポンディ
ングパッドに、他方の端が被保護ＭＯ８ＦＥＴのゲート
及び電圧クランプ用ＭＯ８ＦＥＴのドレイン２につなが
っている。本実施例でも、第１図に示した実施例と同様
に、 １）ｐ基板上とｎ−領域７０７との接合耐圧が高
く、２）抵抗部ｐ拡散層７０５内の外部端子側から被保
護ＭＯＳＦＥＴ側まで電圧降下がほぼ一様で局所的に集
中することがない、との理由で破壊耐性の極めて高い半
導体装置の保護回路が得られる。さらに本実施例では、
入力部に高電圧パルスがかかると、７０５および７０６
のｐ領域とｐ基板上との間（ア）にパンチスルー電流が
流れるので、放電時間が短くなり破壊耐性をより一層高
くすることができる。 第８図は本発明による半導体装置の第５の実施例を示す
。第８図（ｂ）は平面図、第８図（ａ）は第８図（ｂ）
中のＡ−Ａ″に沿った断面図である。本実施例は、第７
図の実施例から２．３および４で構成されるＭＯＳＦＥ
Ｔを除いた構成とな１６ っている。入力部に高電圧パルスがかかると、ｐ領域７
０５および７０６とｐ基板１との間（ア）にパンチスル
ー電流が流れ、高電圧を放電する。高濃度不純物領域、
たとえば領域５や７０５は、全体がより低濃度で同じ導
電型の不純物領域で覆われているので、接合耐圧の低い
領域もなく、高電圧パルス印加時に電界が局所的に集中
することもない。したがって、破壊耐圧の極めて高い、
半導体装置の保護回路が得られる。なお、第７図および
第８図に示した本発明の実施例において、ｐ領域７０６
がなくても良いことは言うまでもない。なぜなら、抵抗
部ｐ 拡散！７０５と行 領域７０７とは同電位なので
、抵抗部ｐ＋＋散層７０５がその周辺部で高濃度ｎ領域
と接していたとしても、保護素子としての破壊耐圧は低
下しないからである。 第９図は本発明による半導体装置の第６の実施例を示す
。第９図（ｂ）は平面図、第９図（ａ）は第９図（ｂ）
中のＡ−Ａ’に沿った断面図である。抵抗部を１拡散層
１０５で構成する。抵抗＝ １７＝ 部ｎ＋拡拡散土工５は低濃度のｐ領域７０６で覆われて
いる。 さらに、ｐ領域７０６はｎ−領域７０７で覆わ
れている。抵抗部ｎ＋拡散暦１０５及びｐ、領域７０６
は、一方の端が入力用ポンディングパッドに、他方の端
が被保護ＭＯ８ＦＥＴのゲートおよび電圧クランプ用Ｍ
Ｏ８ＦＥＴのドレイン２につながっている。ｎ−領域７
０７は正の電圧Ｖｎｌｆｅｌｉに固定されている。入力
部に高電圧パルスがかかると、まず、ｎ＋＋域１．０５
及び７０７間にパンチスルー電流が流れる。ｎ領域７０
７と電源との間の抵抗のためにｎ領域７０７の電圧も上
昇し、次に、ｐ領域７０６及びｌの間にパンチスルー電
流が流れ始める。これらのパンチスル電流により高電圧
を短時間に放電することができる。第９図の実施例にお
いても、高濃度不純物層がこれと反対の導電型で異なる
電位の領域と接している部分がない。したがって、接合
耐圧の低い領域もなく、高電圧パルス印加時に電界が局
所的に集中することもないので、破壊耐圧の極めて高い
、半導体装置の保護ができる。 ８ 第１０図は本発明による半導体装置の第７の実施例の断
面図を示す。抵抗部をｎ＋拡散層１０５で構成する。そ
の一方の端は入力用ポンディングパッドに、他方の端は
被保護ＭＯ５ＦＥＴのゲートおよび電圧クランプ用ＭＯ
８ＦＥＴのドレイン２につながっている。抵抗部ｎ＋拡
散層１０５とＭＯＳＦＥＴのドレイン２及びソース３は
低濃度７０６のｐ領域で覆われている。さらに、ｐ領域
７０６はｎ−領域７０７で覆われている。第１０図の実
施例では、ｐ領域７０６の周辺にｎ−領域７０７より高
い不純物濃度をもつｎ領域７０８を設けているが、これ
はなくてもよい。 ｐ領域７０６はアース接地され、ｎ
−領域７０７は、正の電圧Ｖｎｗｅｍｍに固定されてい
る。入力部に高電圧パルスが印加されると、ドレイン２
およびソース３の間にバイポーラ動作により電流が流れ
始めるが、ゲート４下のｐ領域とｐ＋拡散層領域６との
間の抵抗成分のために、バイポーラ動作が従来に比べて
起きやすく、したがって、ソース２におけるクランプ電
圧を低くできる。すなわち、被保９ 護ＭＯ８ＦＥＴのゲートにかかる負担を小さくできる。 さらに、抵抗部ｎ＋拡散層１０５の下に沿ったｐ領域の
抵抗成分のために、入力部付近の抵抗部ｎ＋拡散層１．
０５とｐ領域７０６のｎｐ接合にかかる逆方向電圧も従
来に比べ小さく、接合破壊が起きにくい。 第１１図は本発明による半導体装置の第７の実施例の断
面図を示す。本実施例は保護される半導体装置がメモリ
セルである。第１１図において、保護装置部は第１０図
のそれとほぼ同様な構造である。メモリセル部は、プレ
ート１１１、電荷蓄積部のｎ十拡散層領域１１２、ワー
ド線につながるＭＯＳＦＥＴのゲート４′、及びデータ
線につながるｎ＋拡散層領域５″で構成されるメモリセ
ルを複数個（図は簡明のため単一のセルのみ示す）有す
る。本実施例の特徴は、第１０図の実施例の保護装置に
おける各不純物領域を半導体内のメモリセル部の不純物
領域と同じ工程で形成することである。この時、第↑１
図に示すようにメモリセル部のｐ領域７０６をｎ−領域
７０７で覆うことができる。これにより、ｐ基板１に発
生した少数キャリアが電荷蓄積部１１２のｎ十拡散層領
域に達し記憶情報を破壊することを防止できる。この様
に本実施例により、メモリセルと保護回路の製造のため
に工程を増やす必要がなく、極めて信頼性の高い半導体
装置を実現することができる。このことは本発明の第１
０図以外の他の実施例の保護装置に対して適用した場合
も同様であることは言うまでもない。 【発明の効果１ 本発明によれば、被保護半導体と入力ボンディングパッ
ド間に形成される保護回路用抵抗素子を形成する効能度
不純物層の周囲に破壊耐性の高い層を形成することによ
り、抵抗素子の破壊を防止し、高信頼性を有しかつ高速
の半導体装置が実現できる。
第１図、第５図、第６図、第７図、第８図、第９図、第
１０図及び第１１図はいずれも本発明による半導体装置
の実施例の構成をを示す図、第２図、第３図は従来の半
導体装置の構成を示す図、第４図は第３図に示す半導体
装置の問題点を示す図である。 −ｐ型基板、 −ＭＯ８ＦＥＴのドレイン、 −ＭＯ８ＦＥＴのソース −ＭＯ８ＦＥＴのゲート 一〇＋拡散層領域、＋３−−−ｐ＋拡散層領域、−一一
抵抗部ｎ＋ 拡散層領域、 一一−ｎ領域、 ７０７−−−ｎ−領域、 一一一被保護ＭＯ３ＦＥＴ、 一一一保護回路ＭＯ８ＦＥＴ −一一保護回路抵抗部、 一一一保護回路寄生トランジスタ、 −ｍ−素子分離領域酸化シリコン、 −一一素子分離用ｐ領域、 一一−ｎ型不純物をドープした多結晶シリコ −− −− − −− −− ０５ ０６ １０７、 ０１ ０２ ０３ ０４ ０１ ０２ ０３ ン、 ７０５−−一抵抗部ｐ十拡散層、 ７０６ ７０８ − １２ 一−ｐ領域、 −ｎ領域、１１１−−−プレート、 −一電荷蓄積部ｎ＋拡散層領域。
１０図及び第１１図はいずれも本発明による半導体装置
の実施例の構成をを示す図、第２図、第３図は従来の半
導体装置の構成を示す図、第４図は第３図に示す半導体
装置の問題点を示す図である。 −ｐ型基板、 −ＭＯ８ＦＥＴのドレイン、 −ＭＯ８ＦＥＴのソース −ＭＯ８ＦＥＴのゲート 一〇＋拡散層領域、＋３−−−ｐ＋拡散層領域、−一一
抵抗部ｎ＋ 拡散層領域、 一一−ｎ領域、 ７０７−−−ｎ−領域、 一一一被保護ＭＯ３ＦＥＴ、 一一一保護回路ＭＯ８ＦＥＴ −一一保護回路抵抗部、 一一一保護回路寄生トランジスタ、 −ｍ−素子分離領域酸化シリコン、 −一一素子分離用ｐ領域、 一一−ｎ型不純物をドープした多結晶シリコ −− −− − −− −− ０５ ０６ １０７、 ０１ ０２ ０３ ０４ ０１ ０２ ０３ ン、 ７０５−−一抵抗部ｐ十拡散層、 ７０６ ７０８ − １２ 一−ｐ領域、 −ｎ領域、１１１−−−プレート、 −一電荷蓄積部ｎ＋拡散層領域。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基体の表面に設けられた第２導
電型の第１の不純物領域からなる抵抗素子を有し、上記
抵抗素子の一方の端が外部端子に接続され、他方の端が
上記半導体基体の表面に設けられた絶縁ゲート型電界効
果トランジスタのゲートに接続されている半導体装置に
おいて、上記抵抗素子の半導体基体側で、上記一方の端
を含み、全体の少なくとも半分の領域が、第２導電型で
第１の不純物領域より低濃度の第２の不純物領域で覆わ
れて形成されたことを特徴とする半導体装置。 ２、請求項第１記載の半導体装置において、上記第２の
不純物領域の少なくとも上記一方の端を含む一部が、第
２導電型で上記第２の不純物領域より低濃度の第３の不
純物領域で覆われて形成されたことを特徴とする半導体
装置。 ３、第１導電型の半導体基体の表面に設けられた第２導
電型の第１の不純物領域からなる抵抗素子を有し、上記
抵抗素子の一方の端が外部端子に接続され、他方の端が
上記半導体基体の表面に設けられた絶縁ゲート型電界効
果トランジスタのゲートに接続されている半導体装置に
おいて、 上記第１の不純物領域に接するすべての第１導電型の不
純物領域の不純物濃度が、半導体基体の不純物濃度以下
であることを特徴とする半導体装置。 ４、第１導電型の半導体基体の表面に設けられた第１導
電型の第１の不純物領域からなる抵抗素子を有し、上記
抵抗素子の一方の端が外部端子に接続され、他方の端が
上記半導体基体の表面に設けられた絶縁ゲート型電界効
果トランジスタのゲートに接続されている半導体装置に
おいて、 上記第１の不純物領域の上記半導体基体側のすべて領域
が、第１導電型で第１の不純物領域より低濃度の第２の
不純物領域で覆われており、上記第２の不純物領域のす
べての領域が第２導電型でその不純物濃度が上記半導体
基体に設けられた電界効果トランジスタのソースおよび
ドレイン領域の不純物濃度より小さい第３の不純物領域
で覆われて形成されたことを特徴とする半導体装置。 ５、請求項第４記載の半導体装置において、上記第１の
不純物領域の上記一方の端が上記第３の不純物領域の電
極と接続されて構成されたことを特徴とする半導体装置
。 ６、第１導電型の半導体基体の表面に設けられた第１導
電型の第１の不純物領域からなる抵抗素子を有し、上記
抵抗素子の一方の端が外部端子に接続され、他方の端が
上記半導体基体の表面に設けられた絶縁ゲート型電界効
果トランジスタのゲートに接続されている半導体装置に
おいて、 上記第１の不純物領域の上記半導体基体側のすべて領域
が、第２導電型でその不純物濃度が上記半導体基体に設
けられた電界効果トランジスタのソースおよびドレイン
領域の不純物濃度より小さい第２の不純物領域で覆われ
て形成されたことを特徴とする半導体装置。 ７、半導体基体に設けられたキャパシタと電界効果トラ
ンジスタとからなる１トランジスタ型メモリセルを複数
個及び請求項第１項、第２項、第３項、第４項、第５項
または第６項記載の半導体装置をもつ半導体装置におい
て、上記メモリセルが第１導電型の不純物領域で覆われ
て、上記不純物領域のすべての領域が第２導電型でその
不純物濃度が上記半導体基体に設けられた電界効果トラ
ンジスタのソースおよびドレイン領域の不純物濃度より
小さい不純物領域で覆われて形成されたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313375A JPH03174763A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313375A JPH03174763A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174763A true JPH03174763A (ja) | 1991-07-29 |
Family
ID=18040511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313375A Pending JPH03174763A (ja) | 1989-12-04 | 1989-12-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174763A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1042808A1 (en) * | 1997-12-18 | 2000-10-11 | Intel Corporation | Reduced capacitance transistor with electro-static discharge protection structure and method for forming the same |
| JP2005032945A (ja) * | 2003-07-11 | 2005-02-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| WO2016203942A1 (ja) * | 2015-06-15 | 2016-12-22 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
-
1989
- 1989-12-04 JP JP1313375A patent/JPH03174763A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2017005179A (ja) * | 2015-06-15 | 2017-01-05 | 日立オートモティブシステムズ株式会社 | 車載用の半導体チップ |
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