JP2001326354A - 半導体装置 - Google Patents

半導体装置

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JP2001326354A JP2001005627A JP2001005627A JP2001326354A JP 2001326354 A JP2001326354 A JP 2001326354A JP 2001005627 A JP2001005627 A JP 2001005627A JP 2001005627 A JP2001005627 A JP 2001005627A JP 2001326354 A JP2001326354 A JP 2001326354A
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Abstract

(57)【要約】 【課題】 チップ面積を大きくすることなく、チップの
空いている外周部分を利用しながら、直列抵抗が小さ
く、かつ、充分に保護機能を果たすことができる保護ダ
イオードを有する半導体装置を提供する。 【解決手段】 半導体層４に複数個のトランジスタセル
Ｔが配列されて形成されている。その複数個のトランジ
スタセルＴより外周側（チップ端部側）の絶縁膜６上に
ポリシリコン膜によるリング状のｐ形層１ｂとｎ形層１
ａとが交互に設けられることにより、保護ダイオード１
が形成されている。この保護ダイオード１は、その一番
外側の層に、Ａｌなどの金属膜からなるゲート配線２が
リング状に設けられてコンタクトされ、一番内側の層
に、金属膜からなるソース配線がコンタクトされること
により、ゲートとソース間に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴや絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲー
ト・ソース間などに保護ダイオードが接続されるような
半導体装置に関する。さらに詳しくは、チップ面積を大
きくすることなく、保護ダイオードの挿入抵抗を小さく
し、静電破壊耐量を大きくすることができる半導体装置
に関する。
【０００２】
【従来の技術】従来、たとえば縦型ＭＯＳＦＥＴは、ス
イッチングスピードが速く、大出力のスイッチングデバ
イスとして用いられているが、ゲート絶縁膜を薄膜化す
ることにより、ゲートしきい値電圧を下げる方向にあ
る。この絶縁膜が薄くなると静電気などの小さなエネル
ギーでも容易に絶縁破壊する。そのため、ゲート・ソー
ス間に保護ダイオードを挿入して、その保護ダイオード
で静電気を放電させる構造が用いられている。この保護
ダイオードは、たとえばポリシリコン膜からなるゲート
電極パッドの外周部分にｐｎ接合が形成されて双方向の
ツェナーダイオードとされ、ゲートとソースとの間に接
続されるもので、このような保護ダイオードが設けられ
る構造の縦型ＭＯＳＦＥＴの一例が図１０（ａ）に断面
図で示されている。
【０００３】すなわち、たとえばｎ+形の半導体基板２
１ａ上に、ドレイン領域とするｎ形の半導体層（エピタ
キシャル成長層）２１がエピタキシャル成長され、その
表面側にｐ形不純物を拡散することによりｐ形のボディ
領域２２が形成され、そのボディ領域２２の外周部にｎ
+形のソース領域２３が形成されている。ボディ領域２
２の端部およびその外側に位置する半導体層２１の表面
側にゲート酸化膜２４を介してゲート電極２５が設けら
れている。そして、ソース領域２３と接続するように層
間絶縁膜２６に設けられるコンタクト孔を介してＡｌな
どによりソース電極（ソース配線）２７が形成され、半
導体基板２１ａの裏面に図示しないドレイン電極が形成
されることにより、ＦＥＴ部２０が形成されている。
【０００４】このボディ領域２２が図１０（ｂ）に平面
図で示されるように、マトリクス状に形成され、トラン
ジスタセルが複数個形成されることにより、大電流に対
応するパワーＭＯＳＦＥＴが形成されている。
【０００５】また、保護ダイオード部３０は、ｎ形半導
体層２１にボディ領域２２と同様に拡散により形成され
たｐ形領域３１の表面に絶縁膜３２を介してポリシリコ
ン膜からなるゲート電極パッド３３が形成され、図１１
（ａ）にゲート電極パッド３３の平面説明図が示される
ように、そのゲート電極パッド３３の外周部にｎ形層３
３ａとｐ形層３３ｂとが、交互に形成されることによ
り、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ａ
が前述のソース電極２７と接続されている。その結果、
図１１（ｂ）に等価回路図が示されるように、ＦＥＴの
ゲートＧとソースＳ間に双方向のツェナーダイオードＺ
Ｄからなる保護ダイオード３０が形成されている。な
お、図１０において、３５はポリシリコンからなるゲー
ト電極パッド３３と接続して形成されたＡｌなどの金属
からなるボンディング用のゲート電極パッドおよびゲー
ト配線である。
【０００６】
【発明が解決しようとする課題】前述のように、従来の
保護ダイオード部は、ポリシリコンからなるゲート電極
パッドの外周部に設けられる構造になっている。ゲート
電極パッドの外周部に設けられる構造では、保護ダイオ
ード部の接合面積（ｐｎ接合方向に直角な方向の長さ
で、ゲート電極パッドの外周長さ）を充分に大きくする
ことができない。そのため、保護ダイオード部の直列抵
抗が増大して充分に耐圧を向上させることができず、ゲ
ート電極パッドを大きくすると、トランジスタセルの部
分が狭くなって特性が低下するか、チップ面積を大きく
しなければならないという問題がある。
【０００７】本発明は、このような問題を解決するため
になされたもので、チップ面積を大きくすることなく、
チップの空いている外周部分を利用しながら、直列抵抗
が小さく、かつ、充分に保護機能を果たすことができる
保護ダイオードを有する半導体装置を提供することを目
的とする。
【０００８】本発明の他の目的は、前述のチップ外周部
に保護ダイオードを設けることを利用して、トランジス
タセル群の中にゲートフィンガなどを設けなくても、全
体のトランジスタセルに低抵抗の配線を介して信号を伝
達し得る構造の半導体装置を提供することにある。
【０００９】本発明のさらに他の目的は、保護ダイオー
ドの部分的破壊による破損を防止することにより、また
はその材料の選択もしくは接合面積を大きくして直列抵
抗を小さくすることにより、破壊耐量を向上させること
ができる保護ダイオードを有する半導体装置を提供する
ことにある。
【００１０】本発明のさらに他の目的は、トランジスタ
セル群の最外周セルの耐圧を向上させる構造の半導体装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明者らは、縦型ＭＯ
ＳＦＥＴなどのサージなどに対する破壊耐量を向上させ
るため、鋭意検討を重ねた結果、ゲート・ソース間にツ
ェナーダイオードなどの保護ダイオードを挿入しても、
そのゲート・ソース間の直列抵抗が大きくなると、保護
ダイオードを介して放電する前に、ゲート絶縁膜が破壊
して、充分にその機能を果たし得ないことを見出した。
そして、できるだけ幅広に（ｐｎ接合方向に対して直角
方向の長さを長く）形成すると共に、その接続構造も半
導体層などを介さないで、直接金属配線により接続し、
抵抗成分をもたせない構造にすることにより、始めて破
壊耐量を向上させることができることを見出した。
【００１２】本発明の半導体装置は、半導体層に並列接
続された複数個のトランジスタセルが配列されることに
より形成される絶縁ゲート電界効果トランジスタと、該
トランジスタのゲートおよびソース間に接続され、該ゲ
ートおよびソース間に印加される一定電圧以上の入力を
ブレークダウンさせる保護ダイオードとを有する半導体
装置であって、前記保護ダイオードが、前記配列される
トランジスタセルより外周側の絶縁膜上にリング状のｐ
形層とｎ形層とが平面的に交互に設けられることにより
双方向ダイオードとして形成され、かつ、前記ｐ形層ま
たはｎ形層の最内周および最外周の層にリング状にコン
タクトする金属膜がそれぞれ設けられ、該リング状にコ
ンタクトする金属膜のそれぞれが金属膜からなるソース
配線およびゲート電極パッドのいずれかと連続的に形成
されている。ここにリング状にコンタクトするとは、リ
ング状に設けられるｐ形層またはｎ形層の全周に沿って
連続的または間欠的にコンタクトすることを意味する。
【００１３】この構造にすることにより、配列されるト
ランジスタセルの外周側は、半導体チップの外周部にな
り、半導体チップには、通常セル活性領域の周囲または
チップの外周部には空乏層の終端部を確保するためのス
ペース（フィールド部）があり、そのスペース部分の絶
縁膜上に保護ダイオードが形成されている。そのため、
チップ面積を大きくすることなく、従来の空きスペース
を利用して保護ダイオードが形成されている。
【００１４】しかも、チップの外周部にリング状に保護
ダイオードが形成されることにより、その周長（ｐｎ接
合方向に直角の方向の長さ、すなわちｐｎ接合面積）は
チップサイズに対してほぼ最大に形成され、ｐｎ接合方
向の直列抵抗を非常に小さくすることができる。さら
に、その保護ダイオードの最内周および最外周の半導体
層にリング状金属膜がコンタクトされると共に、最内周
および最外周のリング状金属膜にゲート電極パッドおよ
びソース配線のいずれか一方が一体的に接続されている
ことにより、保護ダイオード両端の接続部に半導体の拡
散領域やポリシリコン膜などを使用していないため、非
常に低抵抗になっている。その結果、チップ面積を大き
くすることなく、非常に破壊耐量に優れた保護ダイオー
ドを内蔵し、静電気などに対する充分な保護をすること
ができる。
【００１５】前記最外周の層とコンタクトして設けられ
るリング状金属膜が、前記ゲート電極パッドと連続的に
形成されるゲート配線であり、前記最内周の層とコンタ
クトして設けられる金属膜が前記ソース配線であること
により、リング状金属膜、ゲート電極パッド、およびソ
ース配線を１層で同時に形成することができ、簡単に形
成することができる。
【００１６】前記最外周の層とコンタクトして設けられ
るゲート配線に、部分的に前記保護ダイオードを跨いで
トランジスタセルのゲート電極と接続されるようにゲー
ト接続部が形成され、該ゲート接続部と前記ソース配線
の前記最内周の層とコンタクトするソース接続部とが、
平面的に交互に形成されていることにより、チップの外
周部から金属配線により各セルのゲート電極と接続して
いるため、ゲート電極パッドから遠い位置にあるセルで
も、ポリシリコンの抵抗層をそれほど多く経由すること
がなくなり、ゲートフィンガなどを設けなくても、減衰
や時間遅れなく信号をチップ内の全てのセルに伝達する
ことができる。
【００１７】前記ｐ形層およびｎ形層は、ポリシリコ
ン、非晶質シリコン、絶縁膜上のシリコン単結晶、Ｓｉ
Ｃ、およびＳｉＧｅのいずれかにより形成される。とく
に、ＳｉＣからなれば、抵抗値がＳｉの１／１０程度と
小さく好ましい。
【００１８】前記ｐ形層およびｎ形層は、それぞれの同
じ導電形層同士で幅および不純物濃度がほぼ一定になる
ように形成されることにより、ｐ形層やｎ形層が複数層
からなる場合に、サージなどの大きな電力が入っても、
全体の層に均等に分散して特定の層にその電力が集中す
ることないため、全体として破壊耐量が向上し好まし
い。
【００１９】前記配列されるトランジスタセルの前記保
護ダイオードに一番近い側に半導体基板と異なる導電形
の拡散領域が形成され、前記保護ダイオードの最内周の
層にコンタクトされる前記ソース配線が、該拡散領域に
もコンタクトされていることにより、フィールドプレー
トとなって、一層トランジスタの耐圧が向上する。
【００２０】本発明による半導体装置の他の形態は、請
求項１記載の構造で、前記双方向ダイオードを構成する
ｐ形層およびｎ形層が平面的な配列ではなく、高さ方向
に交互に形成されるもので、このような構成にすること
により、ｐｎ接合の接合面積を非常に大きくすることが
でき、直列抵抗が小さくなり、サージなどの吸収用ダイ
オードとして確実に作用すると共に、大電流が可能にな
るため、破壊耐量もより向上する。
【００２１】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置について説明をする。本発明による半導
体装置は、図１にその一実施形態である縦型ＭＯＳＦＥ
Ｔのチップ外周部の断面説明図（図１（ｂ）のＡ−Ａ断
面）とチップ全体の平面説明図が示されるように、半導
体層４に複数個のトランジスタセルＴが配列されて形成
されている。そして、その配列される複数個のトランジ
スタセルＴより外周側（チップ端部側）の絶縁膜６上に
ポリシリコン膜が設けられ、そのポリシリコン膜にリン
グ状のｐ形層１ｂとｎ形層１ａとが平面的に交互に形成
されることにより、保護ダイオード１が形成されてい
る。この保護ダイオード１は、その一番外側の層に、Ａ
ｌなどの金属膜からなり、ゲート電極パッドと連続的に
形成されるゲート配線２がリング状に設けられてコンタ
クトされ、一番内側の層に、金属膜からなるソース配線
３がコンタクトされることにより、ゲートとソース間に
接続されていることに特徴がある。
【００２２】前述のように、本発明者らは、縦型ＭＯＳ
ＦＥＴなどのゲート・ソース間に、サージなどに対する
保護ダイオードをただ挿入しても、所望の破壊耐量が得
られず、さらなる耐量の向上を図るため鋭意検討を重ね
た結果、ゲート・ソース間にツェナーダイオードなどの
保護ダイオードを挿入する場合に、そのゲート・ソース
間の直列抵抗が大きくなると、保護ダイオードを介して
放電する前に、ゲート絶縁膜が破壊して、充分にその機
能を果たし得ないことを見出した。すなわち、保護ダイ
オード自身にも直列抵抗を有し、またその接続に半導体
層の拡散領域などを介して接続すると、その抵抗分が影
響し、その抵抗分により保護ダイオードが充分に機能す
る前に縦型ＭＯＳＦＥＴが破損することを見出した。
【００２３】たとえば、保護ダイオードの抵抗分として
は、保護ダイオード１を構成するポリシリコン膜への不
純物濃度や長さ（ｐｎ接合方向の長さ；ｐｎ接合面と直
角方向の長さ）、その幅（ｐｎ接合方向に対して直角方
向の長さ；ｐｎ接合の面積）により大きく影響を受ける
ことが判明した。ポリシリコン膜への不純物濃度やその
長さ（ｐｎ接合方向の長さ）は、保護ダイオードをブレ
ークダウンさせる電圧にも影響するため、抵抗値を下げ
る方向のみで設定することはできないが、その幅（ｐｎ
接合方向に対して直角方向の長さ）は、ブレークダウン
電圧とは関係なく抵抗のみに影響し、できるだけ大きく
することにより、すなわちｐｎ接合のリングが大きくな
るチップの外周部に形成されることにより、その直列抵
抗を下げることができる。
【００２４】また、同じチップの外周部に保護ダイオー
ド３０を形成しても、たとえば図９（ａ）に示されるよ
うに、チップの端部側にソース配線２７ａが形成される
と、ソース配線２７ａを半導体層の表面に形成されたｐ
ウェル３１を介して接続しないと、金属膜からなるゲー
ト配線３５やゲート電極パッドと同時に形成することが
できないが、このｐウェル３１のような拡散領域を経路
とすると、拡散領域のシート抵抗は、たとえば２００Ω
／□（１００〜１０００Ω／□）程度であり、ソース・
ゲート間の配線抵抗Ｒは、拡散領域３１の接続方向の長
さ（図９（ａ）参照）を１００μｍ、チップ周囲の長さ
を１ｍｍ×４＝４ｍｍ、とすると、Ｒ＝１００μｍ／４
ｍｍ×２００Ω／□＝５Ω（２.５〜２５Ω）となる。
【００２５】すなわち、図９（ｂ）に等価回路図が示さ
れるように、抵抗Ｒ＝５Ω程度が直列に接続された構造
になる。この状態で静電破壊耐量を上げるためには、保
護ダイオードのブレークダウン後の抵抗値を１０Ω程度
まで下げなければならず、ブレークダウン電圧に必要な
不純物濃度との関係で、不可能に近くなる。そのため、
このような拡散領域を保護ダイオードの接続構造の一部
に用いることはできず、抵抗の小さい配線を用いる必要
があることを見出した。
【００２６】本発明による保護ダイオード１は、図１
（ｂ）にゲート配線２とソース配線３のＡｌパターンが
形成された平面説明図が示されるように、半導体チップ
の外周部にリング状に形成されている。図１に示される
縦型ＭＯＳＦＥＴでは、この保護ダイオード１の内周側
には、図１（ａ）に一部が示されているように、たとえ
ばｐ形のボディ領域５で示されるトランジスタセルがマ
トリクス状に形成されている。したがって、そのセル活
性領域上には設けられないが、セル活性領域（ソース配
線３が形成された領域）の外周側には、各セル部での空
乏層をできるだけセルから離れた部分で終端させるよう
に、半導体チップの外周部にはある程度のスペース（フ
ィールド部）が確保されている。このフィールド部のＳ
ｉＯ2などからなる絶縁膜（フィールド酸化膜）６上
に、たとえばポリシリコンからなるゲート電極パッドや
セル部のゲート電極８を形成するのと同時にポリシリコ
ン膜が成膜され、パターニングされると共に、不純物を
導入してｎ形層１ａとｐ形層１ｂとが交互に配列され、
ｐｎ接合部が横方向に複数組直列に形成されている。
【００２７】前述のポリシリコン膜は、たとえば０.５
μｍ程度の厚さに成膜され、たとえば４μｍ程度の幅で
ｎ形層１ａと、ｐ形層１ｂが交互にリング状に形成され
ることにより構成されている。このｎ形層１ａおよびｐ
形層１ｂの不純物濃度は、たとえばそれぞれ５×１０20
ｃｍ-3、７×１０17ｃｍ-3程度に形成され、この不純物
濃度とｐｎ接合の数により、所望のブレークダウン電圧
が得られるように設定される。ｎ形層１ａと、ｐ形層１
ｂとにより保護ダイオード１を形成する方法は、たとえ
ばポリシリコン膜にｐ形ドーパントが全面にドーピング
された後に、パターニングによりリング状にｎ形ドーパ
ントが、前述の不純物濃度になるようにドーピングされ
ることにより、ｎ形層１ａとｐ形層１ｂとが平面的に交
互に繰り返されるようにドーピングされて、双方向のツ
ェナーダイオードが形成される。
【００２８】この保護ダイオード１のブレークダウン電
圧は、前述のように、その不純物濃度を調整することに
より、ある程度は調整することができ、通常は１個のダ
イオードで５〜１０Ｖ程度になるようにその不純物濃度
が設定されている。そして、たとえば３〜４個程度のｐ
ｎ接合部を形成して２０〜３０Ｖ程度でブレークダウン
するような保護ダイオード１が形成される。
【００２９】この保護ダイオード１の最外周のｎ形層１
ａには、ゲート配線２がコンタクトされている。すなわ
ち、図１（ａ）に示されるように、たとえばポリシリコ
ンからなる保護ダイオード１およびトランジスタセルの
ゲート電極８が形成された後、層間絶縁膜９が設けら
れ、保護ダイオード１の最外周および最内周にコンタク
ト孔が開けられ、全面に成膜されたＡｌ膜をパターニン
グすることにより、図１（ｂ）に示されるように、ゲー
ト電極パッドＧと連続して設けられるゲート配線２とソ
ース配線３が金属膜により形成されている。その結果、
保護ダイオード１は共に金属膜配線によりゲートとソー
スとの間に接続された構造になっている。
【００３０】トランジスタのセル部は、図１（ａ）に一
部が示されるように、たとえば３００μｍ程度の厚さの
ｎ+形半導体基板４ａ上に比抵抗が０.１Ω・ｃｍ〜数十
Ω・ｃｍ程度で、厚さが数μｍ〜数十μｍ程度にエピタ
キシャル成長されたｎ-形のエピタキシャル成長層４の
表面側にｐ形ドーパントが導入されてボディ領域５がマ
トリクス状に設けられ、そのボディ領域５の外周部にｎ
形不純物が導入されてソース領域７が形成され、ソース
領域７とｎ-形半導体層４とで挟まれるボディ領域５の
周辺のチャネル領域上にゲート酸化膜６ａを介してゲー
ト電極８が設けられることにより形成されている。この
ボディ領域５が、前述のようにマトリクス状に設けら
れ、トランジスタセルが多数個並列接続され、大電流が
得られる縦型ＭＯＳＦＥＴになっている。
【００３１】なお、ゲート電極８は、前述のように保護
ダイオード部１と同時にポリシリコン膜を成膜してパタ
ーニングし、１種類のドーパントをドーピングすること
により形成される。このゲート電極８上に層間絶縁膜９
が設けられ、さらにコンタクト孔が開けられ、前述のよ
うに、Ａｌなどが真空蒸着などにより設けられることに
より、ソース配線３が各トランジスタのソース領域７と
接続して形成される。また、半導体基板４ａ（図面では
他の部分に比して薄く書かれている）の裏面には、同様
に電極メタルの蒸着などによりドレイン電極１０が形成
される。
【００３２】本発明の半導体装置は、このような構造に
なっているため、保護ダイオード１は、その面積に相当
するｐｎ接合方向と直角方向の長さ（ｐｎ接合面積）が
半導体チップの外周の長さでほぼ最大の大きさに形成さ
れており、しかもその両端部はＡｌなどの金属膜により
ゲートおよびソースと直接接続されている。そのため、
ゲート・ソース間の直列抵抗を非常に小さくすることが
できる。すなわち、金属膜による配線の抵抗は、殆ど０
にすることができる。その結果、ブレークダウン電圧を
得るための所望の不純物濃度（不純物濃度を低くするこ
とにより空乏層の広がりが大きくなりブレークダウン電
圧が高くなる）にしても、その挿入抵抗を充分に抑える
ことができ、充分に静電破壊耐量を上げることができ、
従来の１２０Ｖ程度の破壊耐量を１０００Ｖ程度に向上
させることができた。
【００３３】さらに、本発明によれば、空乏層の広がり
のため、素子形成をすることができない半導体チップ周
囲のフィールド部を利用して保護ダイオードが形成され
ているため、半導体チップ面積を大きくする必要がな
い。さらに、ゲート配線が保護ダイオードの最外周の層
とコンタクトされているため、ゲート配線とソース配線
とを同時に形成することができ、製造工程を増やすこと
なく効果的な保護ダイオードを形成することができる。
その結果、使用目的に応じたブレークダウン電圧を設定
しながら、それ以上の静電気やサージなどの印加に対し
てゲート絶縁膜などの破壊しやすい部分を確実に保護す
ることができる。
【００３４】前述の例は、トランジスタセルが半導体チ
ップの端部側まで形成されていたが、図２に図１（ａ）
と同様の断面説明図が示されるように、一番端部側に
は、トランジスタセルを形成しないで、ボディ領域と同
じｐ+形領域１１のみを形成しておき、その拡散領域１
１にもソース配線３をコンタクトさせておくことによ
り、空乏層の曲率をかせぐことができ、電界集中を避け
ることができるため、より一層耐圧が向上する。なお、
図２において、図１と同じ部分には同じ符号を付してそ
の説明を省略する。
【００３５】つぎに、図２に示される構造の半導体装置
の製法を説明する。まず、図３（ａ）に示されるよう
に、ドレインとなるｎ+形シリコン基板４ａに比抵抗が
０.１〜数十Ω・ｃｍ、厚さが数μｍ〜数十μｍのｎ形
エピタキシャル成長層４を成長する。そして、数百ｎｍ
程度の酸化膜６を形成し、ボディ領域５およびｐ+形拡
散領域１１を形成する部分が開口するようにエッチング
をし、スルーオキサイド膜１６を形成する。その後、ｐ
形ドーパントであるボロン（Ｂ）をイオン注入し、熱処
理を行って拡散することにより、ｐ形のボディ領域５お
よびｐ+形拡散領域１１を形成する。
【００３６】つぎに、図３（ｂ）に示されるように、活
性領域となるセル領域の酸化膜を除去し、ゲート酸化膜
６ａを形成しゲート電極となるポリシリコン膜８ａを成
膜する。そして、所望の耐圧の保護ダイオードが得られ
るような濃度に、たとえばボロン（Ｂ）イオンのｐ形イ
オンを注入する。
【００３７】つぎに、図３（ｃ）に示されるように、セ
ル部を形成するため、ゲート電極８が形成されるように
ポリシリコン膜８ａをパターニングし、ついでそのゲー
ト電極８をマスクとして、たとえばボロンイオンのｐ形
ドーパントをイオン注入し、熱拡散をすることによりチ
ャネル領域５ａを形成する。なお、このイオン注入の
際、保護ダイオード部のポリシリコン膜８ａにもイオン
注入される。このイオン注入の濃度が極端に低い場合は
問題ないが、たとえばこのイオン注入がドーズ量１０13
ｃｍ-2あたりであれば、最初のｐ形イオン注入と、この
チャネル形成のｐ形イオン注入を合計した濃度で保護ダ
イオード１の耐圧をコントロールする。
【００３８】その後、図４（ｄ）に示されるようなマス
ク１７をホトレジストにより形成し、リン（Ｐ）などの
ｎ形イオンを注入し、アニール処理により、ソース領域
７を形成する。この際、拡散領域１１部にはｎ形イオン
が注入されないようにマスク１７で覆うと共に、保護ダ
イオード部にも、同時に図４（ｄ）に示されるようなマ
スク１７を形成し、同じｎ形イオンを注入してアニール
処理をすることにより、ｎ形層１ａとｐ形層１ｂからな
るｐｎ接合の保護ダイオード１を形成する。
【００３９】その後、図４（ｅ）に示されるように、常
圧ＣＶＤ法により、たとえばＰＳＧからなる層間絶縁膜
９を堆積する。そして、パターニングをしてコンタクト
ホールを形成し、Ａｌなどを蒸着してパターニングをす
ることにより、金属膜からなるゲート配線２、ゲート電
極パッドＧおよびソース配線３を形成することにより、
図１に示される構造の縦型ＭＯＳＦＥＴを形成すること
ができる。この際、ゲート配線２は、図１（ｂ）に示さ
れるように、ゲート電極パッドＧと連続すると共に、保
護ダイオード１の最外層よりも外側まで覆うように、パ
ターニングされて形成される。
【００４０】前述の例では、保護ダイオードの最内周の
層をソース電極と接続し、最外周の層を、ゲート電極パ
ッドと接続して外周側に設けられた金属膜と接続する構
造になっている。一方、ゲート電極パッドから遠い位置
にあるセルはポリシリコンを介して各セルのゲート電極
に接続されているため、抵抗成分が大きくなり信号伝達
が遅れる。その問題を解決するため、一部セル列の間に
金属膜からなるゲートフィンガと称されるものを設ける
構造が採られる場合があるが、ゲートフィンがを設ける
とセルの数が減るという問題がある。しかし、本発明の
チップ外周にゲート電極パッドと接続された金属膜が形
成される構造にすることにより、その金属膜からセル群
の外周側のセルに接続することができ、ゲート電極パッ
ドから遠いセルのゲート電極でもチップ外周の金属膜を
介して接続をするこができ、セル群全体への信号伝達を
早くすることができる。
【００４１】すなわち、図５に最外周のゲート配線２と
ソース配線３部の一部の平面説明図が示されるように、
ソース配線３と保護ダイオード１の最内周の層との接続
部３ａと、ゲート配線２の各セルのゲート電極との接続
部２ａとが交互に形成され、図５に示されるように、ク
シ歯が噛み合うように形成されることにより、セル群の
外周側セルにもゲート電極パッドから金属膜を介して接
続することができる。
【００４２】前述の各例では、保護ダイオードの最内周
と最外周とをＡｌなどの金属電極膜でコンタクトさせる
のに、最内周のｎ形層またはｐ形層をソース配線と、最
外周のｎ形層またはｐ形層をゲート電極パッドと直接連
続させてコンタクトさせたが、このようにすれば、全て
の金属電極膜を一度に成膜してパターニングするだけで
形成できるため好ましい。しかし、図６に示されるよう
に、保護ダイオード１の最内周のｎ形層またはｐ形層を
ゲート電極パッド２と、最外周のｎ形層またはｐ形層を
ソース配線３と直接連続させてコンタクトさせてもよ
い。このようにすると、ソース配線３と最外周のｎ形層
またはｐ形層にコンタクトする金属配線１３とを絶縁膜
１５を介して、再度設けられる金属配線１４により接続
する必要があり、製造工程は増える。しかし、保護ダイ
オード１の両端部を金属配線のみで直接ソース配線３お
よびゲート電極パッド２と接続することができ、直列抵
抗の小さい保護ダイオード１を挿入することができる。
【００４３】さらに、前述の例では、保護ダイオード１
をポリシリコンで形成したが、ポリシリコンでなくても
ｎ形層およびｐ形層を形成することができるものであれ
ばよく、アモルファス（非晶質）シリコン、絶縁膜上に
形成される単結晶シリコン、単結晶、多結晶またはアモ
ルファスのＳｉＣ、ＳｉＧｅなどにより形成することも
できる。とくに、ＳｉＣはシリコンよりも抵抗値が１／
１０程度と小さいため、とくに直列抵抗を下げるのに効
果が大きい。
【００４４】さらに、前述の例では、保護ダイオード１
を構成するｎ形層１ａおよびｐ形層１ｂの幅を同じ幅で
形成したが、図７に示されるように、ｎ形層１ａの幅ａ
とｐ形層１ｂの幅ｂとが異なっていてもよい。しかし、
ｎ形層１ａ同士、ｐ形層１ｂ同士はそれぞれ同じ幅で、
同じ不純物濃度に形成されることが好ましい。これはｎ
形層やｐ形層が複数層で形成されると、サージなどが印
加された場合に、弱い一層にそのサージが集中して破壊
しやすいからである。各層が均等に形成されておれば、
印加したサージなどは、各層に分散されるため、破壊耐
量が大きくなり好ましい。
【００４５】前述の各例では、保護ダイオード１のｎ形
層とｐ形層とを平面的に並べてｐｎ接合を形成したが、
このような構成にすれば、１層の半導体層の成膜で、パ
ターニングとドーピングだけにより形成することができ
る。しかし、図８に示されるように、ｎ形層１ａおよび
ｐ形層１ｂを縦方向に積層して形成してもよい。この場
合、各層の厚さは、たとえば０.５〜２μｍ程度で、ｎ
形層およびｐ形層の不純物濃度は、前述の例と同程度
で、成膜しながらドーピングすることができる。この場
合、最下層と最上層は不純物濃度を大きくすることが好
ましい。このようにすれば、ｐｎ接合面積を非常に大き
くすることができ、直列抵抗が小さく、しかも大電流が
可能となり、非常に破壊耐量の大きな保護ダイオード１
を内蔵することができる。なお、この場合も保護ダイオ
ードの一端側である最下層と他端側である最上層との接
続は、それぞれソース配線３およびゲート電極パッド２
と連続的に形成される金属膜によりコンタクトされる。
どちらがソース配線またはゲート電極パッドと接続され
るようにしても構わない。
【００４６】前述の例は、縦型ＭＯＳＦＥＴの例であっ
たが、この縦型ＭＯＳＦＥＴにさらにバイポーラトラン
ジスタが作り込まれる絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）でも同様であり、また、バイポーラト
ランジスタでもベース・エミッタ間などの破壊を防止す
るため、電極間に保護ダイオードを接続する場合に、同
様にチップの外周側に半導体層のスペースがあり、その
上方の絶縁膜上に保護ダイオードを設けることができ
る。
【００４７】
【発明の効果】本発明によれば、ポリシリコンからなる
ゲート電極パッドを大きくすることなく、半導体チップ
の空きスペースを利用して保護ダイオードが形成される
と共に、所望のブレークダウン電圧を確保しながら直列
抵抗を小さくしているため、非常に大きな静電破壊耐量
を得ることができる。その結果、小さな半導体チップで
セルが多く高特性で、かつ、静電破壊耐量に強い、非常
に信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態である縦型Ｍ
ＯＳＦＥＴの断面および平面の説明図である。
【図２】図１の縦型ＭＯＳＦＥＴの変形例を示す断面説
明図である。
【図３】図２の例の製造工程を説明する図である。
【図４】図２の例の製造工程を説明する図である。
【図５】図１に示される例で、最外周のゲート配線をセ
ルのゲート電極と接続した例のゲート配線およびソース
配線のパターンを示す説明図である。
【図６】図１に示される例の変形例を示す図１（ａ）と
同様の断面説明図である。
【図７】図１に示される例の他の変形例を示す図１と同
様の部分的断面説明図である。
【図８】本発明の他の実施形態を示す図１と同様の断面
説明図である。
【図９】保護ダイオードの接続が、半導体層の拡散領域
を介して行われる場合の問題を説明する図である。
【図１０】従来の保護ダイオードが設けられた縦型ＭＯ
ＳＦＥＴの断面および平面の説明図である。
【図１１】図１０の保護ダイオードが設けられた電極パ
ッドの説明図である。
【符号の説明】
１ 保護ダイオード ２ ゲート配線 ３ ソース配線 ４ 半導体層 ５ ボディ領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体層に並列接続された複数個のトラ
    ンジスタセルが配列されることにより形成される絶縁ゲ
    ート電界効果トランジスタと、該トランジスタのゲート
    およびソース間に接続され、該ゲートおよびソース間に
    印加される一定電圧以上の入力をブレークダウンさせる
    保護ダイオードとを有する半導体装置であって、前記保
    護ダイオードが、前記配列されるトランジスタセルより
    外周側の絶縁膜上にリング状のｐ形層とｎ形層とが平面
    的に交互に設けられることにより双方向ダイオードとし
    て形成され、かつ、前記ｐ形層またはｎ形層の最内周お
    よび最外周の層にリング状にコンタクトする金属膜がそ
    れぞれ設けられ、該リング状にコンタクトする金属膜の
    それぞれが金属膜からなるソース配線およびゲート電極
    パッドのいずれかと連続的に形成されてなる半導体装
    置。
  2. 【請求項２】 前記最外周の層とコンタクトして設けら
    れるリング状金属膜が、前記ゲート電極パッドと連続的
    に形成されるゲート配線であり、前記最内周の層とコン
    タクトして設けられる金属膜が前記ソース配線である請
    求項１記載の半導体装置。
  3. 【請求項３】 前記最外周の層とコンタクトして設けら
    れるゲート配線に、部分的に前記保護ダイオードを跨い
    でトランジスタセルのゲート電極と接続されるようにゲ
    ート接続部が形成され、該ゲート接続部と前記ソース配
    線の前記最内周の層とコンタクトするソース接続部と
    が、平面的に交互に形成されてなる請求項２記載半導体
    装置。
  4. 【請求項４】 前記ｐ形層およびｎ形層がポリシリコ
    ン、非晶質シリコン、絶縁膜上のシリコン単結晶、Ｓｉ
    Ｃ、およびＳｉＧｅのいずれかからなる請求項１、２ま
    たは３記載の半導体装置。
  5. 【請求項５】 前記ｐ形層およびｎ形層は、それぞれの
    同じ導電形層同士で幅および不純物濃度がほぼ一定にな
    るように形成されてなる請求項１ないし４のいずれか１
    項記載の半導体装置。
  6. 【請求項６】 前記配列されるトランジスタセルの前記
    保護ダイオードに一番近い側に半導体基板と異なる導電
    形の拡散領域が形成され、前記保護ダイオードの最内周
    の層にコンタクトされる前記ソース配線が、該拡散領域
    にもコンタクトされてなる請求項１ないし５のいずれか
    １項記載の半導体装置。
  7. 【請求項７】 請求項１記載の半導体装置において、前
    記双方向ダイオードを構成するｐ形層およびｎ形層が平
    面的ではなく、高さ方向に交互に形成されてなる半導体
    装置。
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