JP2019140235A - 半導体装置 - Google Patents

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Abstract

【課題】双方向ダイオードを形成する領域にも縦型ＭＯＳＦＥＴを形成する。【解決手段】基板内に設けられたドレイン領域及びソース領域と、ドレイン領域とソース領域との間に設けられたベース領域と、ベース領域内に設けられたベース領域よりも高濃度のベースコンタクト領域と、ベース領域にチャネルが形成されるようにゲート絶縁膜を介してベース領域と接して設けられたゲート電極と、基板に垂直な方向において、少なくとも一部がゲート電極と重なるように設けられ、一端がゲート電極と電気的に接続され、他端がソース領域と電気的に接続された双方向ダイオードと、ソース領域、ベース領域、及び双方向ダイオードの他端と電気的に接続されたソースメタル層と、ゲート電極と電気的に接続され、基板上の少なくとも一部の領域において、基板に垂直な方向において、少なくとも一部がソースメタル層と重なるように設けられたゲートメタル層とを備えている。【選択図】図２

Description

本発明は、半導体装置に関し、特に、縦型ＭＯＳＦＥＴ及び該縦型ＭＯＳＦＥＴのゲート絶縁膜をＥＳＤから保護する双方向ダイオードを有する半導体装置に関する。
従来の縦型ＭＯＳＦＥＴを有する半導体装置の一つとして、例えば、特許文献１には、ソースに接続されるメタル層とゲート電極に接続されるメタル層とをそれぞれ二層構造とし、ゲート電極に接続される二層構造のメタル層のうちの上層のメタル層の上面の一部をゲートパッド部とすることにより、双方向ダイオードをゲートパッド部と非重畳で配置することが提案されている。これにより、ゲートパッド部の下方に双方向ダイオードが配置されないため、当該ゲートパッド部下方にも縦型ＭＯＳＦＥＴを配置すること、すなわち、素子領域を大きく確保することを可能としている。
特開２０１０−１７７４５４号公報
しかしながら、特許文献１に開示された構成では、双方向ダイオードが形成されている領域には縦型ＭＯＳＦＥＴを配置できない。そのため素子領域をさらに拡大することは困難である。
したがって、本発明は、双方向ダイオードを形成する領域にも縦型ＭＯＳＦＥＴを形成することが可能な半導体装置を提供することを目的とする。
上記の課題を解決するために、本発明の半導体装置は半導体基板と、前記半導体基板内に設けられた第１導電型のドレイン領域及びソース領域と、前記ドレイン領域と前記ソース領域との間に設けられた第２導電型のベース領域と、前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域と、前記ベース領域にチャネルが形成されるように、ゲート絶縁膜を介して前記ベース領域と接して設けられたゲート電極と、前記半導体基板に垂直な方向に、前記ゲート電極と重なるように設けられ、一端が前記ゲート電極と電気的に接続され、他端が前記ソース領域と電気的に接続された双方向ダイオードと、前記ソース領域、前記ベース領域、及び前記双方向ダイオードの他端と電気的に接続されたソースメタル層と、前記ゲート電極と電気的に接続され、前記半導体基板上の少なくとも一部の領域、前記半導体基板に垂直な方向に、少なくとも一部が前記ソースメタル層と重なるように設けられたゲートメタル層とを備えることを特徴とする。
本発明によれば、双方向ダイオードは、半導体基板と垂直な方向において、ゲート電極と重なるように設けられる。すなわち、双方向ダイオードと、ゲート電極、ドレイン領域、ソース領域、及びベース領域からなる縦型ＭＯＳＦＥＴとを平面視で同じ領域に形成することが可能となる。したがって、双方向ダイオードを形成しても、素子領域を拡大することが可能となる。
本発明の実施形態の半導体装置の平面構造を示す図である。 本発明の第１の実施形態の半導体装置の構造を示す断面図であり、図１に示す半導体装置のＣ−Ｃ’線に沿った断面に対応する図である。 本発明の第１の実施形態の半導体装置を示す別の断面図であり、図１に示す半導体装置のＤ−Ｄ’線に沿った断面に対応する図である。 本発明の第２の実施形態の半導体装置の構造を示す断面図であり、図１に示す半導体装置のＣ−Ｃ’線に沿った断面に対応する図である。 本発明の第３の実施形態の半導体装置の構造を示す断面図であり、図１に示す半導体装置のＣ−Ｃ’線に沿った断面に対応する図である。 本発明の第４の実施形態の半導体装置の構造を示す断面図であり、図１に示す半導体装置のＣ−Ｃ’線に沿った断面に対応する図である。
以下、本発明の半導体装置の実施形態について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置１００を説明するための平面図である。なお、本平面図は、後述する第２〜第４の実施形態の半導体装置２００〜４００においても共通である。
図１に示すように、本発明の実施形態の半導体装置１００は、アクティブ領域Ａとフィールド領域Ｂとを備えており、アクティブ領域Ａに、Ｎ型（第１導電型）の縦型ＭＯＳＦＥＴ（図示せず）、ゲートパッドＧＧ、及びソースパッドＳＳが設けられている。
図２は、本発明の第１の実施形態の半導体装置１００における縦型ＭＯＳＦＥＴの構造を説明するための断面図であり、図１のＣ−Ｃ’線に沿った断面図である。
図２に示すように、本実施形態の半導体装置１００は、Ｎ型（第１導電型）の高濃度半導体層１０１と、高濃度半導体層１０１上に設けられた高濃度半導体層１０１よりも不純物濃度が低いＮ型のドリフト領域１０２と、ドリフト領域１０２上に形成されたＰ型（第２導電型）のベース領域１０３とからなる半導体基板１２０とを備えている。かかる半導体基板１２０は、例えば、高濃度半導体層１０１としてＮ型のシリコン単結晶基板を用い、シリコン単結晶基板上にＮ型のエピタキシャルシリコン層を成長させ、該エピタキシャル層上面からＰ型の不純物を注入し、エピタキシャルシリコン層の下部にドリフト領域１０２を残存させ、上部をベース領域１０３とすることにより形成される。高濃度半導体層１０１とドリフト領域１０２とは、ドレイン領域を構成している。半導体基板１２０の裏面には、ドレイン電極１１７が設けられている。
ベース領域１０３には、半導体基板１２０の表面からドリフト領域１０２（ドレイン領域）の上面に達する複数のトレンチ１０４が設けられている。各トレンチ１０４内には、トレンチ１０４の内側の底面及び側面を覆うようにゲート絶縁膜１０５が設けられている。さらに、トレンチ１０４内には、ゲート絶縁膜１０５を介して、トレンチ１０４底部から、半導体基板１２０表面からの深さｄの位置まで、Ｎ型ポリシリコン層からなるゲート電極１０６が埋め込まれている。ゲート電極１０６上には、Ｐ型ポリシリコン層１０７及びＮ型ポリシリコン層１０８が半導体基板１２０に垂直な方向にこの順に積層され、トレンチ１０４内に埋め込まれている。これらゲート電極（Ｎ型ポリシリコン層）１０６、Ｐ型ポリシリコン層１０７、及びＮ型ポリシリコン層１０８により、ゲート電極１０６が一端、Ｎ型ポリシリコン層１０８が他端となる双方向ダイオード１０９が構成されている。
トレンチ１０４の上部外側面に隣接した領域には、半導体基板１２０の表面からｄの位置までの深さを有するＮ型のソース領域１１０が設けられており、これにより、ソース領域１１０とドリフト領域１０２（ドレイン領域）との間のベース領域におけるトレンチ１０４の外側面に沿った領域がチャネル領域となる。また、ベース領域１０３内の隣接するソース領域間の半導体基板１２０表面には、ベース領域１０３よりも不純物濃度が高いＰ型のベースコンタクト領域１１１が設けられている。なお、ソース領域１１０は、例えば、ゲート電極１０６を形成した後、ポリシリコン層１０７を形成する前に、傾斜をもたせた状態で回転注入によるイオン注入、あるいは傾斜の方向を変えた複数回のイオン注入等により形成される。
ゲート絶縁膜１０５の上面、ポリシリコン層１０８の上面、ソース領域１１０の上面、及びベースコンタクト領域１１１の上面は、面一となっており、これらの上面と接して、二層構造となるソースメタル層１１２の下層ソースメタル層１１２ａが設けられている。これにより、双方向ダイオード１０９は、他端のポリシリコン層１０８がソース領域１１０と電気的に接続された構成となる。なお、ソース領域１１０の上面における不純物濃度、及びベースコンタクト領域１１１の上面における不純物濃度は、ソースメタル層１１２（下層ソースメタル層１１２ａ）との間でオーミック接触を得るため、それぞれ、１×１０19／ｃｍ3以上、及び１×１０20／ｃｍ3以上の濃度であることが好ましい。
下層ソースメタル層１１２ａ上には、少なくともゲートパッドＧＧが形成される領域に対応する領域を覆い、ソースパッドＳＳが形成される領域に対応する領域を露出するように層間絶縁膜１１３が設けられている。
下層ソースメタル層１１２ａ上のソースパッドＳＳが形成される領域に対応する領域には、下層ソースメタル層１１２ａと接続するように上層ソースメタル層１１２ｂが設けられている。すなわち、下層ソースメタル層１１２ａと上層ソースメタル層１１２ｂとによりソースメタル層１１２が構成されている。
一方、下層ソースメタル層１１２ａ上のゲートパッドＧＧが形成される領域に対応する領域には、層間絶縁膜１１３を介して、二層構造となるゲートメタル層１１４の上層ゲートメタル層１１４ｂが設けられている。
ここで、図３に示す図１のＤ−Ｄ’線に沿った断面図を参照して、ゲート電極１０６を外部と電気的に接続するためのゲート引き出し部の構造について説明する。
図３に示すように、ゲート電極１０６は、アクティブ領域Ａの端部において、トレンチ１０４内から半導体基板１２０表面上のゲート絶縁膜１０５上へ引き出され、さらに、フィールド領域Ｂのフィールド絶縁膜１１８上へ引き出されている。ゲート電極１０６上には、フィールド領域Ｂにおいてゲート電極１０６の上面の一部を露出するコンタクトホール１１６ｃを有し、ゲート電極１０６上を選択的に覆う層間絶縁膜１１６が設けられている。フィールド領域Ｂにおいて、層間絶縁膜１１６上には、下層ゲートメタル層１１４ａが設けられている。下層ゲートメタル層１１４ａは、コンタクトホール１１６ｃを埋め込むように形成され、ゲート電極１０６と電気的に接続されている。
上述した層間絶縁膜１１３は、フィールド領域Ｂにおいて下層ゲートメタル層１１４ａの上面の一部を露出するコンタクトホール１１３ｃを有し、且つ、層間絶縁膜１１６と接続して下層ソースメタル層１１２ａと下層ゲートメタル層１１４ａとを絶縁するように形成されている。
層間絶縁膜１１３は、例えば、次のようにして形成される。まず、コンタクトホール１１６ｃを埋め込み、且つ、ゲート絶縁膜１０５の上面、ポリシリコン層１０８の上面、ソース領域１１０の上面、ベースコンタクト領域１１１の上面、及び層間絶縁膜１１６を覆う金属膜を形成する。次に、この金属膜を下層ソースメタル層１１２ａ及び下層ゲートメタル層１１４ａの形状にパターニングする。その後、図３に示すように、下層ソースメタル層１１２ａと下層ゲートメタル層１１４ａとの間に埋め込まれ、且つ、下層ソースメタル層１１２ａ及び下層ゲートメタル層１１４ａ上を選択的に覆うように層間絶縁膜１１３が形成される。
上述の上層ゲートメタル層１１４ｂは、フィールド領域Ｂにおいて露出された下層ゲートメタル層１１４ａの上面と接続するように形成されている。すなわち、下層ゲートメタル層１１４ａと上層ゲートメタル層１１４ｂとによりゲートメタル層１１４が構成されている。
図２及び図３に示すように、ソースメタル層１１２とゲートメタル層１１４上には、ソースメタル層１１２上面の一部及びゲートメタル層１１４上面の一部を露出させてゲートパッドＧＧ及びソースパッドＳＳが形成されるように絶縁膜１１５が設けられている。
絶縁膜１１５は、例えば、次のようにして形成される。まず、コンタクトホール１１３ｃを埋め込み、且つ、下層ソースメタル層１１２ａ及び層間絶縁膜１１３を覆う金属膜を形成する。次に、この金属膜を上層ソースメタル層１１２ｂ及び上層ゲートメタル層１１４ｂの形状にパターニングする。その後、図２に示すように、上層ソースメタル層１１２ｂと上層ゲートメタル層１１４ｂとの間に埋め込まれ、且つ、上層ソースメタル層１１２ｂ及び上層ゲートメタル層１１４ｂ上を選択的に覆うように絶縁膜１１５が形成される。
このように、ソースメタル層１１２とゲートメタル層１１４とは、それぞれ二層構造を有し、層間絶縁膜１１６、層間絶縁膜１１３、及び絶縁膜１１５によって絶縁された構成となっている。
以上説明したように、本実施形態の半導体装置１００によれば、トレンチ１０４内において、双方向ダイオード１０９を構成するＮ型ポリシリコン層であるゲート電極１０６、Ｐ型ポリシリコン層１０７、及びＮ型ポリシリコン層１０８がこの順に基板１２０と垂直方向に設けられていることにより、双方向ダイオード１０９と縦型ＭＯＳＦＥＴとを平面視で同じ領域に形成することが可能となる。したがって、従来のように、フィールド領域Ｂに双方向ダイオードを設ける必要がなくなる。すなわち、双方向ダイオード１０９が形成される領域も素子領域とすることができるため、素子領域を広く確保することが可能となる。
図４は、本発明の第２の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置２００の構造を説明するための断面図であり、図１のＣ−Ｃ’線に沿った断面図である。
本実施形態の半導体装置２００における縦型ＭＯＳＦＥＴは、プレーナ型の縦型ＭＯＳＦＥＴであり、半導体基板内にトレンチを設けず、半導体基板表面上に、双方向ダイオードを構成するＮ型ポリシリコン層（ゲート電極）、Ｐ型ポリシリコン層、及びＮ型ポリシリコン層を積層する点が、第１の実施形態の半導体装置１００と大きく異なる点である。以下、具体的に説明するが、第１の実施形態と同様の構成要素には同一の符号を付し、同様な構成については、詳細な説明は適宜省略する。
図４に示すように、本実施形態の半導体装置２００は、Ｎ型の高濃度半導体層２０１（例えば、シリコン単結晶基板）と、高濃度半導体層２０１上に設けられた高濃度半導体層２０１よりも不純物濃度が低いＮ型のドリフト領域２０２（例えば、エピタキシャルシリコン層）とからなる半導体基板２２０とを備えている。高濃度半導体層２０１とドリフト領域２０２とは、ドレイン領域を構成している。半導体基板２２０の裏面には、ドレイン電極２１７が設けられている。
半導体基板２２０の表面には、Ｐ型のベース領域２０３と、ベース領域２０３内部において半導体基板２２０表面に設けられたＮ型のソース領域２１０と、半導体基板２２０の表面からソース領域２１０を通ってベース領域２０３に達するベース領域２０３よりも不純物濃度が高いＰ型のベースコンタクト領域２１１とが設けられている。
半導体基板２２０上には、ベース領域２０３の半導体基板２２０表面部にチャネルが形成されるように、ゲート絶縁膜２０５を介してＮ型ポリシリコン層からなるゲート電極２０６が設けられている。ゲート電極２０６上には、Ｐ型ポリシリコン層２０７と、Ｎ型ポリシリコン層２０８とが半導体基板２２０に垂直な方向にこの順に積層され、これらゲート電極２０６、Ｐ型ポリシリコン層２０７、及びＮ型ポリシリコン層２０８により、ゲート電極２０６が一端、Ｎ型ポリシリコン層２０８が他端となる双方向ダイオード２０９が構成されている。
なお、ベース領域２０３は、例えば、ゲート電極２０５をマスクとして、半導体基板２２０の上面からＰ型の不純物を注入した後、該不純物がゲート電極２０５の下部まで広がるように熱拡散させることにより形成される。ソース領域２１０は、例えば、ゲート電極２０５をマスクとして、半導体基板２２０の上面からＮ型の不純物を注入することにより形成される。ベースコンタクト領域２１１は、ソース領域２１０の一部上に開口を有するフォトレジストをマスクとして、半導体基板２２０の上面からＰ型の不純物を注入することにより形成される。
半導体基板２２０上の双方向ダイオード２０９を除く領域には、双方向ダイオード２０９の他端であるＮ型ポリシリコン層２０８の表面と同等の高さまで、層間絶縁膜２１６が設けられている。層間絶縁膜２１６には、各ソース領域２１０及びベースコンタクト領域２１１の上面を露出するコンタクトホール２１６ｃが形成されている。ポリシリコン層２０８及び層間絶縁膜２１６上には、二層構造となるソースメタル層２１２の下層ソースメタル層２１２ａが設けられている。下層ソースメタル層２１２ａは、コンタクトホール２１６ｃ内にも形成され、ソース領域２１０の上面及びベースコンタクト領域２１１の上面と接続されている。これにより、双方向ダイオード２０９は、他端のＮ型ポリシリコン層２０８がソース領域２１０と電気的に接続された構成となる。
下層ソースメタル層２１２ａ上には、第１の実施形態と同様に、層間絶縁膜１１３が設けられている。下層ソースメタル層２１２ａ上のソースパッドＳＳが形成される領域に対応する領域には、第１の実施形態と同様に、下層ソースメタル層２１２ａと接続する上層ソースメタル層１１２ｂが設けられている。すなわち、下層ソースメタル層２１２ａと上層ソースメタル層１１２ｂとによりソースメタル層２１２が構成されている。
一方、下層ソースメタル層２１２ａ上のゲートパッドＧＧが形成される領域に対応する領域には、第１の実施形態と同様に、層間絶縁膜１１３を介して、二層構造となるゲートメタル層１１４の上層ゲートメタル層１１４ｂが設けられている。
本実施形態におけるゲート電極２０６を外部と電気的に接続するためのゲート引き出し部の構造については、図示は省略するが、図３に示した第１の実施形態におけるゲート引き出し部と略同様の構造を有している。すなわち、ゲート電極２０６は、アクティブ領域の端部からフィールド領域にかけて、半導体基板２２０表面上のゲート絶縁膜２０５上から、フィールド絶縁膜上へ引き出され、その上に形成される下層ゲートメタル層と接続される。そして、上層ゲートメタル層１１４ｂは、フィールド領域Ｂにおいて露出された下層ゲートメタル層の上面と接続するように形成され、下層ゲートメタル層と上層ゲートメタル層１１４ｂとからなるゲートメタル層１１４が形成される。
ソースメタル層２１２とゲートメタル層１１４上には、第１の実施形態と同様、ソースメタル層２１２上面の一部及びゲートメタル層１１４上面の一部を露出させてゲートパッドＧＧ及びソースパッドＳＳが形成されるように絶縁膜１１５が設けられている。
このように、ソースメタル層２１２とゲートメタル層１１４とは、第１の実施形態と同様、それぞれ二層構造を有し、互いに絶縁された構成となっている。
以上説明したように、本実施形態の半導体装置２００によっても、双方向ダイオード２０９を構成するＮ型ポリシリコン層であるゲート電極２０６、Ｐ型ポリシリコン層２０７、及びＮ型ポリシリコン層２０８がこの順に基板１２０と垂直方向に設けられていることにより、第１の実施形態と同様、双方向ダイオード２０９と縦型ＭＯＳＦＥＴとを平面視で同じ領域に形成することが可能となる。したがって、素子領域を広く確保することができる。
図５は、本発明の第３の実施形態の半導体装置３００における縦型ＭＯＳＦＥＴの構造を説明するための断面図であり、図１のＣ−Ｃ’線に沿った断面図である。
本実施形態の半導体装置３００における縦型ＭＯＳＦＥＴは、第１の実施形態の縦型ＭＯＳＦＥＴと同様、トレンチ型の縦型ＭＯＳＦＥＴではあるが、双方向ダイオードをトレンチ内には設けず、下層ソースメタル層上に設ける点が、第１の実施形態の半導体装置１００と大きく異なる点である。以下、具体的に説明するが、第１の実施形態と同様の構成要素には同一の符号を付し、同様な構成については、詳細な説明は適宜省略する。
図５に示すように、本実施形態の半導体装置３００は、第１の実施形態と同様、ドレイン領域を構成するＮ型の高濃度半導体層１０１及びＮ型のドリフト領域１０２と、Ｐ型のベース領域１０３とからなる半導体基板１２０を備えている。半導体基板１２０の裏面には、ドレイン電極１１７が設けられている。
ベース領域１０３には、複数のトレンチ１０４が設けられ、各トレンチ１０４内には、トレンチ１０４底部から半導体基板１２０表面からの深さｄの位置まで、トレンチ１０４の内側の底面及び側面を覆うゲート絶縁膜３０５が設けられ、さらにゲート絶縁膜３０５を介して、ポリシリコン層からなるゲート電極３０６が埋め込まれている。ゲート絶縁膜３０５及びゲート電極３０６上のトレンチ１０４の残りの部分には、層間絶縁膜３１６が埋め込まれている。
第１の実施形態と同様、トレンチ１０４の上部外側面に隣接した領域には、Ｎ型のソース領域１１０が設けられ、また、ベース領域１０３内の隣接するソース領域間の半導体基板１２０表面には、Ｐ型のベースコンタクト領域１１１が設けられている。
層間絶縁膜３１６の上面、ソース領域１１０の上面、及びベースコンタクト領域１１１の上面は、面一となっており、これらの上面と接して、二層構造となるソースメタル層３１２の下層ソースメタル層３１２ａが設けられている。
下層ソースメタル層３１２ａ上のゲートパッドＧＧが形成される領域に対応する領域には、Ｎ型ポリシリコン層３２１、Ｐ型ポリシリコン層３２２、及びＮ型ポリシリコン層３２３を含む双方向ダイオード３０９が設けられている。Ｎ型ポリシリコン層３２１、Ｐ型ポリシリコン層３２２、及びＮ型ポリシリコン層３２３は、半導体基板１２０に垂直な方向に、この順に配置されている。
下層ソースメタル層３１２ａ上には、少なくともゲートパッドＧＧが形成される領域に対応する領域のうち双方向ダイオード３０９が形成されている部分を除く領域を覆い、ソースパッドＳＳが形成される領域に対応する領域を露出するように層間絶縁膜３１３が設けられている。なお、双方向ダイオード３０９は、例えば、下層ソースメタル層３１２ａ上に、スパッタリング法等によりポリシリコン層を形成し、イオン注入を行うことを繰り返して、Ｎ型ポリシリコン層、Ｐ型ポリシリコン層、Ｎ型ポリシリコン層の積層膜を形成し、これをパターニングすることにより形成される。また、層間絶縁膜３１３は、例えば、双方向ダイオード３０９上を含む下層ソースメタル層３１２ａ上全面に絶縁膜を形成した後、双方向ダイオード３０９のＮ型ポリシリコン層３２３の上面、及びソースパッドＳＳが形成される領域に対応する領域を露出させるようにパターニングされて形成される。
下層ソースメタル層３１２ａ上のソースパッドＳＳが形成される領域に対応する領域には、下層ソースメタル層３１２ａと接続するように上層ソースメタル層１１２ｂが設けられている。すなわち、下層ソースメタル層３１２ａと上層ソースメタル層３１２ｂとによりソースメタル層３１２が構成されている。
一方、下層ソースメタル層３１２ａ上のゲートパッドＧＧが形成される領域に対応する領域には、層間絶縁膜３１３及び双方向ダイオード３０９を介して、二層構造となるゲートメタル層３１４の上層ゲートメタル層３１４ｂが設けられている。
本実施形態におけるゲート電極３０６を外部と電気的に接続するためのゲート引き出し部の構造については、図示は省略するが、図３に示した第１の実施形態におけるゲート引き出し部と略同様の構造を有している。すなわち、上層ゲートメタル層３１４ｂは、フィールド領域Ｂにおいて、層間絶縁膜３１３に形成されたコンタクトホール内に露出された下層ゲートメタル層の上面と接続するように形成され、下層ゲートメタル層と上層ゲートメタル層３１４ｂとからなるゲートメタル層３１４が形成される。
したがって、双方向ダイオード３０９は、一端であるＮ型ポリシリコン層３２３が上層ゲートメタル層３１４ｂ（ゲートメタル層３１４）を介してゲート電極３０６に電気的に接続され、他端であるＮ型ポリシリコン層３２１が下層ソースメタル層３１２ａに接続された構成となる。
ソースメタル層３１２とゲートメタル層３１４上には、第１の実施形態と同様、ソースメタル層３１２上面の一部及びゲートメタル層３１４上面の一部を露出させてゲートパッドＧＧ及びソースパッドＳＳが形成されるように絶縁膜１１５が設けられている。
このように、ソースメタル層３１２とゲートメタル層３１４とは、第１の実施形態と同様、それぞれ二層構造を有し、互いに絶縁された構成となっている。
以上説明したように、本実施形態の半導体装置３００によっても、双方向ダイオード３０９を構成するＮ型ポリシリコン層３２１、Ｐ型ポリシリコン層３２２、及びＮ型ポリシリコン層３２３がこの順に基板１２０と垂直方向に設けられていることにより、双方向ダイオード３０９と縦型ＭＯＳＦＥＴとを平面視で同じ領域に形成することが可能となる。よって、素子領域を広く確保することができる。
図６は、本発明の第４の実施形態の半導体装置４００における縦型ＭＯＳＦＥＴの構造を説明するための断面図であり、図１のＣ−Ｃ’線に沿った断面図である。
本実施形態の半導体装置４００における縦型ＭＯＳＦＥＴは、双方向ダイオードの構造が第３の実施形態の半導体装置３００と異なる点である。その他の点は、第３の実施形態の半導体装置３００と略同一であるため、第３の実施形態と同様の構成要素には同一の符号を付し、重複する説明は適宜省略する。
図６に示すように、本実施形態の半導体装置４００では、第３の実施形態と同様、下層ソースメタル層３１２ａ上のゲートパッドＧＧが形成される領域に対応する領域に、Ｎ型ポリシリコン層４２１、Ｐ型ポリシリコン層４２２、及びＮ型ポリシリコン層４２３を含む双方向ダイオード４０９が設けられている。ただし、Ｎ型ポリシリコン層４２１、Ｐ型ポリシリコン層４２２、及びＮ型ポリシリコン層４２３は、第３の実施形態と異なり、半導体基板１２０に平行な方向に、この順に配置されている。
双方向ダイオード４０９及びその周辺の具体的な構成を以下に説明する。
下層ソースメタル層３１２ａの上には、下層ソースメタル層３１２ａ上の少なくともゲートパッドＧＧが形成される領域に対応する領域を覆い、ソースパッドＳＳが形成される領域に対応する領域を露出するように層間絶縁膜４２４が設けられている。そして、層間絶縁膜４２４上に双方向ダイオード４０９が設けられている。
双方向ダイオード４０９のＮ型ポリシリコン層４２１は、層間絶縁膜４２４に形成されたコンタクトホールを介して下層ソースメタル層３１２ａに接続されている。さらに、層間絶縁膜４２４上には、双方向ダイオード４０９を覆う層間絶縁膜４１３が設けられている。なお、双方向ダイオード４０９は、例えば、層間絶縁膜４２４に形成されたコンタクトホール内及び層間絶縁膜４２４上にポリシリコン層を形成した後、該ポリシリコン層にＮ型の不純物を注入し、さらに、Ｐ型ポリシリコン層４２２となる領域部上に開口を有するフォトレジストをマスクとして、Ｐ型の不純物を注入することにより形成される。
下層ソースメタル層３１２ａ上のゲートパッドＧＧが形成される領域に対応する領域には、層間絶縁膜４２４、双方向ダイオード４０９、及び層間絶縁膜４１３を介して、二層構造となるゲートメタル層４１４の上層ゲートメタル層４１４ｂが設けられている。上層ゲートメタル層４１４ｂは、層間絶縁膜４１３に形成されたコンタクトホールを介して、双方向ダイオード４０９のＮ型ポリシリコン層４２３と接続されている。
上層ゲートメタル層４１４ｂは、第３の実施形態と同様、図３に示した第１の実施形態におけるゲート引き出し部と略同様の構造を有している。すなわち、上層ゲートメタル層４１４ｂは、フィールド領域Ｂにおいて、層間絶縁膜４２４及び４１３に形成されたコンタクトホール内に露出された下層ゲートメタル層の上面と接続するように形成され、下層ゲートメタル層と上層ゲートメタル層４１４ｂとからなるゲートメタル層４１４が形成される。
したがって、双方向ダイオード４０９は、一端であるＮ型ポリシリコン層４２３が上層ゲートメタル層４１４ｂ（ゲートメタル層４１４）を介してゲート電極３０６に電気的に接続され、他端であるＮ型ポリシリコン層４２１が下層ソースメタル層３１２ａに接続された構成となる。
ソースメタル層３１２とゲートメタル層４１４上には、第１の実施形態と同様、ソースメタル層３１２上面の一部及びゲートメタル層４１４上面の一部を露出させてゲートパッドＧＧ及びソースパッドＳＳが形成されるように絶縁膜１１５が設けられている。
このように、ソースメタル層３１２とゲートメタル層４１４とは、第１の実施形態と同様、それぞれ二層構造を有し、互いに絶縁された構成となっている。
以上説明したように、本実施形態の半導体装置４００によっても、双方向ダイオード４０９と縦型ＭＯＳＦＥＴとを平面視で同じ領域に形成することができ、第１〜第３の実施形態と同様の効果を得ることができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、第１導電型をＮ型、第２導電型をＰ型とし、Ｎ型の縦型ＭＯＳＦＥＴを有する半導体装置を例として説明したが、本発明は、導電型を入れ替えて、Ｐ型の縦型ＭＯＳＦＥＴを有する半導体装置とすることも可能である。
各実施形態における双方向ダイオードの層数は、上述した三層に限らず、五層、七層等、さらに増やすことも可能である。
上記第３及び第４の実施形態において、双方向ダイオード３０９及び４０９は、それぞれポリシリコン層３２１、３２３及びポリシリコン層４２１、４２３をＮ型とし、ポリシリコン層３２２及び４２２をＰ型として説明したが、ポリシリコン層３２１、３２３及びポリシリコン層４２１、４２３をＰ型とし、ポリシリコン層３２２及び４２２をＮ型としてもかまわない。
また、上記第３及び第４の実施形態は、トレンチ型の縦型ＭＯＳＦＥＴを有する半導体装置を例として説明したが、両実施形態は、トレンチ型に替えてプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置とすることも可能である。
１０１、２０１ 高濃度半導体層
１０２、２０２ ドリフト領域
１０３、２０３ ベース領域
１０４ トレンチ
１０５、２０５、３０５ ゲート絶縁膜
１０６、２０６、３０６ ゲート電極
１０７、２０７、３２２、４２２ Ｐ型ポリシリコン層
１０８、２０８、３２１、３２３、４２１、４２３ Ｎ型ポリシリコン層
１０９、２０９、３０９、４０９ 双方向ダイオード
１１０、２１０ ソース領域
１１１、２１１ ベースコンタクト領域
１１２、２１２、３１２ ソースメタル層
１１３、１１６、２１６、３１３、３１６、４１３、４２４ 層間絶縁膜
１１４、２１４、３１４、４１４ ゲートメタル層
１１５ 絶縁膜
１１７ ドレイン電極
１１８ フィールド絶縁膜
１２０、２２０ 半導体基板

Claims (9)

  1. 半導体基板と、
    前記半導体基板内に設けられた第１導電型のドレイン領域及びソース領域と、
    前記ドレイン領域と前記ソース領域との間に設けられた第２導電型のベース領域と、
    前記ベース領域内に設けられた前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域と、
    前記ベース領域にチャネルが形成されるように、ゲート絶縁膜を介して前記ベース領域と接して設けられたゲート電極と、
    前記半導体基板に垂直な方向に、前記ゲート電極と重なるように設けられ、一端が前記ゲート電極と電気的に接続され、他端が前記ソース領域と電気的に接続された双方向ダイオードと、
    前記ソース領域、前記ベースコンタクト領域、及び前記双方向ダイオードの他端と電気的に接続されたソースメタル層と、
    前記ゲート電極と電気的に接続され、前記半導体基板上の少なくとも一部の領域において、前記半導体基板に垂直な方向に、少なくとも一部が前記ソースメタル層と重なるように設けられたゲートメタル層とを備えることを特徴とする半導体装置。
  2. 前記ゲート電極は、第１導電型のポリシリコン層からなり、
    前記双方向ダイオードは、前記ゲート電極と、前記ゲート電極上に設けられた第２導電型の第２のポリシリコン層と、前記第２のポリシリコン層上に設けられた第１導電型の第３のポリシリコン層とを含んで構成され、
    前記ゲート電極、前記第２のポリシリコン層、及び前記第３のポリシリコン層は、前記半導体基板に垂直な方向に、この順に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン領域は、前記半導体基板の裏面から所定の厚さを有して前記半導体基板内に設けられており、
    前記半導体基板の表面から前記ドレイン領域の上面に達するトレンチをさらに備え、
    前記ゲート絶縁膜は、前記トレンチの内側の底面及び側面を覆っており、
    前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第３のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項４に記載の半導体装置。
  6. 前記双方向ダイオードは、前記ゲート絶縁膜を介して前記半導体基板上に設けられていることを特徴とする請求項２に記載の半導体装置。
  7. 前記双方向ダイオードは、一端が前記ゲートメタル層に接続され、他端が前記ソースメタル層に接続されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記双方向ダイオードは、前記半導体基板上の前記少なくとも一部の領域における前記ソースメタル層上において、第１導電型の第１のポリシリコン層と、前記第１のポリシリコン層上に設けられた第２導電型の第２のポリシリコン層と、前記第２のポリシリコン層上に設けられた第１導電型の第３のポリシリコン層とを含んで構成され、
    前記第１のポリシリコン層、前記第２のポリシリコン層、及び前記第３のポリシリコン層は、前記半導体基板に垂直な方向に、この順に配置されていることを特徴とする請求項７に記載の半導体装置。
  9. 前記双方向ダイオードは、前記半導体基板上の前記少なくとも一部の領域における前記ソースメタル層上において、第１導電型の第１のポリシリコン層と、前記第１のポリシリコン層に隣接して設けられた第２導電型の第２のポリシリコン層と、前記第２のポリシリコン層に隣接して設けられた第１導電型の第３のポリシリコン層とを含んで構成され、
    前記第１のポリシリコン層、前記第２のポリシリコン層、及び前記第３のポリシリコン層は、前記半導体基板に平行な方向に、この順に配置されていることを特徴とする請求項７に記載の半導体装置。
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