JP5309497B2 - 半導体装置 - Google Patents

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Description

本発明は、ポリシリコンゲート電極を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置およびポリシリコンなどのゲート電極材料を使用するバイポーラ型半導体装置であって、ゲート電極−主電極との間に、ポリシリコン層を利用して、所定の電圧以上の過大電圧から半導体装置を保護するための双方向(双方向阻止型と同義、以降同じ)ツェナーダイオードを形成した半導体装置に関する。
従来から、ポリシリコンゲート電極を有するＭＯＳＦＥＴは、ゲート・ソース間、またはゲート・ドレイン間に、ゲート絶縁膜の静電破壊を防止するために、双方向ツェナーダイオードなどの保護ダイオードを挿入することが行われている。この保護ダイオードは活性部の端部に形成されることがあり、また図７（ａ）〜図８に示す従来の保護ダイオードを有するＭＯＳ型半導体装置のようにゲート電極パッドの内周に沿って形成されることがあり、静電破壊耐量（ＥＳＤ耐量）を大きくしようとしてツェナーダイオード面積を大きくすると、主電流容量に係わる活性部面積の減少となってオン抵抗が増加するという問題があった。
前記図７、図８に示す従来の保護ダイオードを有するＭＯＳ型半導体装置について説明する。図７（ａ）は保護ダイオードを有するＭＯＳ型半導体装置（チップ）の平面図であり、符号Ｓがソース金属電極８または端子を表し、符号Ｇはゲート金属電極パッド９または端子を表す。図７（ｂ）は、図７（ａ）で、破線ａで囲んだゲート金属電極パッド近傍の、リング状のツェナーダイオード領域１０を透視させた拡大平面図、図７（ｃ）は図７（ｂ）の破線枠ｂ部分の拡大平面図であり、ツェナーダイオードを構成するｐｎ接合と、ＭＯＳ型半導体装置の、ソースおよびゲートとそれぞれ接続されるコンタクト７−１、７−２と、透視状態のソース金属電極膜８とゲート金属電極パッド９を分離する層間絶縁膜７とを示している。図７（ｄ）は図７（ａ）に示す保護ダイオードを有するＭＯＳ型半導体装置の等価回路である。図８は図７（ｂ）のＫ−Ｋ'線の拡大断面図である。この保護ダイオードを有するＭＯＳ型半導体装置は、図８に示すように、低抵抗のｎ型シリコン基板１００上に成長させた高抵抗のｎ型シリコンエピタキシャル層からなるドリフト層１の表面層に、選択的に形成されるｐウエル２とこのｐウエル２の表面から選択的に形成されるｐ+コンタクト領域３と高濃度ｎ++型ソース領域４を備える。このｎ++型ソース領域４と前記ドリフト層１表面とに挟まれるｐウエル２の表面に厚さ１０００オングストローム程度のゲート酸化膜５を介して低抵抗ポリシリコン層からなるゲート電極６およびその上部を覆う層間絶縁膜７を備える。主動作領域である活性部表面には前記ｐ+コンタクト領域３と高濃度ｎ++型ソース領域４とポリシリコンゲート電極６とをそれぞれ備えるユニットセルを高密度に有する構造を有している。前記ポリシリコンゲート電極６は、各ユニットセルからそれぞれ引き出されてゲート金属電極パッド９に集束される。各ユニットセルの表面を覆う層間絶縁膜７にはｎ++型ソース領域４表面とｐ+コンタクト領域３表面とを共通に露出させる開口部がそれぞれ設けられてソース金属電極８がコンタクトしている。このソース金属電極８とゲート金属電極パッド９とがそれぞれ跨る層間絶縁膜７を介して下層に設けられるポリシリコン層には多段のｐｎ層が直列に形成される構成のツェナーダイオード１０が形成される。前記図７（ｂ）に示す拡大平面図では、このソース金属電極８とゲート金属電極パッド９との間に見える部分であって、両者を絶縁分離する層間絶縁膜７の部分のみを斜線ハッチングにより示し、矩形のリング状に示す領域が透視的に見たツェナーダイオード１０である。図７（ｃ）に示すように、このツェナーダイオード１０は所要のダイオード耐圧、たとえば、数ボルト（Ｖ）〜数１０ボルト（Ｖ）が得られるようにｐｎ接合の段数を選択して層間絶縁膜７に開口部７−１、７−２を設けている。ソース側に設けられた開口部７−１がソース金属電極８にコンタクトされ、ゲート側に設けられた開口部７−２がゲート金属電極膜９にコンタクトされることにより、ＭＯＳ型半導体装置のゲートとソース間にツェナーダイオード１０が接続される構成となる。
この構成によれば、このツェナーダイオード１０が、設定されたダイオード耐圧を越える電圧によってブレークダウンすることにより、ゲートに前記設定耐圧以上の電圧が加わることが避けられるので、ゲート絶縁膜５を静電破壊から保護することができる。その際に、ツェナーダイオード１０自体をブレークダウンによる熱破壊から防ぐにはツェナーダイオード１０のｐｎ接合面積も所要の大きさが必要である。
以上説明したように、従来の半導体装置のゲート・ソース電極間に挿入され、ゲート絶縁膜の静電破壊を防止するための保護用ツェナーダイオードは、主動作領域である活性部の外側外周端やゲートパッドの内周に沿って、接合面積を大きくするために周囲長をかせいだ単体のツェナーダイオードもしくは、所要の耐圧とするため折り返して多段のｐｎ接合を直列結合化させたものが使われている。必要に応じて、ゲート・ソース間だけでなく、ゲート・ドレイン間にもクランプダイオードとして挿入されることがある。
一方、公知文献の面からは、ゲート抵抗を挿入することにより、ゲート・ソース間の静電破壊耐量を向上するＭＯＳＦＥＴについてはよく知られている（特許文献１）。
また、半導体装置を静電破壊から防止するための抵抗体およびツェナーダイオードを挿入すると、実動作領域面積を減少させる問題が生じることに関する記述も見られる（特許文献２）。
さらに、半導体装置を静電破壊から防止するためのツェナーダイオードを、電極パッドの外周部およびチップの外周部に設けたポリシリコン層に設けて、それぞれ直列に接続する構造を有する半導体装置が知られている（特許文献３）。
特開２００６−９３５０５号公報 特開２００１−２５７３４９号公報 特許第３８６９５８０号公報
しかしながら、保護用ツェナーダイオードをゲート電極パッド内周に形成する場合は、ゲート電極パッドの面積は活性部面積に比べてはるかに小さいので、従来の大きさのゲートパッドの周辺長だけではダイオード面積を大きくすることに限界があって、ゲート・ソース間またはゲート・ドレイン間のＥＳＤ耐量（静電破壊耐量）が十分でない場合に、ＥＳＤ耐量をさらに上げようとすると、ゲート電極パッド面積を拡大する必要があった。しかし、その場合、相対的に活性部面積が減少し、オン抵抗が増加するという問題が発生する。また、一端をソース領域に導電接続した保護用ツェナーダイオードを活性部の外側辺に形成する場合では、ツェナーダイオードと活性部は表面構造が異なるため、簡単なツェナーダイオード構造とするには、活性部の外側辺をすべてツェナーダイオードとして使う必要があり、その分、活性部領域の減少となり、前述と同様に、オン抵抗が増加する。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、オン抵抗の増大を抑えて、ゲート電極といずれか一方の主電極との間の静電破壊耐量を向上させる半導体装置を提供することである。
本発明によれば、前記本発明の目的を達成するために、
半導体基板の一方の主面に、
主動作領域である活性部と、
該活性部表面に設けられる一方の主電極膜と、
前記活性部を流れる主電流を制御するゲート電極とを備え、
該ゲート電極が、前記活性部内の表面に絶縁膜を介して設けられる複数のストライプ状ゲート電極用ポリシリコン層から引き出され、前記活性部の外側の前記一方の主面の表面上に絶縁膜を介して設けられる矩形状のポリシリコン層表面に形成される矩形状のゲート金属電極パッドに集束させる構造を有し、
他方の主面には他方の主電極膜を有する半導体装置において、
前記活性部の外側に設けられる矩形状のポリシリコン層にｐ型層およびｎ型層が交互に多段かつ直列に接続して形成されてなる矩形状ツェナーダイオードを備え、
該矩形状ツェナーダイオードの表面に前記絶縁膜を介して前記ゲート金属電極パッドを有し、
前記ゲート金属電極パッドは、前記絶縁膜を介して前記一方の主電極膜と離間する離間部に隣接配置され、
前記ｐ層およびｎ層はともに矩形状であり、該矩形状ｐ層あるいはｎ層の長辺にて互いに隣接することによりｐｎ接合を形成し、
前記ｐ層およびｎ層が交互に多段直列接続する方向の前記矩形状ツェナーダイオードの一方の端部には、前記ｎ層あるいはｐ層のいずれかからなる第１端部層が形成され、
該第１端部層は前記ゲート金属電極パッド端から前記離間部を跨いで前記一方の主電極膜の下部に張り出しており、
前記第１端部層上部の前記絶縁膜には、該第１端部層のうち前記離間部よりも前記一方の主電極膜側に張り出した部分の略全体にわたって前記一方の主電極膜とコンタクトするように第１コンタクト孔が形成され、
該第１コンタクト孔を介して前記第１端部層と前記一方の主電極膜が導電接続され、
前記矩形状ツェナーダイオードの前記ｐ層およびｎ層が交互に多段直列接続する方向の他方の端部には、前記ｎ層あるいはｐ層のいずれかからなる第２端部層が配置され、
該第２端部層は前記ゲート金属電極パッドの下部に配置され、
前記第２端部層の前記絶縁膜には、前記第２端部層の略全体にわたって前記ゲート金属電極パッドとコンタクトするように第２コンタクト孔が形成され、
該第２コンタクト孔を介して前記第２端部層と前記ゲート金属電極パッドが導電接続され、
前記ゲート金属電極パッドの下部には前記矩形状ツェナーダイオードが複数個形成されるとともに相互に分離して配置され、
該複数の矩形状ツェナーダイオードは全て互いに並列に接続されており、
前記矩形状ゲート金属電極パッドのうち、前記絶縁膜を介して前記一方の主電極膜に対向する三辺にそれぞれ１つずつ前記矩形状ツェナーダイオードが配置され、
前記三辺のうち短い二辺に形成される前記矩形状ツェナーダイオードの前記矩形状ｐ層あるいはｎ層の一方の短手の辺が、前記三辺のうち長い一辺に形成される前記矩形状ツェナーダイオードの前記第２端部層と隣り合う半導体装置とするものである。
あるいは、
前記第１コンタクト孔が、前記第１端部層のうち前記一方の主電極膜側に張り出した部分の長手方向の一方の端部のみに形成され、
前記第２コンタクト孔が、前記第２端部層の長手方向の一方の端部のみに形成され、
前記第２コンタクト孔の前記第２端部層上における一方の端部の位置は、前記第１コンタクト孔が形成される前記第１端部層上の一方の端部とは反対の他方の端部側と同じ側に配置されていてもよい。
さらに、前記第１端部層は、前記第１コンタクト孔と前記矩形状ツェナーダイオードとの間に直列に挿入された電気抵抗の機能を有するとより好ましい。また、前記第２端部層は、前記第２コンタクト孔と前記矩形状ツェナーダイオードとの間に直列に挿入された電気抵抗の機能を有すると、より好ましい。
本発明によれば、オン抵抗の増大を抑えて、ゲート電極といずれか一方の主電極間の静電破壊耐量（ＥＳＤ耐量）を向上させることのできる半導体装置を提供することができる。
以下、本発明にかかる半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２に、本発明の半導体装置の実施例１にかかる、ゲート・ソース間にツェナーダイオードを挿入させたＭＯＳ型半導体装置を示す。図１（ａ）は本発明にかかるＭＯＳ型半導体装置の平面図である。図１（ｂ）は図１（ａ）の破線枠ｃで示すゲート金属電極パッドＧ近傍の拡大平面図である。図１、図２では共に符号Ｓはソース金属電極またはソース端子を示し、符号Ｇはゲート金属電極パッド８またはゲート端子を示す。斜線ハッチング部分はソース金属電極とゲート金属電極パッドを絶縁分離するために上方から見える部分の層間絶縁膜７とチップ周辺に形成される耐圧構造の保護膜としての絶縁膜２０である。ツェナーダイオード１０の両端には点状ハッチングで示すコンタクト７−１、７−２が示されている。図１（ｃ）は図１（ｂ）とは異なるツェナーダイオード配列を備える金属電極パッドＧ近傍の拡大平面図である。図１（ｄ）はツェナーダイオードのシート抵抗を利用したゲート抵抗を直列接続させたツェナーダイオード配置を有する拡大平面図である。図２は図１（ｂ）におけるＨ−Ｈ’線の拡大断面図である。
図１（ｂ）、図２に示すように、符号Ｇで示す透視状態のゲート金属電極パッド９の下層には層間絶縁膜（ボロ フォスフォ シリケート ガラス膜、ＢＰＳＧ膜）７を挟んで矩形状ポリシリコン層に形成された多段ツェナーダイオード１０が配置されている。図１（ｂ）に示す矩形状のツェナーダイオードは任意のツェナーダイオード電圧を得るために、コンタクト７−１、７−２の場所を選択することにより、ｐｎ接合１２の段数で耐圧の調整を行なう双方向型ツェナーダイオードとなっている。
図１（ｃ）はツェナーダイオードの耐圧が図１（ｂ）に示すものより低耐圧でよい場合、多段ｐｎ接合１２の数を減らし、空いたポリシリコン層にｐｎ接合１２を形成する方向の異なる複数のツェナーダイオードを形成した例である。この場合は、元のツェナーダイオードと増加したツェナーダイオード間を金属配線で並列接続させる構造とすることにより、ＥＳＤ耐量をいっそう向上させることができる。各ツェナーダイオード端部に形成した点状ハッチングした領域は金属電極とのコンタクト領域である。
図１（ｄ）は、図１（ｂ）に示すツェナーダイオードの金属電極とのコンタクト領域７−１、７−２をコンタクト領域７−３、７−４のように変更した場合である。このコンタクト形成位置を選ぶことにより、ツェナーダイオードに直列に抵抗Ｒを挿入することができ、ＥＳＤ耐量の向上に貢献できる。この抵抗Ｒはツェナーダイオードを構成する拡散層のシート抵抗を利用するものであり、抵抗値はコンタクト間距離を変えることにより調整することが可能となる。
図３〜図６に、本発明の半導体装置の実施例２にかかる、ゲート・ソース間にツェナーダイオードを挿入したＭＯＳ型半導体装置を示す。図３（ａ）の平面図に示す本発明の実施例２にかかる半導体装置は、活性部１５内のセル構造を構成するストライプ状ポリシリコンと同様のストライプ状パターンを有する複数のポリシリコン層６に、それぞれｐｎ層を多段に直列結合となるように形成することにより、複数のストライプ状ツェナーダイオード１０を構成する。この複数のストライプ状ツェナーダイオード１０の上には、図３では図示しない層間絶縁膜（ＢＰＳＧ膜）を挟んで、ゲート金属電極パッド９が覆っている。ツェナーダイオード１０の両電極にはソース金属電極８とゲート金属電極パッド９とがそれぞれコンタクトする。図３（ｂ）はそのようなストライプ状ツェナーダイオード１０の一つについて、拡大した平面図である。ゲート金属電極パッド９は図示しないＢＰＳＧ膜に設けられた、破線で示すコンタクト７−２でツェナーダイオード１０の一方の電極と導電接続する。ソース金属電極８は図示しないＢＰＳＧ膜に設けられた、破線で示すコンタクト７−１でツェナーダイオード１０の他方の電極と導電接続する。このような細いストライプ状ツェナーダイオード１０が複数あるので、ソース金属電極８とゲート金属電極パッド９は共通に各コンタクトにそれぞれ接続することにより、複数のツェナーダイオード１０は相互に並列接続される。図３において、符号１６は活性部１５内のセル構造を構成する複数のストライプ状ポリシリコンゲート電極へ均一にゲート電圧を加えるための金属ゲートランナーであり、その外側の符号１７は、活性部を覆うソース金属電極と同電位にして、電圧印加時に生じる電界集中を緩和して耐圧を安定にするための金属フィールドプレートの機能を有するソースランナーであり、耐圧構造部の表面に形成される絶縁膜上に形成されるアルミニウムなどからなる金属膜が好ましい。
前記ゲート金属電極パッドと複数のストライプ状ツェナーダイオード１０とをコンタクトさせる場所は所望の耐圧となるように選択することができる。たとえば、前述の図３（ｂ）では、ストライプ状ツェナーダイオード１０の中央のｎ型層でゲート金属電極パッド９とコンタクトさせ、ストライプ状ツェナーダイオード１０の両端のｎ型層でソース金属電極とコンタクトさせ、複数のストライプ状ツェナーダイオード間を並列接続となるように形成したが、ツェナー電圧をさらに高くしたいときは、ゲート電極パッド９とのコンタクトを前述の中央ではなく、ツェナーダイオードの一方の端部にするとよい。
図４（ａ）は、前記図３（ａ）に示すツェナーダイオードに加えて、さらに、任意の活性部中に形成されているストライプ状ポリシリコン層を利用して、ゲート金属電極パッド部分以外の場所に形成した複数のツェナーダイオード部分の拡大平面図である。図４（ａ）のＣ−Ｃ’線における断面図を図４（ｃ）に示す。図４（ｃ）に示すように活性部と同じセル構造のゲート部分にツェナーダイオード形成したものを複数個、互いに並列接続となる配線によりゲート・ソース間に接続している。このように、任意に必要なツェナーダイオード面積を増加することができる。図４（ａ）のＥ−Ｅ'線とＦ−Ｆ'線の各拡大断面を図６の斜視断面図に示す。図４（ａ）のＦ−Ｆ'線と図６のＦ−Ｆ'線とは断面をとる場所が異なるが、断面形状は同じである。この図６では図４（ａ）では図示されなかった層間絶縁膜（ＢＰＳＧ膜）７をツェナーダイオード１０とゲート金属電極パッド９とソース電極８との間に挟んでいることを示している。各金属電極８，９とツェナーダイオード１０との接触は層間絶縁膜７にコンタクト用開口部（図６には図示せず）を設けることにより行われる。
また、図４（ｂ）は前記図４（ａ）に示す半導体装置の変形例であり、図４（ａ）と同様に活性部内のセル構造と同じストライプ状ポリシリコン層にツェナーダイオードを形成し相互に並列接続したＭＯＳ型半導体装置を示す。図４（ａ）と異なるのはストライプ状ポリシリコン層にツェナーダイオードを形成する際、ｐｎ接合１２をポリシリコン層の長辺に対して垂直ではなく角度を付けて斜めに形成しており、これによりｐｎ接合１２面積が拡大するので、ＥＳＤ耐量がより向上する。
図５（ｄ）は前記図４（ａ）に示す半導体装置の変形例であり、図４（ａ）と同様に活性部内のセル構造と同じストライプ状ポリシリコン層にツェナーダイオードを形成し相互に並列接続したＭＯＳ型半導体装置を示す。図４（ａ）と異なるのはストライプ状ポリシリコン層にツェナーダイオードを形成する際、図４（ａ）よりストライプ状ポリシリコン層の数を増加させていること、すなわち、図４（ａ）のストライプ状ポリシリコンからなるゲート電極とゲート電極の間にもストライプ状ポリシリコン層を形成してツェナーダイオードを形成しており、相互に並列接続しているので、これによりツェナーダイオード面積が拡大し、ＥＳＤ耐量がより向上させることができる。
図９はゲート−ドレイン間にツェナーダイオード１０を接続するようにストライプ状ポリシリコン層に多段ｐｎ接合を形成したことを示す断面図である。
以上述べた本発明によれば、ゲートパッド内により多くのツェナーダイオードを形成することができ、ゲート抵抗もコンタクト位置により付加させることができるので、従来のゲートパッド内周にツェナーダイオードを形成したものに比べＥＳＤ耐量を向上させることができる。さらにＥＳＤ耐量の向上を図ると共に、保護用やセンシング用などにツェナーダイオードをゲートパッド以外にも形成しなければならない場合、従来のツェナーダイオード部と活性部との表面構造が異なるため、分離用の無効面積が必要となって初めからチップ設計をやり直さなければならなかった。本発明によれば、活性部内のセルと同じ構造のツェナーダイオードを形成するためチップ設計を初めからやり直さなくても一部の修正でツェナーダイオードの形成が可能となり、また、ツェナーダイオード構造を形成する元の部分であるポリシリコン層が活性部内のゲート電極用ポリシリコン層と同じであることから、活性部に寄与しない付加的な領域を形成する必要がないためオン抵抗の上昇を抑制することができる。
本発明にかかる実施例１の半導体装置の平面図（ａ）と、ゲート金属電極パッド近傍の拡大平面図（その１）（ｂ）と、ゲート金属電極パッド近傍の拡大平面図（その２）（ｃ）と、ゲート金属電極パッド近傍の拡大平面図（その３）（ｄ）である。 本発明にかかる前記図１（ｂ）のＨ−Ｈ'線断面図である。 本発明にかかる実施例２の半導体装置の平面図（ａ）と、活性部内のツェナーダイオード部分の拡大平面図（ｂ）である。 本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その１）（ａ）と、本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その２）（ｂ）と、（ａ）のＣ−Ｃ'線断面図（ｃ）である。 本発明にかかる実施例２の半導体装置の活性部内のツェナーダイオード部分の拡大平面図（その３）（ｄ）である。 本発明にかかる実施例２の半導体装置の図４（ａ）のＥ−Ｅ'線断面とＦ−Ｆ'線断面を含む斜視断面図である。 従来の半導体装置の平面図（ａ）と、ゲート金属電極パッド部分の拡大平面図（ｂ）と、（ｃ）の破線枠部分の拡大平面図と、従来の半導体装置の等価回路図（ｄ）である。 従来の半導体装置の図７（ｂ）のＫ−Ｋ'線の拡大断面図である。 本発明にかかるゲート−ドレイン間にツェナーダイオードを接続したことを示す拡大断面図である。
１： ドリフト層
２： ｐウエル
３： ｐ+コンタクト領域
４： ｎ++型ソース領域
５： ゲート絶縁膜
６： ポリシリコンゲート電極
７： 層間絶縁膜、ＢＰＳＧ膜
７−１、７−２、７−３、７−４：ツェナーダイオードのコンタクト領域
８： ソース金属電極
９： ゲート金属電極パッド
１０： ツェナーダイオード
１１： ドレイン金属電極
１２； ｐｎ接合
１００： シリコン低抵抗基板。

Claims (4)

  1. 半導体基板の一方の主面に、
    主動作領域である活性部と、
    該活性部表面に設けられる一方の主電極膜と、
    前記活性部を流れる主電流を制御するゲート電極とを備え、
    該ゲート電極が、前記活性部内の表面に絶縁膜を介して設けられる複数のストライプ状ゲート電極用ポリシリコン層から引き出され、前記活性部の外側の前記一方の主面の表面上に絶縁膜を介して設けられる矩形状のポリシリコン層表面に形成される矩形状のゲート金属電極パッドに集束させる構造を有し、
    前記半導体基板の他方の主面には他方の主電極膜を有する半導体装置において、
    前記活性部の外側に設けられる矩形状のポリシリコン層にｐ型層およびｎ型層が交互に多段かつ直列に接続して形成されてなる矩形状ツェナーダイオードを備え、
    該矩形状ツェナーダイオードの表面に前記絶縁膜を介して前記ゲート金属電極パッドを有し、
    前記ゲート金属電極パッドは、前記絶縁膜を介して前記一方の主電極膜と離間する離間部に隣接配置され、
    前記ｐ層およびｎ層はともに矩形状であり、該矩形状ｐ層あるいはｎ層の長辺にて互いに隣接することによりｐｎ接合を形成し、
    前記ｐ層およびｎ層が交互に多段直列接続する方向の前記矩形状ツェナーダイオードの一方の端部には、前記ｎ層あるいはｐ層のいずれかからなる第１端部層が形成され、
    該第１端部層は前記ゲート金属電極パッド端から前記離間部を跨いで前記一方の主電極膜の下部に張り出しており、
    前記第１端部層上部の前記絶縁膜には、該第１端部層のうち前記離間部よりも前記一方の主電極膜側に張り出した部分の略全体にわたって前記一方の主電極膜とコンタクトするように第１コンタクト孔が形成され、
    該第１コンタクト孔を介して前記第１端部層と前記一方の主電極膜が導電接続され、
    前記矩形状ツェナーダイオードの前記ｐ層およびｎ層が交互に多段直列接続する方向の他方の端部には、前記ｎ層あるいはｐ層のいずれかからなる第２端部層が配置され、
    該第２端部層は前記ゲート金属電極パッドの下部に配置され、
    前記第２端部層の前記絶縁膜には、前記第２端部層の略全体にわたって前記ゲート金属電極パッドとコンタクトするように第２コンタクト孔が形成され、
    該第２コンタクト孔を介して前記第２端部層と前記ゲート金属電極パッドが導電接続され、
    前記ゲート金属電極パッドの下部には前記矩形状ツェナーダイオードが複数個形成されるとともに相互に分離して配置され、
    該複数の矩形状ツェナーダイオードは全て互いに並列に接続されており、
    前記矩形状ゲート金属電極パッドのうち、前記絶縁膜を介して前記一方の主電極膜に対向する三辺にそれぞれ１つずつ前記矩形状ツェナーダイオードが配置され、
    前記三辺のうち短い二辺に形成される前記矩形状ツェナーダイオードの前記矩形状ｐ層あるいはｎ層の一方の短手の辺が、前記三辺のうち長い一辺に形成される前記矩形状ツェナーダイオードの前記第２端部層と隣り合うことを特徴とする半導体装置。
  2. 前記第１コンタクト孔が、前記第１端部層のうち前記一方の主電極膜側に張り出した部分の長手方向の一方の端部のみに形成され、
    前記第２コンタクト孔が、前記第２端部層の長手方向の一方の端部のみに形成され、
    前記第２コンタクト孔の前記第２端部層上における一方の端部の位置は、前記第１コンタクト孔が形成される前記第１端部層上の一方の端部とは反対の他方の端部側と同じ側に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１端部層は、前記第１コンタクト孔と前記矩形状ツェナーダイオードとの間に直列に挿入された電気抵抗の機能を有することを特徴とする請求項２に記載の半導体装置。
  4. 前記第２端部層は、前記第２コンタクト孔と前記矩形状ツェナーダイオードとの間に直列に挿入された電気抵抗の機能を有することを特徴とする請求項２または３に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601481B2 (en) 2014-09-11 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5394141B2 (ja) 2009-06-24 2014-01-22 株式会社東芝 半導体装置
US20120126317A1 (en) * 2010-11-18 2012-05-24 Alpha And Omega Semiconductor Incorporated Accufet with integrated clamping circuit
WO2013015014A1 (ja) * 2011-07-22 2013-01-31 富士電機株式会社 超接合半導体装置
CN102280382A (zh) * 2011-09-07 2011-12-14 杭州士兰集成电路有限公司 集成在igbt器件中的静电放电保护结构及其制造方法
US8569780B2 (en) * 2011-09-27 2013-10-29 Force Mos Technology Co., Ltd. Semiconductor power device with embedded diodes and resistors using reduced mask processes
JP6019619B2 (ja) * 2012-02-29 2016-11-02 富士電機株式会社 半導体装置
US9548294B2 (en) 2012-08-09 2017-01-17 Fuji Electric Co., Ltd. Semiconductor device with temperature-detecting diode
WO2014024595A1 (ja) 2012-08-09 2014-02-13 富士電機株式会社 半導体装置及びその製造方法
US9236449B2 (en) * 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
JP5741666B2 (ja) * 2013-10-30 2015-07-01 富士電機株式会社 半導体装置
JP5697735B2 (ja) * 2013-12-03 2015-04-08 株式会社東芝 半導体装置
JP6393587B2 (ja) 2014-03-05 2018-09-19 ローム株式会社 双方向ツェナーダイオード
US9728529B2 (en) * 2014-04-14 2017-08-08 Infineon Technologies Dresden Gmbh Semiconductor device with electrostatic discharge protection structure
JP2015111719A (ja) * 2015-02-06 2015-06-18 株式会社東芝 半導体装置
DE102016118499B4 (de) * 2016-09-29 2023-03-30 Infineon Technologies Dresden Gmbh Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
JP2018067570A (ja) * 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
DE102016120292A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Ag Halbleitervorrichtung, die eine Transistorvorrichtung enthält
CN110061055A (zh) * 2018-01-19 2019-07-26 无锡华润微电子有限公司 碳化硅复合mos器件及碳化硅复合mos器件的制作方法
JP6998788B2 (ja) * 2018-02-09 2022-01-18 エイブリック株式会社 半導体装置
JP7230607B2 (ja) * 2019-03-18 2023-03-01 富士電機株式会社 半導体集積回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2649359B2 (ja) * 1986-10-08 1997-09-03 日本電装株式会社 半導体装置の製造方法
JP2755619B2 (ja) * 1988-10-19 1998-05-20 三洋電機株式会社 絶縁ゲート型半導体装置
US5079608A (en) * 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
JPH06342915A (ja) * 1993-06-01 1994-12-13 Nissan Motor Co Ltd 保護素子を備えたｍｏｓ形パワー半導体装置およびその製造方法
JPH07273320A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置
JPH0997901A (ja) * 1995-10-02 1997-04-08 Toshiba Corp 半導体装置
JP2937185B2 (ja) 1997-03-17 1999-08-23 富士電機株式会社 高破壊耐量ｍｏｓ型半導体装置
JP3911566B2 (ja) * 1998-01-27 2007-05-09 富士電機デバイステクノロジー株式会社 Ｍｏｓ型半導体装置
JP4095706B2 (ja) * 1998-03-27 2008-06-04 株式会社日立製作所 半導体装置
JP3869580B2 (ja) 1999-04-09 2007-01-17 ローム株式会社 半導体装置
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
JP2001094092A (ja) * 1999-09-24 2001-04-06 Toyota Autom Loom Works Ltd パワーｍｏｓトランジスタ
JP4917709B2 (ja) * 2000-03-06 2012-04-18 ローム株式会社 半導体装置
JP2001257349A (ja) 2000-03-09 2001-09-21 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
JP2006093505A (ja) 2004-09-27 2006-04-06 Sanyo Electric Co Ltd Ｍｏｓ型素子の保護装置及び半導体装置
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601481B2 (en) 2014-09-11 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device

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