CN110061055A - 碳化硅复合mos器件及碳化硅复合mos器件的制作方法 - Google Patents
碳化硅复合mos器件及碳化硅复合mos器件的制作方法 Download PDFInfo
- Publication number
- CN110061055A CN110061055A CN201810055707.0A CN201810055707A CN110061055A CN 110061055 A CN110061055 A CN 110061055A CN 201810055707 A CN201810055707 A CN 201810055707A CN 110061055 A CN110061055 A CN 110061055A
- Authority
- CN
- China
- Prior art keywords
- silicon carbide
- source
- doped
- layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 129
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 28
- 230000015556 catabolic process Effects 0.000 claims abstract description 26
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 10
- 238000000407 epitaxy Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 132
- -1 Silicon carbide (SiC) metal oxide Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003381 stabilizer Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000632 Alusil Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002216 antistatic agent Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005404 monopole Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种碳化硅复合MOS器件及制作方法，包括MOS单元和过压保护单元，过压保护单元的导通电压介于碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，过压保护单元包括：第一绝缘介质层；二极管掺杂层，设于第一绝缘介质层上，包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足公式|x‑y|＝1，并且x个P型掺杂区与y个N型掺杂区间隔排列，二极管掺杂层两侧的各一个掺杂区分别连接MOS单元的源极和栅极；从一个P型掺杂区表面沿正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的导体结构，且导体结构数量小于x且小于y。该器件能有效避免栅源之间遭受异常高脉冲电压或静电击穿而损坏，提高了器件可靠性。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种碳化硅复合MOS器件及碳化硅复合MOS器件的制作方法。
背景技术
碳化硅(SiC)金属氧化物半导体场效应管(MOSFET)是一种多数载流子导电的单极型电压控制器件，具有开关速度快、高频性能好、反向电压高等优点。因此，在高性能的开关电源、电机控制、智能电网、电动汽车、轨道交通领域获得越来越多的应用。现有的普通型SiC MOS器件，由于其内在设计结构和工艺制程限制，其栅极、源极之间抗电压击穿能力较弱，容易遭受异常高脉冲电压或静电击穿而损坏，器件可靠性差。并且由于碳化硅MOS器件栅氧化层与衬底SiC界面态的影响，使得其栅源之间正反向击穿电压值不一样，即栅源反向击穿电压远低于栅源正向击穿电压(Si衬底的MOS器件的栅源之间正反向击穿电压值一样)。
目前在市场上的主要解决措施有：包装采用抗静电或导电材料；装配时人体、工作台和电烙铁接地；测试时所有仪器外壳和工作台良好接地等；在器件应用中，选用脉冲电压极低的驱动电路以及在栅极、源极间并联稳压管将栅极电压限制在稳压管的稳压值以下，以保护SiC MOS器件不被击穿。此外，如果在包装、装配、测试中的预防措施执行不恰当或不到位或者在器件应用中对驱动电路的设计(或选择)不合理，驱动电压存在脉冲杂波，普通型SiC MOS器件仍存在被损伤的风险。在器件应用中选取合适的稳压管以及稳压管的设计成本等也是不可忽略的问题。
发明内容
基于此，有必要提供一种能在降低碳化硅MOS器件使用成本、并且能提高栅极、源极之间抗电压击穿能力的碳化硅复合MOS器件及碳化硅复合MOS器件的制作方法。
一种碳化硅复合MOS器件，包括MOS单元，还包括过压保护单元，所述过压保护单元的导通电压介于所述碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，所述过压保护单元包括：
第一绝缘介质层；
二极管掺杂层，设于所述第一绝缘介质层上，包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足|x-y|＝1，并且所述x个P型掺杂区与y个N型掺杂区间隔排列，所述二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线电性连接所述MOS单元的栅极，另一个通过源极导线电性连接所述MOS单元的源极，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向；
导体结构，从一个P型掺杂区表面沿所述正方向延伸至相邻的N型掺杂区表面以将这个PN结短接，且被短接的PN结的数量小于x且小于y。
在其中一个实施例中，所述N型掺杂区为N+型掺杂区。
在其中一个实施例中，所述过压保护单元还包括覆盖所述二极管掺杂层表面的第二绝缘介质层，所述第二绝缘介质层开设有容置所述栅极导线、源极导线及各所述导体结构的通孔。
在其中一个实施例中，所述第一绝缘介质层的材料为硅的氧化物。
在其中一个实施例中，所述二极管掺杂层包括4个P型掺杂区和5个N型掺杂区。
在其中一个实施例中，所述MOS单元包括：
漏金属层；
N型碳化硅衬底，设于所述漏金属层上；
N型碳化硅外延层，设于所述碳化硅衬底上且掺杂浓度低于所述碳化硅衬底；
P阱，设于所述碳化硅外延层内；
源极N型区，设于所述P阱内；
源极P型区，设于所述P阱内；
源金属层，设于所述源极N型区和源极P型区表面；
栅氧化层，设于所述碳化硅外延层表面且延伸至所述P阱边缘；
多晶硅栅，设于所述栅氧化层上；
所述过压保护单元设于所述碳化硅外延层上。
在其中一个实施例中，所述MOS单元包括：
漏金属层；
N型碳化硅衬底，设于所述漏金属层上；
N型碳化硅外延层，设于所述碳化硅衬底上且掺杂浓度低于所述碳化硅衬底；
P阱，设于所述碳化硅外延层内；
源极N型区，设于所述P阱内；
源极P型区，设于所述P阱内；
源金属层，设于所述源极N型区和源极P型区表面；
沟槽栅极结构，设于所述碳化硅外延层上，并且与所述P阱相邻，所述沟槽栅极结构的深度大于所述P阱的阱深，所述沟槽栅极结构包括覆盖于沟槽内表面的栅氧化层和填充于所述沟槽内的多晶硅栅；
所述过压保护单元设于所述碳化硅外延层上。
在其中一个实施例中，所述N型碳化硅衬底为N+型碳化硅衬底，所述N型碳化硅外延层为N-型碳化硅外延层，所述MOS单元还包括：第三绝缘介质层，覆盖于所述多晶硅栅表面。
另一方面，本发明还提供一种碳化硅复合MOS器件的制作方法，所述碳化硅复合MOS器件包括MOS单元和过压保护单元，所述过压保护单元的导通电压介于所述碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，所述方法包括：
提供N型碳化硅衬底；
在所述N型碳化硅衬底上外延形成N型碳化硅外延层；
在所述N型外延层上形成第一绝缘介质层；
在所述第一绝缘介质层上形成多晶硅层；
刻蚀所述多晶硅层和第一绝缘介质层形成栅氧化层和多晶硅栅；
通过掺杂工艺在所述N型外延层内形成所述MOS单元的P阱，在所述P阱内形成源极N型区和源极P型区，在所述多晶硅层内形成所述过压保护单元的二极管掺杂层；所述二极管掺杂层包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足|x-y|＝1，并且所述x个P型掺杂区与y个N型掺杂区间隔排列；
在所述源极N型区和源极P型区上形成源金属层，在所述二极管掺杂层上形成栅极导线、源极导线及导体结构，使所述二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线电性连接所述多晶硅栅，另一个通过源极导线电性连接所述源金属层，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向，所述二极管掺杂层上设有从一个P型掺杂区表面沿所述正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的所述导体结构，且被短接的PN结的数量小于x且小于y。
在其中一个实施例中，所述在所述源极N型区和源极P型区上形成源金属层的步骤之前，还包括在1000(1±10％)℃的温度下对掺杂的离子退火的步骤。
上述碳化硅复合MOS器件，过压保护单元是由二极管掺杂层、第一绝缘介质层和导体结构构成。二极管掺杂层包括间隔排列的x个P型掺杂区和y个N型掺杂区，并且过压保护单元串联于MOS器件的栅极和源极之间，间隔排列的x个P型掺杂区和y个N型掺杂区构成多个保护二极管。二极管掺杂层上设有从一个P型掺杂区表面沿正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的导体结构，该导体结构使得栅源之间加正向电压时串入的保护二极管的数量大于栅源之间加反向电压(即源栅之间加正向电压)时串入的保护二极管的数量，具体的数量可根据实际的碳化硅MOS器件需求来确定。从而在栅源反向击穿电压远低于栅源正向击穿电压的情况下，上述碳化硅复合MOS器件也能有效避免栅极和源极遭受异常高脉冲电压或静电击穿而损坏，也有效避免了碳化硅MOS器件在包装、装配及测试等过程被击穿，提高了器件可靠性；并且在碳化硅复合MOS器件应用时，也不需要针对防止栅极和源极之间的击穿来特意设计额外的驱动电路，有效的降低了碳化硅MOS器件使用成本。
附图说明
图1是一实施例中碳化硅复合MOS器件的结构示意图；
图2为图1中碳化硅复合MOS器件的等效电路结构图；
图3为另一实施例中碳化硅复合MOS器件的结构示意图；
图4为一实施例中碳化硅复合MOS器件的制作方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所引用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中碳化硅复合MOS器件的结构示意图。
在本实施例中，该碳化硅复合MOS器件包括：过压保护单元40和MOS单元90，过压保护单元40包括第一绝缘介质层401、二极管掺杂层和导体结构405，该二极管掺杂层设于第一绝缘介质层401上，包括x个P型掺杂区403和y个N型掺杂区404，x和y都为大于2的自然数，满足|x-y|＝1，并且x个P型掺杂区403与y个N型掺杂区404间隔排列，二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线406电性连接MOS单元90的栅极，另一个通过源极导线407电性连接MOS单元90的源极，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向。二极管掺杂层上设有从一个P型掺杂区表面沿正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的导体结构405，且被短接的PN结的数量小于x且小于y，即导体结构405的数量小于x且小于y。
二极管掺杂层包括间隔排列的x个P型掺杂区403和y个N型掺杂区404，并且过压保护单元40串联于MOS器件的栅极和源极之间，间隔排列的x个P型掺杂区403和y个N型掺杂区404构成多个保护二极管，过压保护单元40的导通电压介于碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，从而使该碳化硅复合MOS器件能正常工作，不致于栅源之间的电压稍高于驱动电压就被嵌位，也可使该碳化硅复合MOS器件受到异常脉冲电压或静电冲击时，保护二极管能先行导通，进行泄放能量的同时，将栅源之间的电压嵌制在该碳化硅复合MOS器件可以承受的损毁电压之下。
上述碳化硅复合MOS器件，过压保护单元40是由二极管掺杂层、第一绝缘介质层401和导体结构405构成。二极管掺杂层包括间隔排列的x个P型掺杂区403和y个N型掺杂区404，并且过压保护单元40串联于MOS器件的栅极和源极之间，间隔排列的x个P型掺杂区403和y个N型掺杂区404构成多个保护二极管。二极管掺杂层上设有从一个P型掺杂区表面沿正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的导体结构405，该导体结构405使得栅源之间加正向电压时串入的保护二极管的数量大于栅源之间加反向电压(即源栅之间加正向电压)时串入的保护二极管的数量，具体的数量可根据实际的碳化硅MOS器件需求来确定。从而在栅源反向击穿电压远低于栅源正向击穿电压的情况下，上述碳化硅复合MOS器件也能有效避免栅极和源极遭受异常高脉冲电压或静电击穿而损坏，也有效避免了碳化硅MOS器件在包装、装配及测试等过程被击穿，提高了器件可靠性；并且在碳化硅复合MOS器件应用时，也不需要针对防止栅极和源极之间的击穿来特意设计额外的驱动电路，有效的降低了碳化硅MOS器件使用成本。
在一个实施例中，二极管掺杂层两侧的掺杂区均为N型掺杂区404，则该两侧N型掺杂区中的一个通过栅极导线406连接MOS单元90的栅极，另一个通过源极导线407电性连接MOS单元90的源极。在其他实施例中，二极管掺杂层两侧的掺杂区也可均为P型掺杂区403，即两侧P型掺杂区中的一个通过栅极导线406连接MOS单元90的栅极，另一个通过源极导线407电性连接MOS单元90的源极。
请继续参阅图1和结合图2，在一个实施例中，二极管掺杂层包括4个P型掺杂区403和5个N型掺杂区404，二极管掺杂层两侧的掺杂区均为N型掺杂区404，则该两侧N型掺杂区中的一个N型掺杂区404通过栅极导线406连接MOS单元90的栅极，另一个N型掺杂区404通过源极导线407电性连接MOS单元90的源极。导体结构405可使栅源(栅极和源极)之间加正向电压时串入的保护二极管的数量大于栅源之间加反向电压(即源栅之间加正向电压)时串入的保护二极管的数量。在本实施例中，导体结构405的数量为3个(如图1中所示)，栅源之间加正向电压时，栅源串入的保护二极管的数量为4个，栅源之间加反向电压时，源栅之间串入的保护二极管的数量为1个(如图2中所示)，具体的数量可根据实际的碳化硅MOS器件需求来确定。例如，根据实际需要导体结构405的数量为2个或者1个，但是在二极管掺杂层分别为间隔排列的4个P型掺杂区403和5个N型掺杂区404是情况下，导体结构405的数量最多为3个，最少为1个，目的是保证栅源之间加正向电压时串入的保护二极管的数量大于栅源之间加反向电压(即源栅之间加正向电压)时串入的保护二极管的数量，导体结构405具体的设定位置可根据实际需要而定，包括但不限于图1中所示的位置。
保护二极管是指相对于栅源之间加正向(或反向)电压时，对防止栅源之间(或源栅之间)击穿而进行保护的反向二极管。在其他实施例中，间隔设置的x个P型掺杂区403和y个N型掺杂区404的数量可根据实际情况而定，P型掺杂区与N型掺杂区的相对位置也可以互换。
在其中一个实施例中，一个保护二极管的最大保护电压为5V，含有该间隔排列设置的4个P型掺杂区和5个N型掺杂区的过压保护单元40的碳化硅复合MOS器件，能保护栅源正向电压之间高于20V和保护栅源反向电压大于5V的情况下该MOS器件不被击穿，具体的电压保护值可根据实际需要来确定。
在一个实施例中，N型掺杂区为N+型掺杂区。
在一个实施例中，过压保护单元40还包括覆盖二极管掺杂层表面的第二绝缘介质层402，第二绝缘介质层402开设有容置栅极导线406、源极导线407及各导体结构405的通孔。
在一个实施例中，第一绝缘介质层401和第二绝缘介质层402的材料为硅的氧化物，具有隔离绝缘的作用。
请继续参阅图1，在一个实施例中，MOS单元90是平面栅型MOS单元，MOS单元90包括：漏金属层10、N型碳化硅衬底20、N型碳化硅外延层30、P阱900、源极N型区901、源极P型区902、源金属层906、栅氧化层903以及多晶硅栅904。N型碳化硅衬底20设于漏金属层10上；N型碳化硅外延层30设于N型碳化硅衬底20上且掺杂浓度低于碳化硅衬底20；P阱900设于N型碳化硅外延层30内；源极N型区901设于P阱900内；源极P型区902设于P阱900内；源金属层906设于源极N型区901和源极P型区902表面；栅氧化层903设于碳化硅外延层30表面且延伸至P阱900边缘；多晶硅栅904设于栅氧化层903上，过压保护单元40设于碳化硅外延层30上。
请参阅图3，图3为另一实施例中沟槽栅型碳化硅复合MOS器件的结构示意图，在本实施例中，MOS单元90是沟槽栅型MOS单元，该沟槽栅型MOS单元90包括：漏金属层10、N型碳化硅衬底20、N型碳化硅外延层30、P阱900、源极N型区901、源极P型区902、源金属层906以及沟槽栅极结构，N型碳化硅衬底20设于漏金属层10上；N型碳化硅外延层30设于N型碳化硅衬底20上且掺杂浓度低于碳化硅衬底20；P阱900设于N型碳化硅外延层30内；源极N型区901设于P阱900内；源极P型区902设于P阱900内；源金属层906设于源极N型区901和源极P型区902表面；沟槽栅极结构设于N型碳化硅外延层30上，并且与P阱900相邻，沟槽栅极结构的深度大于P阱900的阱深，沟槽栅极结构包括覆盖于沟槽内表面的栅氧化层903和填充于沟槽内的多晶硅栅904，过压保护单元40设于碳化硅外延层30上。
在一个实施例中，N型碳化硅衬底20为N+型碳化硅衬底，N型碳化硅外延层30为N-型碳化硅外延层。
请继续参阅图1或图3，在一个实施例中，MOS单元还包括：第三绝缘介质层905，源极引出端50，漏极引出端60及栅极引出端(图中未示)，该第三绝缘介质层905覆盖于多晶硅栅904表面；栅极引出端与多晶硅栅904电性连接；源极引出端50与源金属层906电性连接，漏极引出端60与漏金属层10电性连接。多晶硅栅904加正电压时(即栅极引出端加正电压时)，MOS单元90的源金属层906和漏金属层10之间形成导电沟道，也就是反型层。当漏金属层10上有电压时(即漏极引出端60加电压时)，导电沟道中有电流流过。
栅极引出端就是栅极接触电极(简称栅极)，源极引出端50就是源极接触电极(简称源极)，漏极引出端60就是漏极接触电极(简称漏极)。在一个实施例中，栅极引出端、源极引出端50和漏极引出端60的材料为铜、铝、铝硅合金、钛、氮化钛、钨、多晶硅或金属硅化物中的至少一种。
参见图4，图4为一实施例中碳化硅复合MOS器件的制作方法的流程图。
在本实施例中，碳化硅复合MOS器件包括MOS单元和过压保护单元，过压保护单元的导通电压介于碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，该碳化硅复合MOS器件的制作方法包括：
S100，提供N型碳化硅衬底。
S200，在N型碳化硅衬底上外延形成N型碳化硅外延层。
在N型碳化硅衬底上外延形成N型碳化硅外延层，N型碳化硅外延层的掺杂浓度低于N型碳化硅衬底的掺杂浓度。在一个实施例中，N型碳化硅衬底为N+型碳化硅衬底，N型碳化硅外延层为N-型碳化硅外延层。
S300，在N型碳化硅外延层上形成第一绝缘介质层。
在N型碳化硅外延层上形成第一绝缘介质层，第一绝缘介质层具有隔离绝缘的作用，在一个实施例中，在N型碳化硅外延层上淀积第一绝缘介质层。
S400，在第一绝缘介质层上形成多晶硅层。
S500，刻蚀多晶硅层和第一绝缘介质层形成栅氧化层、多晶硅栅及待制作二极管掺杂层的多晶硅层。
通过刻蚀工艺，刻蚀步骤S300中形成的第一绝缘介质层和步骤S400中形成的多晶硅层，从而形成MOS单元的栅氧化层和多晶硅栅的步骤及刻蚀形成待制作二极管掺杂层的多晶硅层的步骤，可以使用同一个工序来完成，也可以分不同的工序来完成，根据实际需要选择。
S600，通过掺杂工艺在N型碳化硅外延层内形成MOS单元的P阱。
S700，在P阱内形成源极N型区和源极P型区，在待制作二极管掺杂层的多晶硅层内形成过压保护单元的二极管掺杂层。
通过掺杂工艺，在步骤S600的P阱中形成源极N型区和源极P型区的步骤和在步骤S500中待制作二极管掺杂层的多晶硅层内形成过压保护单元的二极管掺杂层的步骤可以使用同一个工序来完成，也可以分不同的工序来完成，根据实际需要选择。二极管掺杂层包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足|x-y|＝1，并且x个P型掺杂区与y个N型掺杂区间隔排列。
S800，在源极N型区和源极P型区上形成源金属层，在二极管掺杂层上形成栅极导线、源极导线及导体结构。
在源极N型区和源极P型区上形成源金属层，在二极管掺杂层上形成栅极导线、源极导线及导体结构，使二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线电性连接多晶硅栅，另一个通过源极导线电性连接源金属层，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向，二极管掺杂层上设有从一个P型掺杂区表面沿正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的导体结构，且被短接的PN结的数量小于x且小于y。
在一个实施例中，步骤S800之前还包括在1000(1±10％)℃的温度下对掺杂的离子退火的步骤，退火时间1小时，温度更高、时间更长的退火会使得P型掺杂区掺杂的离子浓度变淡，从而改变二极管掺杂层的击穿特性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种碳化硅复合MOS器件，包括MOS单元，其特征在于，还包括过压保护单元，所述过压保护单元的导通电压介于所述碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，所述过压保护单元包括：
第一绝缘介质层；
二极管掺杂层，设于所述第一绝缘介质层上，包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足|x-y|＝1，并且所述x个P型掺杂区与y个N型掺杂区间隔排列，所述二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线电性连接所述MOS单元的栅极，另一个通过源极导线电性连接所述MOS单元的源极，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向；
导体结构，从一个P型掺杂区表面沿所述正方向延伸至相邻的N型掺杂区表面以将这个PN结短接，且被短接的PN结的数量小于x且小于y。
2.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述N型掺杂区为N+型掺杂区。
3.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述过压保护单元还包括覆盖所述二极管掺杂层表面的第二绝缘介质层，所述第二绝缘介质层开设有容置所述栅极导线、源极导线及各所述导体结构的通孔。
4.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述第一绝缘介质层的材料为硅的氧化物。
5.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述二极管掺杂层包括4个P型掺杂区和5个N型掺杂区。
6.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述MOS单元包括：
漏金属层；
N型碳化硅衬底，设于所述漏金属层上；
N型碳化硅外延层，设于所述碳化硅衬底上且掺杂浓度低于所述碳化硅衬底；
P阱，设于所述碳化硅外延层内；
源极N型区，设于所述P阱内；
源极P型区，设于所述P阱内；
源金属层，设于所述源极N型区和源极P型区表面；
栅氧化层，设于所述碳化硅外延层表面且延伸至所述P阱边缘；
多晶硅栅，设于所述栅氧化层上；
所述过压保护单元设于所述碳化硅外延层上。
7.根据权利要求1所述的碳化硅复合MOS器件，其特征在于，所述MOS单元包括：
漏金属层；
N型碳化硅衬底，设于所述漏金属层上；
N型碳化硅外延层，设于所述碳化硅衬底上且掺杂浓度低于所述碳化硅衬底；
P阱，设于所述碳化硅外延层内；
源极N型区，设于所述P阱内；
源极P型区，设于所述P阱内；
源金属层，设于所述源极N型区和源极P型区表面；
沟槽栅极结构，设于所述碳化硅外延层上，并且与所述P阱相邻，所述沟槽栅极结构的深度大于所述P阱的阱深，所述沟槽栅极结构包括覆盖于沟槽内表面的栅氧化层和填充于所述沟槽内的多晶硅栅；
所述过压保护单元设于所述碳化硅外延层上。
8.根据权利要求6或7所述的碳化硅复合MOS器件，其特征在于，所述N型碳化硅衬底为N+型碳化硅衬底，所述N型碳化硅外延层为N-型碳化硅外延层，所述MOS单元还包括：第三绝缘介质层，覆盖于所述多晶硅栅表面。
9.一种碳化硅复合MOS器件的制作方法，其特征在于，所述碳化硅复合MOS器件包括MOS单元和过压保护单元，所述过压保护单元的导通电压介于所述碳化硅复合MOS器件的栅源驱动电压和栅源击穿电压之间，所述方法包括：
提供N型碳化硅衬底；
在所述N型碳化硅衬底上外延形成N型碳化硅外延层；
在所述N型外延层上形成第一绝缘介质层；
在所述第一绝缘介质层上形成多晶硅层；
刻蚀所述多晶硅层和第一绝缘介质层形成栅氧化层和多晶硅栅；
通过掺杂工艺在所述N型外延层内形成所述MOS单元的P阱，在所述P阱内形成源极N型区和源极P型区，在所述多晶硅层内形成所述过压保护单元的二极管掺杂层；所述二极管掺杂层包括x个P型掺杂区和y个N型掺杂区，x和y都为大于2的自然数，满足|x-y|＝1，并且所述x个P型掺杂区与y个N型掺杂区间隔排列；
在所述源极N型区和源极P型区上形成源金属层，在所述二极管掺杂层上形成栅极导线、源极导线及导体结构，使所述二极管掺杂层两侧的各一个掺杂区的其中一个通过栅极导线电性连接所述多晶硅栅，另一个通过源极导线电性连接所述源金属层，其中电性连接栅极的掺杂区指向电性连接源极的掺杂区的方向为正方向，所述二极管掺杂层上设有从一个P型掺杂区表面沿所述正方向延伸至相邻的N型掺杂区表面以将这个PN结短接的所述导体结构，且被短接的PN结的数量小于x且小于y。
10.根据权利要求9所述的碳化硅复合MOS器件的制作方法，其特征在于，所述在所述源极N型区和源极P型区上形成源金属层的步骤之前，还包括在1000(1±10％)℃的温度下对掺杂的离子退火的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055707.0A CN110061055A (zh) | 2018-01-19 | 2018-01-19 | 碳化硅复合mos器件及碳化硅复合mos器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810055707.0A CN110061055A (zh) | 2018-01-19 | 2018-01-19 | 碳化硅复合mos器件及碳化硅复合mos器件的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110061055A true CN110061055A (zh) | 2019-07-26 |
Family
ID=67315323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810055707.0A Pending CN110061055A (zh) | 2018-01-19 | 2018-01-19 | 碳化硅复合mos器件及碳化硅复合mos器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110061055A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113497026A (zh) * | 2020-04-03 | 2021-10-12 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
| CN117096153A (zh) * | 2023-10-18 | 2023-11-21 | 荣湃半导体（上海）有限公司 | 集成esd的mosfet器件及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680089A1 (en) * | 1994-04-28 | 1995-11-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Power semiconductor device with overvoltage protection circuit integrated structure, and related manufacturing process |
| US20010009287A1 (en) * | 1997-03-17 | 2001-07-26 | Fuji Electric, Co., Ltd. | High breakdown voltage MOS type semiconductor apparatus |
| US20090039432A1 (en) * | 2007-08-09 | 2009-02-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| US20120049187A1 (en) * | 2010-09-01 | 2012-03-01 | Renesas Electronics Corporation | Semiconductor device |
-
2018
- 2018-01-19 CN CN201810055707.0A patent/CN110061055A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0680089A1 (en) * | 1994-04-28 | 1995-11-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Power semiconductor device with overvoltage protection circuit integrated structure, and related manufacturing process |
| US20010009287A1 (en) * | 1997-03-17 | 2001-07-26 | Fuji Electric, Co., Ltd. | High breakdown voltage MOS type semiconductor apparatus |
| US20090039432A1 (en) * | 2007-08-09 | 2009-02-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| US20120049187A1 (en) * | 2010-09-01 | 2012-03-01 | Renesas Electronics Corporation | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113497026A (zh) * | 2020-04-03 | 2021-10-12 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
| CN113497026B (zh) * | 2020-04-03 | 2023-11-07 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
| CN117096153A (zh) * | 2023-10-18 | 2023-11-21 | 荣湃半导体（上海）有限公司 | 集成esd的mosfet器件及其制备方法 |
| CN117096153B (zh) * | 2023-10-18 | 2024-01-19 | 荣湃半导体（上海）有限公司 | 集成esd的mosfet器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101778512B1 (ko) | 2 단자 다중채널 ｅｓｄ 장치 및 그것을 위한 방법 | |
| CN210296387U (zh) | 沟槽二极管和功率半导体器件 | |
| US8089095B2 (en) | Two terminal multi-channel ESD device and method therefor | |
| US8004036B2 (en) | MOSFET-Schottky rectifier-diode integrated circuits with trench contact structures for device shrinkage and performance improvement | |
| US9559092B2 (en) | Electronic device including a diode | |
| US11056480B2 (en) | Method of forming a TVS semiconductor device | |
| CN101847663A (zh) | 一种瞬间电压抑制器及形成瞬间电压抑制器的方法 | |
| US10249752B2 (en) | Semiconductor devices having segmented ring structures | |
| CN109962111A (zh) | 半导体器件及其制造方法 | |
| CN108400136A (zh) | 具有肖特基二极管的finfet esd装置 | |
| CN105789331B (zh) | 半导体整流器件及其制作方法 | |
| KR20080073313A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20130163139A1 (en) | Variable breakdown transient voltage suppressor | |
| CN106252397A (zh) | 具有降低的发射极效率的半导体器件 | |
| TWI591792B (zh) | 靜電放電裝置及其製造方法 | |
| CN110061055A (zh) | 碳化硅复合mos器件及碳化硅复合mos器件的制作方法 | |
| CN109585562B (zh) | 具有阴极短路结构的双向功率mosfet结构 | |
| TW201711188A (zh) | 半導體裝置 | |
| CN112151532B (zh) | 用于静电防护的半导体器件 | |
| CN115732494A (zh) | Igbt器件的元胞结构、igbt器件及igbt短路保护电路 | |
| KR20210071854A (ko) | 비대칭 항복 전압을 갖는 tvs 다이오드 및 어셈블리 | |
| CN219303673U (zh) | 单向高电压穿通瞬态电压抑制器件 | |
| CN212659544U (zh) | 一种不对称瞬态电压抑制器件产品 | |
| CN211858656U (zh) | 一种功率半导体器件及其边缘终端区结构 | |
| CN114078836A (zh) | 一种静电防护器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190726 |