KR20210071854A - 비대칭 항복 전압을 갖는 tvs 다이오드 및 어셈블리 - Google Patents

비대칭 항복 전압을 갖는 tvs 다이오드 및 어셈블리 Download PDF

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KR20210071854A
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tvs
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지안페이 쳉
잉다 카이
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리텔퓨즈 세미컨덕터 (우시) 씨오., 엘티디.
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Abstract

일 구체 예에서, 비대칭 TVS 장치는 내부 영역을 포함하는 반도체 기판 - 내부 영역은 제1 극성을 갖음 -, 및 반도체 기판의 제1 표면 상에 배치되는 제1 표면 영역 - 제 1 표면 영역은 제 2 극성을 포함하고, 제1 극성과 반대임 - 을 포함할 수 있다. 비대칭 TVS 장치는 또한 제2 극성을 포함하고, 제1 표면 반대편의 반도체 기판의 제2 표면 상에 배치된 제 2 표면 영역을 포함할 수 있고, 제1 표면 영역은 제1 도펀트 농도를 포함하고, 및 제2 표면 영역은 제1 도펀트 농도보다 큰 제2 도펀트 농도를 포함한다.

Description

비대칭 항복 전압을 갖는 TVS 다이오드 및 어셈블리{TVS Diode and Assembly Having Asymmetric Breakdown Voltage}
실시예는 서지 보호 장치(surge protection device) 분야, 특히 과전압 보호 장치 및 재설정 가능한 퓨즈에 관한 것이다.
서지 보호 장치는 구성 요소, 장치 또는 시스템을 과전압 오류 상태(over-voltage fault condition)로 인한 손상으로부터 보호하는 데 사용되는 과전압 보호 장치뿐만 아니라 과도한 전류 흐름으로부터 구성 요소, 장치 또는 시스템을 보호하는 데 사용되는 퓨즈를 포함한다. 과전압 보호 장치(overvoltage protection device) 분야에서, 단방향 TVS에 사용할 수 있는 과도 전압 억제기(transient voltage suppressor)(TVS) 다이오드와 같은 다이오드는 신호가 단방향이거나 항상 기준 전압(reference voltage)(일반적으로 접지)보다 높거나 낮은 회로 노드를 보호하는 데 가장 적합하다.
자동차 회로 분야에서, 보호 요구 사항에는 다른 항복 전압 요구 사항이 포함될 수 있다.
예를 들면, 점프 스타트 요구 사항(jump start requirement)은 전압이 특정 전압 임계 값 아래로 유지되어야 하는 반면, 역 극성 보호(reverse polarity protection)는 전압이 상이한 전압 임계 값을 초과하지 않도록 요구할 수 있다.
이들 및 다른 고려 사항과 관련하여 본 개시 내용이 제공된다.
예시적인 실시예는 개선된 보호 장치(protection device)에 관한 것이다. 일 구체 예에서, 비대칭 과도 전압 억제(TVS) 장치(asymmetric transient voltage suppression(TVS) device)가 제공된다. 비대칭 TVS 장치는 내부 영역(inner region)을 포함하는 반도체 기판(semiconductor substrate), 내부 영역이 제1 극성(first polarity)을 갖고, 및 반도체 기판의 제1 표면(first surface) 상에 배치되는 제1 표면 영역(first surface region), 상기 제1 표면 영역은 제1 극성과 반대인 제2 극성(second polarity)을 포함할 수 있다. 비대칭 TVS 장치는 또한 제2 극성을 포함하고 및 제1 표면에 대향하는 반도체 기판의 제2 표면(second surface) 상에 배치된 제2 표면 영역(second surface region)을 포함할 수 있고, 제1 표면 영역은 제1 도펀트 농도(first dopant concentration)를 포함하고, 및 제2 표면 영역은 제1 도펀트 농도보다 큰, 제2 도펀트 농도(second dopant concentration)를 포함한다.
추가 구체 예에서, 비대칭 과도 전압 억제(TVS) 장치를 형성하는 방법이 제공된다. 방법은 제1 극성의 제1 도펀트(first dopant)를 포함하고, 및 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 정의하는, 반도체 기판을 제공하는 단계를 포함할 수 있다. 방법은 또한 반도체 기판의 제1 산화 공정(oxidation process)을 수행하는 단계를 포함할 수 있으며, 제1 산화물 층(first oxide layer)은 제1 표면 상에 형성되고 제2 산화물 층(second oxide layer)은 제2 표면 상에 형성된다. 상기 방법은 반도체 기판의 제1 표면의 적어도 제1 영역(first region)에서 제1 산화물 층을 제거하는 단계, 및 제1 도핑 공정(first doping process)을 수행하는 단계를 더 포함할 수 있고, 제1 도핑 공정은 제1 극성에 반대되는 제2 극성의 제2 도펀트(second dopant)의 제1 농도를 갖는 제1 표면 상에 제1 표면 영역을 생성한다. 방법은 반도체 기판의 제2 산화 공정(second oxidation process)을 수행하는 단계, 여기서 제3 산화물 층(third oxide layer)이 제1 표면 상의 제1 영역 위에 형성되고, 및 제2 표면의 적어도 제2 영역으로부터 제2 산화물 층을 제거하는 단계를 추가로 포함할 수 있다. 방법은 제2 도핑 공정(second doping process)를 수행하는 단계를 추가로 포함할 수 있으며, 여기서 제2 도핑 공정은 제1 농도(first concentration) 보다 큰 제2 극성의 제2 도펀트의 제2 농도(second concentration)를 갖는 제2 표면 상에 제2 표면 영역을 생성한다.
추가 실시예에서, 비대칭 과도 전압 억제(TVS) 장치는 제1 극성을 갖는 내부 영역을 포함하는 반도체 기판을 포함할 수 있다. 반도체 기판은 반도체 기판의 제1 표면 상에 배치되는 제1 표면 영역 - 제1 표면 영역은 제2 극성을 포함함 -; 및 제2 극성을 포함하고 제1 표면에 대향하는 반도체 기판의 제2 표면 상에 배치된 제2 표면 영역을 포함할 수 있다. 따라서, 제1 표면 영역 및 내부 영역은 제1 극성 및 제1 항복 전압(first breakdown voltage)을 갖는 제1 TVS 다이오드를 정의하고, 및 제2 표면 영역 및 내부 영역은 제2 극성 및 상기 제1 항복 전압 보다 큰 제2 항복 전압(second breakdown voltage)을 갖는 제2 TVS 다이오드를 정의한다.
도 1은 본 개시 내용의 다양한 실시예들에 따른 보호 장치의 측 단면도를 제공한다.
도 2a-2i는 본 개시 내용의 실시예들에 따른, 보호 장치의 합성의 예시적인 단계를 도시한다;
도 3은 예시적인 항복 전압 데이터를 제공한다.
도 4는 예시적인 공정 흐름을 도시한다.
도 5는 메사 TVS 실시예의 일반적인 구조를 도시한다. 및
도 6은 평면 TVS 실시예의 일반적인 구조를 도시한다.
본 실시예는 예시적인 실시예가 도시된 첨부 도면을 참조하여 이하에서 보다 완전하게 설명될 것이다. 실시예는 여기에 설명된 실시예에 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 본 개시가 철저하고 완전하고 당업자에게 그 범위를 완전히 전달할 수 있도록 제공된다. 도면에서 같은 숫자는 전체적으로 같은 요소를 나타낸다.
다음의 설명 및/또는 청구 범위에서, "상에(On)", "위에 있는(overlying)", "상에 배치된(disposed on)" 및 "위에(over)"라는 용어는 다음의 설명 및 청구 범위에서 사용될 수 있다. "상에", "위에 있는", "상에 배치된" 및 "위에"는 둘 이상의 요소가 서로 직접 물리적으로 접촉하고 있음을 나타내기 위해 사용될 수 있다. 또한, "상에", "위에 있는", "상에 배치된" 및 "위에"라는 용어는 둘 이상의 요소가 서로 직접 접촉하지 않음을 의미할 수 있다. 예를 들어, "위에(over)"는 한 요소가 서로 접촉하지 않고 다른 요소 위에 있고 두 요소 사이에 다른 요소 또는 요소가 있을 수 있음을 의미할 수 있다. 또한, 용어 "및/또는"은 "및"을 의미할 수 있으며, "또는"을 의미할 수 있으며, "배타적-또는"을 의미할 수 있으며, "하나"를 의미할 수 있으며, "일부이지만 전부는 아님"을 의미할 수 있다. "둘 중 하나"를 의미할 수 있고/있거나 "둘 다"를 의미할 수 있지만, 청구된 주제의 범위는 이 점에서 제한되지 않는다.
다양한 실시예에서, 통신 라인과 같은 전기 부품, 시스템 또는 전기 라인을 보호하기 위한 보호 장치 및 어셈블리가 제공된다. 다양한 실시예는 양 측면 과도 전압 억제(TVS) 다이오드로 배열된 보호 장치를 포함할 수 있다.
도 5 및 도 6을 참조하면, 본 실시예에 따르면 양 측면 TVS 다이오드 장치는 메사 장치(mesa device)(500) 또는 평면 장치(planar device)(600)로 배열될 수 있다. 일반적으로 어느 장치에서나 실리콘과 같은 단결정 기판이 사용될 수 있다. 도 5에 도시된 바와 같이, 메사 장치(500)의 내부 영역(inner region)(502)은 N 형 영역으로 도핑될 수 있으며, 한편, 제1 측면(first side)의 표면 영역(504)은 P 형 영역일 수 있고, 제2 측면(second side)의 표면 영역(surface region)(506)은 또한 P 형 영역일 수 있다. 도 6에 도시된 바와 같이, 평면 장치(600)의 내부 영역(602)은 N 형 영역과 같은 제1 도펀트로 도핑 될 수 있으며, 제1 측면의 표면 영역(604)은 예를 들어 P 형 영역을 형성하기 위해 제2 도펀트로 도핑 될 수 있고, 제2 측면 상의 표면 영역(606)은 또한 P 형 영역일 수 있다. 메사 장치(500)의 분리 구조(isolation structure)(508)는 당 업계에 알려진 바와 같이 평면 장치(600)의 분리 구조(608)와 다르게 형성될 수 있다. 아래에서 설명하는 것처럼 양 측면 메사 TVS 장치 또는 평면 TVS 장치에서, 항복 전압(breakdown voltage)은 표면 영역에서 도펀트 농도를 조정하는 것과 같이 서로 다른 측면에서 다르게 설계될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 보호 장치(100)의 측 단면도를 제공한다. 보호 장치(100)는 단결정 실리콘 또는 유사한 적절한 반도체 재료와 같은 기판(substrate)(102) 내에 형성될 수 있다. 보호 장치(100)는 제1 TVS 다이오드(first TVS diode)(140) 및 제2 TVS 다이오드(second TVS diode)(142)를 포함할 수 있으며, 여기서 제1 TVS 다이오드(140) 및 제2 TVS 다이오드(142)는 공통 다이, 즉 기판(102)에 통합된다. 본 개시의 다양한 실시예에 따르면, 제1 TVS 다이오드(140)는 제1 항복 전압(first breakdown voltage)을 특징으로 할 수 있고, 제2 TVS 다이오드는 제1 항복 전압과 상이한 제2 항복 전압을 특징으로 할 수 있다. 따라서, 보호 장치(100)는 반대 극성의 전압 서지에 대해 2 개의 상이한 항복 전압을 특징으로 하는 비대칭 TVS 장치를 형성할 수 있다.
본 개시의 다양한 실시예에 따르면, 보호 장치(protection device)(100)는 내부 영역(inner region)(104)을 포함하고, 내부 영역(104)은 N 형 극성과 같은 제1 극성(first polarity)을 갖는다. 보호 장치(100)는 기판(102)의 제1 표면(first surface)(108) 상에 배치된 제1 표면 영역(first surface region)(106)을 더 포함할 수 있고, 여기서 제1 표면 영역(106)은 p 형 극성과 같은 제2 극성을 포함한다. 보호 장치(100)는 또한 제2 극성을 포함하고 제1 표면(108)에 대향하는 기판(102)의 제2 표면(second surface)(112) 상에 배치된 제2 표면 영역(second surface region)(110)을 포함할 수 있다. 특히, 도 1에 도시된 바와 같이, 내부 영역(104) 및 제1 표면 영역(106)은 제1 항복 전압(first breakdown voltage)을 갖는 제1 TVS 다이오드(140)를 포함하고, 내부 영역(104) 및 제2 표면 영역(110)은 제1 TVS 다이오드(140)와 반대 극성의 제2 TVS 다이오드(142)를 포함하고, 제1 항복 전압과 상이한 제2 항복 전압(second breakdown voltage)을 갖는 것.
일부 비 제한적인 실시예에 따르면, 제1 항복 전압은 15V-20V 범위에 있을 수 있고, 제2 항복 전압은 30V 내지 35V 범위에 있을 수 있다. 특정 실시예에서, 제1 항복 전압은 약 18V 일 수 있고 제2 항복 전압은 약 33V 일 수 있다.
물론 애플리케이션에 따라 다른 전압 범위를 사용할 수도 있다. 제1 TVS 다이오드(140) 및 제2 TVS 다이오드(142)에 대해 서로 다른 항복 전압을 생성하기 위해, 제1 표면 영역(106)은 제1 도펀트 농도를 가질 수 있는 반면, 제2 표면 영역(110)은 제1 도펀트 농도보다 큰 제2 도펀트 농도를 가질 수 있다. 다양한 실시예에서, 제1 도펀트 농도는 약 15V-20V의 항복 전압을 생성하기에 적합한 농도 범위에 있을 수 있으며, 이 농도 범위는 기판의 내부 영역의 도핑 레벨에 따라 달라진다. 유사하게, 제2 도펀트 농도는 약 30V-35V의 항복 전압을 생성하기에 적합한 농도 범위에 있을 수 있으며, 이 농도 범위는 기판의 내부 영역의 도핑 레벨에 따라 달라진다. 한 가지 비 제한적인 예에서, 하나의 P 형 층의 농도는 2E19/cm3의 최대 도펀트 농도를 나타내며 상대적으로 더 깊은 접합 깊이를 나타내어 상대적으로 높은 항복 전압을 생성할 수 있다. 다른 P 형 층은 8E19/cm3의 최대 도펀트 농도를 나타낼 수 있고 상대적으로 얕은 접합 깊이를 나타내어 상대적으로 낮은 항복 전압을 생성할 수 있다.
일반적으로, 당업자에 의해 이해되는 바와 같이, 제1 도펀트 농도 및 제2 도펀트 농도는 또한 내부 영역(104)의 도펀트 농도를 고려하여 제1 TVS 다이오드 및 제2 TVS 다이오드에 대한 목표 항복 전압을 생성하도록 조정될 수 있다.
기판(102)과 같은, 주어진 기판에서, 주어진 다이오드는 평면 다이오드로서 정의될 수 있으며, 여기서 평면 다이오드의 영역은 제1 표면(first surface)(108) 상에 배치된 절연 트렌치(isolation trench)(120) 및 제2 표면(112) 상에 배치된 절연 트렌치(122)와 같은 전기 절연 구성 요소에 의해 정의될 수 있다. 본 개시의 다양한 실시예에 따르면, 제1 표면 영역(first surface region)(106)은 제1 표면 구역(first surface area)을 가질 수 있고, 여기서 제2 표면 영역(110)은 제1 표면 구역과 동일한 제2 표면 구역(second surface area)을 갖는다.
도 2a 내지 2i는 본 개시 내용의 실시예들에 따른 보호 장치의 예시적인 합성 단계를 도시한다. 도 2a에서, 단결정 실리콘 기판과 같은 기판(102)이 제공된다. 그러나, 실시예는 이러한 맥락에서 제한되지 않는다. 기판(102)은 N 형 도펀트와 같은 목표 도펀트 극성 및 목표 레벨의 도펀트 농도에 따라 도핑 될 수 있다. 도 2b에서, 기판(102)은 산화물 층(oxide layer)(150)을 형성하기 위한 산화 공정이 수행된 이후를 도시된다. 다양한 실시예에서, 산화물 층(150)은 제1 표면(108) 및 제2 표면(112) 상에 형성될 수 있다.
도 2c에서, 후속 스테이지가 도시되고, 여기서 산화물 층(150)이 제1 표면(108)으로부터 제거된다. 산화물 층(150)은 다른 실시예에서 제1 표면(108)의 전체 또는 제1 표면(108)의 단지 일부로부터 제거될 수 있다. 도 2d에서, 도펀트 층(dopant layer)(152)이 제1 표면(108) 상에 형성되는 후속 단계가 도시된다. 도펀트 층(152)은 일반적으로 기판(102)의 극성과 반대 극성을 가질 수 있다.
도 2e에서, 제1 표면 영역(first surface region)(154)이 형성된 후속 사례가 도시된다. 제1 표면 영역(154)은 P 형 극성과 같이 기판(102)의 극성과 반대되는 극성의 도펀트로 형성될 수 있다. 제1 표면 영역(154)은 도펀트 층(152)의 도펀트를 기판(102) 내로 구동하기 위해 어닐링에서 구동을 수행함으로써 형성될 수 있다. 따라서, 제1 표면 영역(154)(도 1의 D1 참조)의 층 두께는 도펀트 층(152)의 층 두께뿐만 아니라 드라이브 인 어닐링(drive-in annea)에 대한 어닐링 프로토콜(어닐링 온도(들), 어닐링 시간(들))에 의해 부분적으로 결정될 수 있다. 또한, 제1 표면 영역(154)의 도펀트 농도는 도펀트 층(152)의 층 두께, 또는 도펀트 층(152) 내의 도펀트의 총량 및 드라이브 인 어닐링에 대한 어닐링 프로토콜에 의해 결정될 수 있다.
도 2d 및 도 2e의 동작은 제2 표면(112)상의 도펀트 층의 형성을 명시적으로 도시하지 않지만, 일부 실시예에서, 도펀트 층(152)의 형성은 적어도 일부 도펀트가 하부 표면 측면에 증착될 수 있는 공정을 이용할 수 있다. 그러나, 하부 표면 측면은 산화물 층(150)에 의해 보호되어 도펀트가 제2 표면(112)으로부터 기판(102)으로 구동되는 것을 방지한다.
도 2f에서, 제2 산화물 층(second oxide layer)(156)이 기판(102) 상에 형성되었다. 제2 산화물 층(156)은 도시된 바와 같이 제1 표면 영역(154)을 덮을 수 있다. 도 2g에서, 산화물 층(150) 및 제2 산화물 층(156)과 같은 산화물이 제2 표면(112)으로부터 제거되는 후속 작업이 도시된다.
도 2h에서, 제2 도펀트 층(158)이 제2 표면(112) 상에 증착된 후속 사례가 도시된다.
도 2i에서, 제2 표면 영역(second surface region)(160)이 형성된 후속 사례가 도시된다. 제2 표면 영역(160)은 P 형 극성과 같은, 기판(102)의 극성과 반대되는 극성의 도펀트로 형성될 수 있다. 제2 표면 영역(160)은 도펀트 층(158)의 도펀트를 기판(102)으로 구동하기 위해 어닐링에서 구동을 수행함으로써 형성될 수 있다. 이와 같이, 제2 표면 영역(160)(도 1의 D2 참조)의 층 두께는 도펀트 층(158)의 두께뿐만 아니라 드라이브 인 어닐리에 대한 어닐링 프로토콜(어닐링 온도(들), 어닐링 시간(들))에 의해 부분적으로 결정될 수 있다. 또한, 제2 표면 영역(160)의 도펀트 농도는 도펀트 층(158)의 두께, 또는 도펀트 층(158) 내의 도펀트의 총량 및 드라이브 인 어닐링을 위한 어닐링 프로토콜에 의해 결정될 수 있다. 도 2i의 경우, 제2 산화물 층(156)은 또한 제1 표면(108)으로부터 제거되어 비대칭 항복 전압을 갖는 장치(180)를 형성한다. P 형 극성의 표면 영역(상대적으로 높은 전압 층 또는 상대적으로 낮은 전압 층에 대해)을 형성하기 위한 적절한 어닐링 절차의 한 비 제한적인 예는 가스 분위기에서 4 시간 동안 1150
Figure pat00001
에서 어닐링을 포함한다. 질소 흐름은 28SLPM(분당 표준 리터)이고 O2는 분당 70 표준 입방 센티미터(sccm)이다. BBr3 재료는 380 sccm로 흐르는 도핑 소스로 사용될 수 있다. 특히, 더 높은 전압 층을 먼저 생성해야 할 수도 있다. 또한, 위에 설명된 기본 어닐링 절차는 다른 도펀트 농도를 생성하기 위해 약간 변경될 수 있으며, 예를 들어, N2, O2, 소스 가스 볼륨은 다른 도펀트 농도를 생성하기 위해 다르게 조정될 수 있으므로 다른 항복 전압을 생성할 수 있다.
특정 실시예에서, 비대칭 TVS 다이오드 장치는 자동차 애플리케이션에 적합한 항복 전압으로 배열될 수 있다. 예로서, 실리콘 다이의 제1 표면에 형성된 제1 다이오드는 32.8V 범위의 항복 전압으로 배열될 수 있고, 실리콘 다이의 제2 표면에 배열된 제2 다이오드는 18V의 항복 전압으로 배열될 수 있다. 도 3은 32.8V 및 18V의 공칭 항복 전압(nominal breakdown voltage)을 갖는 대향 다이오드로, 전술한 실시예에 따라 배열된 반도체 다이에 대한 항복 전압 동작을 도시한다. 도시된 바와 같이, 다중 다이 측정은 두 다이오드 모두에 대해 균일한 항복 전압 값을 도시한다. 또한, 서지 기능(surge capability)은 이 다이 세트의 제품 사양을 또한 충족하는 것으로 확인되었다.
이 예에서, 하나의 P 형 층은 약 8E19/cm3의 피크 도펀트 농도를 가지며 두께가 30mm 미만으로 확장된다. 다른 P 형 층은 약 2E19/cm3의 피크 도펀트 농도를 가지며 더 큰 두께(깊이)로 확장된다.
도 4는 본 개시의 실시예들에 따른 공정 흐름(400)을 도시한다. 블록 410에서, 실리콘 기판과 같은 반도체 기판(semiconductor substrate)이 제공된다. 반도체 기판은 항복 다이오드를 형성하기 위해 적절한 도핑 농도로 도핑 될 수 있다. 예를 들어, 반도체 기판은 N 형 극성을 갖도록 도핑 될 수 있다. 일 예에서, 도핑 레벨은 두 극성 도핑 범위 모두가 1.0 내지 1.5 ohm/sq의 시트 저항을 산출하도록 될 수 있다.
블록(420)에서, 반도체 기판 상에 산화물 층을 형성하기 위해 제1 산화 공정이 수행된다. 제1 산화 공정은 임의의 적절한 방법에 의해 수행될 수 있고, 일부 예에서 반도체 기판의 제1 표면 및 제2 표면 상에 산화물 층을 형성할 수 있다.
블록 430에서, 존재한다면, 반도체 기판의 제1 표면으로부터 제1 산화물 층(first oxide layer)이 제거된다. 일부 예에서, 제1 산화물 층이 처음에 제1 표면의 전체를 코팅하는 경우, 제1 산화물 층은 제1 표면의 전부 또는 적어도 일부로부터 제거된다.
블록 440에서, 제1 표면 상에 제1 표면 영역을 생성하기 위해 제1 도핑 공정이 수행된다. 이와 같이, 제1 표면 영역은 기판의 제1 극성에 반대되는 제2 극성으로 형성된다. 일부 실시예에서, P 형 표면 영역에 적합한 도펀트 농도는 2E20/cm3 이하의 범위이다.
블록 450에서, 반도체 기판의 제1 표면 상에 제3 산화물 층을 형성하기 위해 제2 산화 공정이 수행된다. 제2 산화 공정은 임의의 적절한 방법으로 수행될 수 있으며, 일부 예에서, 반도체 기판의 제2 표면 상에 이미 존재하는 제2 산화물 층 상에 산화물 층을 형성할 수 있다.
블록 460에서, 제2 산화물 층은 반도체 기판의 제2 표면으로부터 제거된다. 제3 산화물 층이 제2 산화물 층 상에 존재하는 정도로, 제3 산화물 층은 또한 제2 표면으로부터 제거된다.
블록 470에서, 제2 도핑 공정이 수행되어, 제2 극성을 갖는 제2 표면 상에 제2 표면 영역을 생성한다. 다양한 실시예에 따르면, 제2 도핑 공정은 제1 표면 영역이 제2 극성의 도펀트 종의 농도에서 제2 표면 영역과 다르다는 점에서 제1 도핑 공정과 다르다. 제1 표면 영역의 깊이는 또한 일부 실시예에 따라 제2 표면 영역의 깊이와 다를 수 있다. 이와 같이, 제1 표면 영역 및 제2 표면 영역은 반도체 기판과 함께 상이한 항복 전압을 특징으로 하는 2 개의 상이한 TVS 다이오드를 생성할 수 있다.
본 실시예가 특정 실시예를 참조하여 개시되었지만, 첨부된 청구 범위에 정의된 바와 같이, 본 개시의 범위 및 범위를 벗어나지 않고 설명된 실시예에 대한 다양한 수정, 변경 및 변경이 가능하다. 따라서, 본 실시예는 설명된 실시예에 제한되지 않는 것으로 의도되며, 그리고 그것은 다음 청구 범위의 언어와 그 등가물에 의해 정의된 전체 범위를 갖는다.

Claims (19)

  1. 비대칭 과도 전압 억제(TVS) 장치에 있어서,
    반도체 기판 - 상기 반도체 기판은 내부 영역을 포함하고, 상기 내부 영역은 제1 극성을 갖음 -;
    상기 반도체 기판의 제1 표면 상에 배치되는 제1 표면 영역 - 상기 제1 표면 영역은 상기 제1 극성과 반대인 제2 극성을 포함함 -; 및
    상기 제2 극성을 포함하고 및 상기 제1 표면에 대향하는 상기 반도체 기판의 제2 표면 상에 배치된 제2 표면 영역
    을 포함하고,
    상기 제1 표면 영역은 제1 도펀트 농도를 포함하고, 및
    상기 제2 표면 영역은 상기 제1 도펀트 농도보다 큰, 제2 도펀트 농도를 포함하는
    비대칭 TVS 장치.
  2. 제1항에 있어서,
    상기 내부 영역은 N 형 극성을 갖는
    비대칭 TVS 장치.
  3. 제1항에 있어서,
    상기 내부 영역 및 제1 표면 영역은 제1 항복 전압을 갖는 제1 TVS 다이오드를 포함하고, 및
    상기 내부 영역 및 상기 제2 표면 영역은 상기 제1 항복 전압과 상이한 제2 항복 전압을 갖고, 및 상기 제1 TVS 다이오드와 반대 극성의 제2 TVS 다이오드를 포함하는
    비대칭 TVS 장치.
  4. 제3항에 있어서,
    상기 제1 항복 전압은 15V ~ 20V 범위에 있고, 상기 제2 항복 전압은 30V ~ 35V 범위에 있는
    비대칭 TVS 장치.
  5. 제1항에 있어서,
    상기 제1 도펀트 농도는 8E19/cm3의 범위를 포함하고, 상기 제2 도펀트 농도는 2E19/cm3를 포함하는
    비대칭 TVS 장치.
  6. 제1항에 있어서,
    상기 제1 표면 영역은 제1 표면 구역을 포함하고, 상기 제2 표면 영역은 상기 제1 표면 구역과 동일한 제2 표면 구역을 포함하는
    비대칭 TVS 장치.
  7. 비대칭 과도 전압 억제(TVS) 장치를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계 - 상기 반도체 기판은 제1 극성의 제1 도펀트를 포함하고, 및 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 정의함 -;
    상기 반도체 기판의 제1 산화 공정을 수행하는 단계 - 제1 산화물 층이 상기 제1 표면 상에 형성되고 및 제2 산화물 층이 상기 제2 표면 상에 형성됨 -;
    상기 반도체 기판의 상기 제1 표면의 적어도 제1 영역으로부터 상기 제1 산화물 층을 제거하는 단계;
    제1 도핑 공정을 수행하는 단계 - 상기 제1 도핑 공정은 상기 제1 극성에 반대인 제2 극성의 제2 도펀트의 제1 농도를 갖는, 상기 제1 표면 상에 제1 표면 영역을 생성함 -;
    상기 반도체 기판의 제2 산화 공정을 수행하는 단계 - 상기 제1 표면 상의 상기 제1 영역 위에 제3 산화물 층이 형성됨 -;
    상기 제2 표면의 적어도 제2 영역으로부터 상기 제2 산화물 층을 제거하는 단계; 및
    제2 도핑 공정을 수행하는 단계 - 상기 제2 도핑 공정은 상기 제1 농도 보다 큰 제2 극성의 제2 도펀트의 제2 농도를 갖는, 상기 제2 표면 상에 제2 표면 영역을 생성함 -
    를 포함하는
    방법.
  8. 제7항에 있어서,
    상기 반도체 기판은 n 형 극성을 포함하고, 및
    상기 제1 표면 영역 및 상기 제2 표면 영역은 p 형 극성을 포함하는
    방법.
  9. 제8항에 있어서,
    상기 반도체 기판은, 상기 제1 도핑 공정을 수행하는 단계 및 상기 제2 도핑 공정을 수행하는 단계 이후,
    n 형 극성을 특징으로 하는 n 형 내부 영역을 포함하는
    방법.
  10. 제9항에 있어서,
    상기 n 형 내부 영역 및 제1 표면 영역은 제1 항복 전압을 갖는 제1 TVS 다이오드를 포함하고, 및
    상기 n 형 내부 영역 및 상기 제2 표면 영역은, 상기 제1 항복 전압과 상이한 제2 항복 전압을 갖는, 상기 제1 TVS 다이오드와 반대 극성의 제2 TVS 다이오드를 포함하는
    방법.
  11. 제10항에 있어서,
    상기 제1 항복 전압은 15V ~ 20V 범위에 있고, 상기 제2 항복 전압은 30V ~ 35V 범위에 있는
    방법.
  12. 제7항에 있어서,
    상기 제1 도펀트 농도는 8E19/cm3의 범위를 포함하고, 및
    상기 제2 도펀트 농도는 2E19/cm3의 범위를 포함하는
    방법.
  13. 제7항에 있어서,
    상기 제1 표면 영역은 제1 표면 구역을 포함하고, 상기 제2 표면 영역은 상기 제1 표면 구역과 동일한 제2 표면 구역을 포함하는
    방법.
  14. 제7항에 있어서,
    상기 제1 도핑 공정을 수행하는 단계는 제1 층 두께를 갖는 제1 도펀트 층을 증착하는 단계, 및 어닐링에서 제1 드라이브를 수행하는 단계를 포함하고, 및
    상기 제2 도핑 공정을 수행하는 단계는 제2 층 두께를 갖는 제2 도펀트 층을 증착하는 단계, 및 어닐링에서 제2 드라이브를 수행하는 단계를 포함하는
    방법.
  15. 제14항에 있어서,
    상기 제1 층 두께를 수행하는 단계는 제2 층 두께와 상이한
    방법.
  16. 제14항에 있어서,
    어닐링에서 상기 제1 드라이브는 어닐링에서 상기 제2 드라이브와 상이한
    방법.
  17. 비대칭 과도 전압 억제(TVS) 장치에 있어서,
    반도체 기판 - 상기 반도체 기판은 내부 영역을 포함하고, 상기 내부 영역은 제1 극성을 갖음 -;
    상기 반도체 기판의 제1 표면 상에 배치되는 제1 표면 영역 - 상기 제1 표면 영역은 제2 극성을 포함함 -; 및
    상기 제2 극성을 포함하고 상기 제1 표면에 대향하는 상기 반도체 기판의 제2 표면 상에 배치된 제2 표면 영역
    을 포함하고,
    상기 제1 표면 영역 및 상기 내부 영역은 제1 극성 및 제1 항복 전압을 갖는 제1 TVS 다이오드를 정의하고, 및
    상기 제2 표면 영역 및 상기 내부 영역은 제2 극성 및 상기 제1 항복 전압 보다 큰 제2 항복 전압을 갖는 제2 TVS 다이오드를 정의하는
    비대칭 TVS 장치.
  18. 제17항에 있어서,
    메사 구조를 포함하는
    비대칭 TVS 장치.
  19. 제17항에 있어서,
    평면 구조를 포함하는
    비대칭 TVS 장치.
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