JP2014175325A - 低容量半導体装置 - Google Patents

Abstract

【課題】低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することを目的とする。
【解決手段】表面電極２１０の下面に第一導電型層２１２を形成することにより、低濃度第二導電型エピタキシャル層２０３と第一導電型層２１２とによるＰＮ接合が形成され、それにより、空乏層２１３が形成されるため、表面電極２１０による寄生容量を低減することができ、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。
【選択図】図１

Description

本発明は低容量半導体装置に係り、特に過渡電圧保護素子に関する。

近年、半導体集積回路装置の微細化、高集積化に伴い、ＥＳＤ（静電気放電）や雷サージ等、極めて短時間の電圧ストレス現象である過渡電圧に対する耐性の低下が問題になっている。一方、ディジタル機器の高性能化に伴い、ディジタル機器間の信号伝送レートの高速化が進展し、信号伝送レートに影響を及ぼさない低容量の過渡電圧保護素子への要望が高まっている。

以前より低容量のツェナーダイオードを過渡電圧保護素子として用いる方法が採用されてきたが、過渡電圧に対する耐性は向上するものの、ツェナーダイオードの容量成分が大きいために信号波形が劣化し、伝送レートが低下するという問題があった。そこで、ツェナーダイオードと低容量のＰＮ接合ダイオードを直列に接続することにより、過渡電圧耐量を低下することなく、過渡電圧保護素子全体の容量を低減する方法が提案されている。

以下、図４を参照しながら、従来の低容量過渡電圧保護素子である低容量半導体装置の構成について説明する。
図４は従来の低容量半導体装置の構成を説明する図であり、図４（ａ）は従来の低容量半導体装置の断面構造図、図４（ｂ）は従来の低容量半導体装置の等価回路図である。

図４（ａ）において、１０１は半導体基板、１０２は埋め込み層、１０３はエピタキシャル層である。１０４は埋込み層１０２の外縁部を突き抜けて形成された半導体基板１０１まで達する分離用トレンチである。１０５はエピタキシャル層１０３の埋込み層１０２が形成された面の反対面に形成された第１の拡散層である。１０６は分離用トレンチ１０４を挟んで第１の拡散層１０５と並び、第１の拡散層１０５が形成されたエピタキシャル層１０３表面に形成された第２の拡散層である。１０７は第２の拡散層１０６を取り囲んで形成された分離用トレンチである。エピタキシャル層１０３表面には、第１の拡散層１０５，第２の拡散層１０６と接続される表面電極１１０が形成される。また、図４（ｂ）において、１２０は分離用トレンチ１０４に囲まれた半導体基板１０１と埋込み層１０２のＰＮ接合で形成されたツェナーダイオード、１２１はエピタキシャル層１０３と第１の拡散層１０５のＰＮ接合で形成された低容量ＰＮダイオードである。１２２は分離用トレンチ１０７に囲まれた半導体基板１０１とエピタキシャル層１０３のＰＮ接合で形成された低容量ＰＮダイオードである。表面電極１１０は端子１４０と接続され、半導体基板１０１の裏面に形成される電極（図示せず）は端子１４１と接続される。図４（ａ）の構造により、図４（ｂ）の回路を構成する。

端子１４０を保護すべき信号線に接続し、端子１４１を接地に接続した状態において、端子１４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード１２１を順方向に、ツェナーダイオード１２０を逆方向に流れ、端子１４１から接地に流れる。このときの端子１４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード１２１の順方向電圧ＶＦ１と、ツェナーダイオード１２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子１４０に負の過渡電圧が印加された場合には、過渡電流は端子１４１から低容量ＰＮダイオード１２２を順方向に流れる。
このときの端子１４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード１２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

図４（ａ）の構成の過渡電圧保護素子である低容量半導体装置の端子１４０、１４１間の容量は次のように表される。ツェナーダイオード１２０の０バイアス時の容量値をＣｚ１、低容量ＰＮダイオード１２１，１２２の０バイアス時の容量値をそれぞれＣｐｎ１、Ｃｐｎ２とすると、ツェナーダイオード１２０と低容量ＰＮダイオード１２１の直列構成の容量値Ｃｔ１は、（Ｃｚ１×Ｃｐｎ１）／（Ｃｚ１＋Ｃｐｎ１）で表される。低容量ＰＮダイオード１２１と１２２のドリフト層濃度を低くすることにより、０バイアス時にドリフト層の一部もしくは全体を空乏化させることが可能であり、低容量ＰＮダイオードの容量Ｃｐｎ１、及びＣｐｎ２はＣｚ１に比べて一桁以上小さくすることができる。その結果、Ｃｔ１はほぼＣｐｎ１に等しい値となる。図４（ｂ）の回路全体の容量はＣｔ１＋Ｃｐｎ２で表され、Ｃｐｎ１＋Ｃｐｎ２にほぼ等しい。このように、容量値が大きいツェナーダイオードを用いながら、素子全体として低容量化することが可能であった（例えば、特許文献１参照）。

米国特許７５３８３９５号明細書

近年では、さらなる低容量化の為に、低容量ＰＮダイオード１２１、１２２の接合容量を小さくすることが求められている。そのため、コンタクト窓１０８，１０９も小さくしていた。しかしながら、表面電極１１０はリードとの接続領域であり、表面電極１１０にワイヤーボンディングするため、表面電極１１０は一定以上の面積が必要である。そのため、表面電極１１０直下で低容量ＰＮダイオード１２１、１２２が形成されない部分の面積増大により、表面電極１１０とエピタキシャル層１０３とで挟まれた酸化膜等の絶縁膜に生じる寄生容量１２３が増大し、素子全体の容量を下げることができないという課題を有していた。

本発明は、前記従来の課題を解決するもので、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することを目的とする。

前記目的を達成するために、本発明の低容量半導体装置は、第一導電型基板と、前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第１の第一導電型層と、前記低濃度第二導電型エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第１の第二導電型層と、前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第１の第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される第１の空乏層と、前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、前記第１の第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、前記低濃度第二導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の少なくとも一部に形成される第２の第一導電型層と、前記第１の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１の分離トレンチに囲まれる領域に前記第１の第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードとを有し、前記第２の第一導電型層と前記低濃度第二導電型エピタキシャル層との境界に第２の空乏層が形成されることを特徴とする。

また、前記第２の第一導電型層が前記低濃度第二導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の全部に形成されても良い。

また、前記第２の第一導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されても良い。
また、前記第２の第一導電型層が前記第１の分離トレンチと接して形成されても良い。

また、前記第１の分離トレンチが、前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成されても良い。
また、前記高濃度第二導電型埋め込み層および第１の空乏層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチをさらに有し、前記第１の分離トレンチが、前記低濃度第二導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記第１の空乏層の非形成領域のみに形成されても良い。

さらに、本発明の低容量半導体装置は、第一導電型基板と、前記第一導電型基板上に形成される低濃度第一導電型エピタキシャル層と、前記低濃度第一導電型エピタキシャル層の表面の一部に形成される第１の第一導電型層と、前記低濃度第一導電型エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第１の第二導電型層と、前記第一導電型基板の前記低濃度第一導電型エピタキシャル層と接する表面の前記第１の第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される第１の空乏層と、前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、前記第１の第二導電型層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、前記低濃度第一導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の少なくとも一部に形成される第２の第二導電型層と、前記第１の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、前記第１の分離トレンチに囲まれる領域に前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、前記第２の分離トレンチに囲まれる領域に前記第１の第二導電型層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードとを有し、前記第２の第二導電型層と前記低濃度第一導電型エピタキシャル層との境界に第２の空乏層が形成され、前記第１の分離トレンチと前記第２の分離トレンチとの間の前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層の境界に第３の空乏層が形成されることを特徴とする。

また、前記第２の第二導電型層が前記低濃度第一導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の全部に形成されても良い。

また、前記第２の第二導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されても良い。
また、前記第２の第二導電型層が前記第２の分離トレンチと接して形成されても良い。

また、前記第１の分離トレンチが、前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成されても良い。
また、前記高濃度第二導電型埋め込み層および第１の空乏層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチをさらに有し、前記第１の分離トレンチが、前記低濃度第一導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記第１の空乏層の非形成領域のみに形成されても良い。

本構成によれば、表面電極の下全面に、低濃度エピタキシャル層とその逆導電型の半導体層によるＰＮ接合が形成され、それにより、空乏層が形成されるため、表面電極による寄生容量を低減することができる。

以上のように、本発明の構成によれば、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。

実施の形態１における低容量半導体装置の構成を説明する図 実施の形態２における低容量半導体装置の構成を説明する図 実施の形態３における低容量半導体装置の構成を説明する図 従来の低容量半導体装置の構成を説明する図

以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１における低容量半導体装置の構成を説明する図であり、図１（ａ）は実施の形態１の低容量半導体装置の断面構造図、図１（ｂ）は実施の形態１の低容量半導体装置の等価回路図である。

図１において、実施の形態１における低容量半導体装置では、第一導電型基板２０１上に低濃度第二導電型エピタキシャル層２０３が形成される。また、第一導電型基板２０１上の低濃度第二導電型エピタキシャル層２０３との界面領域に高濃度第二導電型埋め込み層２０２が形成される。さらに、低濃度第二導電型エピタキシャル層２０３の第一導電型基板２０１と接する面に対する反対面の表面に第一導電型層２０５が形成される。なお、第一導電型層２０５の形成領域は高濃度第二導電型埋め込み層２０２の形成領域と向かい合う領域内となる。低濃度第二導電型エピタキシャル層２０３の表面の第一導電型層２０５が形成されない領域に第二導電型層２０６が形成される。また、低濃度第二導電型エピタキシャル層２０３内に、第一導電型層２０５を囲うように分離用トレンチ２０４が形成される。また、低濃度第二導電型エピタキシャル層２０３内に、第二導電型層２０６を囲うように分離用トレンチ２０７が形成される。また、第一導電型層２０５を露出するコンタクト窓２０８および第二導電型層２０６を露出するコンタクト窓２０９を開口して、低濃度第二導電型エピタキシャル層２０３上全面に絶縁膜２１４が形成される。絶縁膜２１４上全面にはコンタクト窓２０８、２０９を覆うように、表面電極２１０が形成される。さらに、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５が形成される表面の、第一導電型層２０５および第二導電型層２０６が形成されない領域に第一導電型層２１２が形成される。第一導電型層２１２は、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５が形成される表面の絶縁膜２１４と接する領域全面に形成しても良いし、分離用トレンチ２０４および分離用トレンチ２０７の間の領域，分離用トレンチ２０４に囲まれた領域，分離用トレンチ２０７に囲まれた領域のいずれか、またはこれらを組み合わせた領域に形成しても良い。特に、表面電極２１０と絶縁膜２１４が形成された領域直下に形成することが好ましい。

このような構成の低容量半導体装置において、第一導電型基板２０１と高濃度第二導電型埋込み層２０２の界面をＰＮ接合面としてツェナーダイオード２２０が構成される。また、低濃度第二導電型エピタキシャル層２０３と第一導電型層２０５の界面をＰＮ接合面とし、第一導電型基板２０１と低濃度第二導電型エピタキシャル層２０３の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード２２１，低容量ＰＮダイオード２２２が構成される。ここで、低容量ＰＮダイオード２２２は分離用トレンチ２０７に囲まれた領域に形成される。表面電極２１０は端子２４０と接続され、第一導電型基板２０１の裏面に形成される電極（図示せず）は端子２４１と接続される。図１（ａ）の構造により、図１（ｂ）の回路を構成する。

端子２４０を保護すべき信号線に接続し、端子２４１を接地に接続した状態において、端子２４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード２２１を順方向に、ツェナーダイオード２２０を逆方向に流れ、端子２４１から接地に流れる。このときの端子２４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード２２１の順方向電圧ＶＦ１と、ツェナーダイオード２２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子２４０に負の過渡電圧が印加された場合には、過渡電流は端子２４１から低容量ＰＮダイオード２２２を順方向に流れる。
このときの端子２４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード２２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

実施の形態１の低容量半導体装置の特徴は以下の構成である。まず、低濃度第二導電型エピタキシャル層２０３の表面と平行な面において、第一導電型層２０５の面積を高濃度第二導電型埋め込み層２０２の面積より小さくする。そして、低濃度第二導電型エピタキシャル層２０３の第一導電型層２０５が形成される表面の、第一導電型層２０５および第二導電型層２０６が形成されない領域の一部あるいは全部に第一導電型層２１２を形成する。

このような構成とすることにより、低濃度第二導電型エピタキシャル層２０３の表面の第一導電型層２０５および第二導電型層２０６が形成されない領域の少なくとも一部に第一導電型層２１２を形成することにより、表面電極２１０に生じる電荷を第一導電型層２１２に形成される空乏層２１３に逃がすことができる。そのため、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。

例えば、第一導電型基板２０１は、Ｐ型で濃度１×１０^２０ｃｍ^−３、高濃度第二導電型埋込み層２０２は、Ｎ型で濃度１×１０^１９ｃｍ^−３、拡散長３μｍ、低濃度第二導電型エピタキシャル層２０３は、Ｎ型で濃度１×１０^１３ｃｍ^−３、エピタキシャル層の厚さ３〜１０μｍ、分離用トレンチ２０４，２０７は、幅１μｍ、深さ７〜１４μｍ、第一導電型層２０５および第一導電型層２１２は、Ｐ型で濃度１×１０^１９ｃｍ^−３、拡散長１μｍ、第二導電型層２０６は、Ｎ型で濃度１×^１９ｃｍ^−３、拡散長１μｍ、ツェナーダイオード２２０のＰＮ接合面積は３５００μｍ^２、低容量ＰＮダイオード２２１，２２２のＰＮ接合面積は３５００μｍ^２とする。

かかる構成によれば、表面電極容量を、空乏層２１３の容量で低減できるため、素子容量を０．３ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を半分以下にできる。

例えば、表面電極２１０の直下の酸化膜等の絶縁膜２１４に発生する寄生容量をＣｓｉｏ、低濃度第二導電型エピタキシャル層２０３と第一導電型層２１２のＰＮ接合に生ずる空乏層２１３の容量をＣｐｎとすると、表面電極２１０の容量Ｃａｌは、Ｃａｌ＝（Ｃｓｉｏ×Ｃｐｎ）／（Ｃｓｉｏ＋Ｃｐｎ）となり、Ｃｐｎ≪Ｃｓｉｏであり、Ｃａｌ≒Ｃｐｎとなる。

また、第一導電型層２０５と、分離用トレンチ２０４を接触させることで、低濃度第二導電型エピタキシャル層２０３と第一導電型層２０５のＰＮ接合で生ずる空乏層の横広がりを分離用トレンチ２０４が防ぐことで、接合容量を低減できる。

また、第一導電型層２１２は、分離用トレンチ２０４で絶縁されているため、回路上機能せず、表面電極２１０の寄生容量低減の効果以外は、素子特性に影響を与える懸念はない。
（実施の形態２）
図２は実施の形態１における低容量半導体装置の構成を説明する図であり、図２（ａ）は実施の形態２の低容量半導体装置の断面構造図、図２（ｂ）は実施の形態２の低容量半導体装置の等価回路図である。

図２において、実施の形態３における低容量半導体装置では、第一導電型基板３０１上に低濃度第一導電型エピタキシャル層３０３が形成される。また、第一導電型基板３０１上の低濃度第一導電型エピタキシャル層３０３との界面領域に高濃度第二導電型埋め込み層３０２が形成される。さらに、低濃度第一導電型エピタキシャル層３０３の第一導電型基板３０１と接する面に対する反対面の表面に第一導電型層３０５が形成される。なお、第一導電型層３０５の形成領域は高濃度第二導電型埋め込み層３０２の形成領域と向かい合う領域内となる。低濃度第一導電型エピタキシャル層３０３の表面の第一導電型層３０５が形成されない領域に第二導電型層３０６が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第一導電型層３０５を囲うように分離用トレンチ３０４が形成される。また、低濃度第一導電型エピタキシャル層３０３内に、第二導電型層３０６を囲うように分離用トレンチ３０７が形成される。ここで、分離用トレンチ３０４，３０７は低濃度第一導電型エピタキシャル層３０３を貫通し、第一導電型基板３０１に達する。また、高濃度第二導電型埋め込み層３０２の形成領域に分離用トレンチ３０４，３０７を形成する場合は、分離用トレンチ３０４，３０７は高濃度第二導電型埋め込み層３０２貫通し、第一導電型基板３０１に達する。また、第一導電型層３０５を露出するコンタクト窓３０８および第二導電型層３０６を露出するコンタクト窓３０９を開口して、低濃度第一導電型エピタキシャル層３０３上全面に絶縁膜３１４が形成される。絶縁膜３１４上全面にはコンタクト窓３０８、３０９を覆うように、表面電極３１０を形成される。さらに、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５が形成される表面の、第一導電型層３０５および第二導電型層３０６が形成されない領域に第二導電型層３１２が形成される。そして、第二導電型層３１２と低濃度第一導電型エピタキシャル層３０３との界面がＰＮ接合面となり、このＰＮ接合面近傍に空乏層３１３が形成される。また、高濃度第二導電型埋め込み層３０２と低濃度第一導電型エピタキシャル層３０３との界面がＰＮ接合面となり、このＰＮ接合面近傍に空乏層３１５が形成される。第二導電型層３１２は、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５が形成される表面の絶縁膜３１４と接する領域全面に形成しても良いし、分離用トレンチ３０４および分離用トレンチ３０７の間の領域，分離用トレンチ３０４に囲まれた領域，分離用トレンチ３０７に囲まれた領域のいずれか、またはこれらを組み合わせた領域に形成しても良い。特に、表面電極３１０と絶縁膜３１４が形成された領域直下に形成することが好ましい。

このような構成の低容量半導体装置において、分離用トレンチ３０４に囲まれた領域において、第一導電型基板３０１と高濃度第二導電型埋込み層３０２の界面をＰＮ接合面としてツェナーダイオード３２０が構成される。また、低濃度第一導電型エピタキシャル層３０３と高濃度第二導電型埋込み層３０２の界面をＰＮ接合面とし、第二導電型層３０６と低濃度第一導電型エピタキシャル層３０３の界面をＰＮ接合面として、それぞれ低容量ＰＮダイオード３２１，低容量ＰＮダイオード３２２が構成される。ここで、低容量ＰＮダイオード３２２は分離用トレンチ３０７に囲まれた領域に形成される。表面電極３１０は端子３４０と接続され、第一導電型基板３０１の裏面に形成される電極（図示せず）は端子３４１と接続される。図２（ａ）の構造により、図２（ｂ）の回路を構成する。

端子３４０を保護すべき信号線に接続し、端子３４１を接地に接続した状態において、端子３４０に正の過渡電圧が印加された場合には、過渡電流は低容量ＰＮダイオード３２１を順方向に、ツェナーダイオード３２０を逆方向に流れ、端子３４１から接地に流れる。このときの端子３４０のクランプ電圧ＶＣＬ１は、低容量ＰＮダイオード３２１の順方向電圧ＶＦ１と、ツェナーダイオード３２０の逆方向ブレークダウン電圧ＶＢＲ１の和（ＶＦ１＋ＶＢＲ１）で表される。

また、端子３４０に負の過渡電圧が印加された場合には、過渡電流は端子３４１から低容量ＰＮダイオード２２２を順方向に流れる。
このときの端子３４０のクランプ電圧ＶＣＬ２は、低容量ＰＮダイオード２２２の順方向電圧ＶＦ２で表される。いずれの場合においても、保護すべき回路の耐電圧に対して十分に低い値にクランプ電圧を設定することにより、信号線に接続される回路素子を保護することができる。

実施の形態２の低容量半導体装置の特徴は以下の構成である。まず、低濃度第一導電型エピタキシャル層３０３の表面と平行な面において、第一導電型層３０５の面積を高濃度第二導電型埋め込み層３０２の面積より小さくする。そして、低濃度第一導電型エピタキシャル層３０３の第一導電型層３０５が形成される表面の、第一導電型層３０５および第二導電型層３０６が形成されない領域の一部あるいは全部に第二導電型層３１２を形成する。このことにより、低濃度第一導電型エピタキシャル層３０３と第二導電型層３１２との界面に空乏層３１３が形成される。また、低濃度第一導電型エピタキシャル層３０３と高濃度第二導電型埋め込み層３０２の分離用トレンチ３０４の外側の領域３１４との界面に空乏層３１５が形成される。

このように、低濃度第一導電型エピタキシャル層３０３の表面の第一導電型層３０５および第二導電型層３０６が形成されない領域の少なくとも一部に第二導電型層３１２を形成することにより、表面電極３１０に生じる電荷を第二導電型層３１２に形成される空乏層３１３、あるいは低濃度第一導電型エピタキシャル層３０３と高濃度第二導電型埋め込み層３０２との界面に形成される空乏層３１５に逃がすことができる。そのため、低容量ＰＮダイオード３２１，３２２の面積を縮小させて素子容量を低減した場合であっても、表面電極３１０による寄生容量の増大を抑制し、半導体素子の容量を低減することができる。

なお、高濃度第二導電型埋め込み層３０２は、分離用トレンチ３０４からはみ出して形成すれば良く、さらに分離用トレンチ３０７で囲まれた領域まで突出しても良い。
例えば、第一導電型基板３０１は、Ｐ型で濃度１×１０^２０ｃｍ^−３、高濃度第二導電型埋込み層３０２は、Ｎ型で濃度１×１０^１９ｃｍ^−３、拡散長３μｍ、低濃度第一導電型エピタキシャル層３０３は、Ｐ型で濃度１×１０^１３ｃｍ^−３、エピタキシャル層の厚さ３〜１０μｍ、分離用トレンチ３０４，３０７は、幅１μｍ、深さ７〜１４μｍ、第一導電型層３０５は、Ｐ型で濃度１×１０^１９ｃｍ^−３、拡散長１μｍ、第二導電型層３０６および第二導電型層３１２は、Ｎ型で濃度１×^１９ｃｍ^−３、拡散長１μｍ、空乏層３１３，３１５は空乏幅０．５μｍ以下、ツェナーダイオード３２０のＰＮ接合面積は３５００μｍ^２、低容量ＰＮダイオード３２１，３２２のＰＮ接合面積は３５００μｍ^２とする。

かかる構成によれば、表面電極容量を、空乏層３１３，空乏層３１５の容量で低減できるため、素子容量を０．２５ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と同等の過渡電圧耐性で、容量を半分以下にできる。

例えば、表面電極３１０の直下の酸化膜等の絶縁膜３１４に発生する寄生容量をＣｓｉｏ、低濃度第一導電型エピタキシャル層３０３と第二導電型層３１２のＰＮ接合に生ずる空乏層３１３の容量をＣｐｎとすると、表面電極３１０の容量Ｃａｌは、Ｃａｌ＝（Ｃｓｉｏ×Ｃｐｎ）／（Ｃｓｉｏ＋Ｃｐｎ）となり、Ｃｐｎ≪Ｃｓｉｏであり、Ｃａｌ≒Ｃｐｎとなる。

また、第二導電型層３０６と、分離用トレンチ３０７を接触させることで、低濃度第一導電型エピタキシャル層３０３と第二導電型層３０６のＰＮ接合で生ずる空乏層の横広がりを分離用トレンチ３０７が防ぐことで、接合容量を低減できる。

また、第二導電型層３１２を、分離用トレンチ３０４，３０７で絶縁することにより、回路上機能せず、表面電極３１０の寄生容量低減の効果以外は、素子特性に影響を与える懸念はない。
（実施の形態３）
図３は実施の形態３における低容量半導体装置の構成を説明する図であり、図３（ａ）は実施の形態３の低容量半導体装置の断面構造図、図３（ｂ）は実施の形態３の低容量半導体装置の等価回路図である。

図３に示すように、実施の形態３における低容量半導体装置の特徴は、実施の形態１または実施の形態２における低容量半導体装置において、分離用トレンチとして分離用トレンチ４０４，４０４Ａ，４０７を設けることである。分離用トレンチ４０４は、第一導電型層４０５を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、高濃度第二導電型埋め込み層４０２に達し、かつ、第一導電型基板４０１と高濃度第二導電型埋め込み層４０２との界面近傍に形成される空乏層４１１に達しない構成である。分離用トレンチ４０４Ａは、高濃度第二導電型埋め込み層４０２および空乏層４１１を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、第一導電型基板４０１に達する構成である。分離用トレンチ４０７は、第二導電型層４０６を囲んで低濃度第一導電型エピタキシャル層４０３等の低濃度エピタキシャル層内に形成され、第一導電型基板４０１に達する構成である。

このような構成の分離用トレンチ４０４，４０４Ａを設けることにより、ツェナーダイオード４２０のＰＮ接合面積が分離用トレンチ４０４で規定されず分離用トレンチ４０４Ａで規定される。そのため、低容量ＰＮダイオード４２１の容量を低減するために、第一導電型層４０５の面積を高濃度第二導電型埋め込み層４０２の面積より小さくした場合であっても、ツェナーダイオード４２０の接合面積が変わらないため、ツェナーダイオード４２０の過渡電圧耐性が低下することを抑制することができる。

なお、実施の形態１または実施の形態２と同様に、エピタキシャル層の第一導電型層４０５が形成される表面において、第一導電型層４０５および第二導電型層４０６が形成されない領域の少なくとも一部に、第二導電型層４１２等の半導体層を形成される。これにより、半導体層と低濃度エピタキシャル層との界面に空乏層４１３が形成され、実施の形態２の構成においては高濃度第二導電型埋め込み層４０２と低濃度第一導電型エピタキシャル層４０３との界面に空乏層４１５が形成される。ここで、空乏層４１５は、分離用トレンチ４０４と分離用トレンチ４０４Ａとの間の、高濃度第二導電型埋め込み層４０２と低濃度第一導電型エピタキシャル層４０３との界面近傍の領域４１４に形成される。そのため、表面電極４１０に生じる電荷を空乏層４１３、あるいは空乏層４１５に逃がすことができる。その結果、低容量ＰＮダイオード４２１，４２２の面積を縮小させて素子容量を低減した場合であっても、表面電極４１０による寄生容量の増大を抑制し、半導体素子の容量を低減しながら、過渡電圧耐性が低下することを抑制することができる。

例えば、第一導電型基板４０１は、Ｐ型で濃度１×１０^２０ｃｍ^−３、高濃度第二導電型埋込み層４０２、領域４１４は、Ｎ型で濃度１×１０^１９ｃｍ^−３、拡散長３μｍ、低濃度第一導電型エピタキシャル層４０３は、Ｐ型で濃度１×１０^１３ｃｍ^−３、エピタキシャル層の厚さ３〜１０μｍ、分離用トレンチ４０４Ａ、４０７は、幅１μｍ、深さ５〜１２μｍ、分離用トレンチ４０４は、幅１μｍ、深さ４〜１２μｍで高濃度第二導電型埋込み層４０２に達し、かつ、空乏層４１１に到達しない範囲、第一導電型層４０５は、Ｐ型で濃度１×１０^１９ｃｍ^−３、拡散長１μｍ、第二導電型層４０６および第二導電型層４１２は、Ｎ型で濃度１×^１９ｃｍ^−３、拡散長１μｍ、空乏層４１１は、空乏幅０．５μｍ以下、ツェナーダイオード４２０の面積は５０００μｍ^２、低容量ＰＮダイオード４２１，４２２の面積は３５００μｍ^２とする。

また、低濃度第一導電型エピタキシャル層４０３を用い、分離用トレンチ４０４を高濃度第二導電型埋込み層４０２を突き抜けない構成とし、低濃度第一導電型エピタキシャル層４０３と第二導電型層４０６のＰＮ接合で形成した低容量ＰＮダイオード４２２と、分離用トレンチを１本以上挟んで、第二導電型層４１２を表面電極４１０の下全面に形成することで、さらに表面電極４１０による寄生容量を低減できる。

なお、図３では、実施の形態２に係る図２の構成を例として、分離用トレンチ４０４，４０４Ａ，４０７を形成する構成を示すが、実施の形態１に係る図１の構成を例として、分離用トレンチ４０４，４０４Ａ，４０７を形成しても良い。

かかる構成によれば、表面電極容量を、空乏層４１３、４１５の容量で低減できるため、素子容量を０．２ｐＦ、過渡電圧耐性を１８ｋＶと、従来品と比べて容量を半分以下にできる。

また、分離用トレンチ４０４を二本以上形成することもでき、この場合、ツェナーダイオード４２０と低容量ＰＮダイオード４２２間に生ずる寄生容量をなくし、寄生容量による素子全体の容量増加を防ぐことができる。

なお、分離用トレンチ４０４Ａと、分離用トレンチ４０７とは、第一導電型層４０５と第二導電型層４０６との間において、同一のもので共有化することもできる。

本発明は、低容量ＰＮダイオードの面積を縮小させて素子容量を低減した場合であっても、表面電極による寄生容量の増大を抑制し、半導体素子の容量を低減することができ、低容量半導体装置に係り、特に過渡電圧保護素子等に有用である。

１０１ 半導体基板
１０２ 埋込み層
１０３ エピタキシャル層
１０４ 分離用トレンチ
１０５ 第１の拡散層
１０６ 第２の拡散層
１０７ 分離用トレンチ
１１０ 表面電極
１２０ ツェナーダイオード
１２１ 低容量ＰＮダイオード
１２２ 低容量ＰＮダイオード
１２３ 寄生容量
１４０ 端子
１４１ 端子
２０１ 第一導電型基板
２０２ 高濃度第二導電型埋め込み層
２０３ 低濃度第二導電型エピタキシャル層
２０４ 分離用トレンチ
２０５ 第一導電型層
２０６ 第二導電型層
２０７ 分離用トレンチ
２０８ コンタクト窓
２０９ コンタクト窓
２１０ 表面電極
２１２ 第一導電型層
２１３ 空乏層
２１４ 絶縁膜
２２０ ツェナーダイオード
２２１ 低容量ＰＮダイオード
２２２ 低容量ＰＮダイオード
２４０ 端子
２４１ 端子
３０１ 第一導電型基板
３０２ 高濃度第二導電型埋め込み層
３０３ 低濃度第一導電型エピタキシャル層
３０４ 分離用トレンチ
３０５ 第一導電型層
３０６ 第二導電型層
３０７ 分離用トレンチ
３０８ コンタクト窓
３０９ コンタクト窓
３１０ 表面電極
３１２ 第二導電型層
３１３ 空乏層
３１４ 絶縁膜
３１５ 空乏層
３１６ 領域
３２０ ツェナーダイオード
３２１ 低容量ＰＮダイオード
３２２ 低容量ＰＮダイオード
３４０ 端子
３４１ 端子
４０１ 第一導電型基板
４０２ 高濃度第二導電型埋め込み層
４０３ 低濃度第一導電型エピタキシャル層
４０４ 分離用トレンチ
４０４Ａ 分離用トレンチ
４０５ 第一導電型層
４０６ 第二導電型層
４０７ 分離用トレンチ
４１０ 表面電極
４１１ 空乏層
４１２ 第二導電型層
４１３ 空乏層
４１４ 領域
４１５ 空乏層
４２０ ツェナーダイオード
４２１ 低容量ＰＮダイオード
４２２ 低容量ＰＮダイオード

Claims (12)

1. 第一導電型基板と、
   前記第一導電型基板上に形成される低濃度第二導電型エピタキシャル層と、
   前記低濃度第二導電型エピタキシャル層の表面の一部に形成される第１の第一導電型層と、
   前記低濃度第二導電型エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第１の第二導電型層と、
   前記第一導電型基板の前記低濃度第二導電型エピタキシャル層と接する表面の前記第１の第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
   前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される第１の空乏層と、
   前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、
   前記第１の第二導電型層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、
   前記低濃度第二導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の少なくとも一部に形成される第２の第一導電型層と、
   前記第１の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
   前記第１の分離トレンチに囲まれる領域に前記第１の第一導電型層と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
   前記第２の分離トレンチに囲まれる領域に前記第一導電型基板と前記低濃度第二導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと
   を有し、前記第２の第一導電型層と前記低濃度第二導電型エピタキシャル層との境界に第２の空乏層が形成されることを特徴とする低容量半導体装置。
2. 前記第２の第一導電型層が前記低濃度第二導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の全部に形成されることを特徴とする請求項１記載の低容量半導体装置。
3. 前記第２の第一導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されることを特徴とする請求項１記載の低容量半導体装置。
4. 前記第２の第一導電型層が前記第１の分離トレンチと接して形成されることを特徴とする請求項１記載の低容量半導体装置。
5. 前記第１の分離トレンチが、前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の低容量半導体装置。
6. 前記高濃度第二導電型埋め込み層および第１の空乏層を囲んで前記低濃度第二導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチをさらに有し、
   前記第１の分離トレンチが、前記低濃度第二導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記第１の空乏層の非形成領域のみに形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の低容量半導体装置。
7. 第一導電型基板と、
   前記第一導電型基板上に形成される低濃度第一導電型エピタキシャル層と、
   前記低濃度第一導電型エピタキシャル層の表面の一部に形成される第１の第一導電型層と、
   前記低濃度第一導電型エピタキシャル層の表面に前記第１の第一導電型層と離間して形成される第１の第二導電型層と、
   前記第一導電型基板の前記低濃度第一導電型エピタキシャル層と接する表面の前記第１の第一導電型層と向かい合う領域を含んで形成される高濃度第二導電型埋め込み層と、
   前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界部分を含んで形成される第１の空乏層と、
   前記第１の第一導電型層を囲んで形成される第１の分離トレンチと、
   前記第１の第二導電型層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第２の分離トレンチと、
   前記低濃度第一導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の少なくとも一部に形成される第２の第二導電型層と、
   前記第１の分離トレンチに囲まれる領域に前記第一導電型基板と前記高濃度第二導電型埋め込み層との境界をＰＮ接合面として形成されるツェナーダイオードと、
   前記第１の分離トレンチに囲まれる領域に前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第１の低容量ＰＮダイオードと、
   前記第２の分離トレンチに囲まれる領域に前記第１の第二導電型層と前記低濃度第一導電型エピタキシャル層との境界をＰＮ接合面として形成される第２の低容量ＰＮダイオードと
   を有し、前記第２の第二導電型層と前記低濃度第一導電型エピタキシャル層との境界に第２の空乏層が形成され、前記第１の分離トレンチと前記第２の分離トレンチとの間の前記高濃度第二導電型埋め込み層と前記低濃度第一導電型エピタキシャル層の境界に第３の空乏層が形成されることを特徴とする低容量半導体装置。
8. 前記第２の第二導電型層が前記低濃度第一導電型エピタキシャル層の前記第１の第一導電型層が形成される表面の前記第１の第一導電型層および前記第１の第二導電型層の非形成領域の全部に形成されることを特徴とする請求項７記載の低容量半導体装置。
9. 前記第２の第二導電型層が前記第１の分離トレンチと前記第２の分離トレンチとの間に形成されることを特徴とする請求項７記載の低容量半導体装置。
10. 前記第２の第二導電型層が前記第２の分離トレンチと接して形成されることを特徴とする請求項７記載の低容量半導体装置。
11. 前記第１の分離トレンチが、前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成されることを特徴とする請求項７〜請求項１０のいずれか１項に記載の低容量半導体装置。
12. 前記高濃度第二導電型埋め込み層および第１の空乏層を囲んで前記低濃度第一導電型エピタキシャル層から前記第一導電型基板にわたって形成される第３の分離トレンチをさらに有し、
    前記第１の分離トレンチが、前記低濃度第一導電型エピタキシャル層および前記高濃度第二導電型埋め込み層の前記第１の空乏層の非形成領域のみに形成されることを特徴とする請求項７〜請求項１０のいずれか１項に記載の低容量半導体装置。

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