JPH01232773A - ツェナーダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路に用いるツェナーダイオード
のデバイス構造に関するものである。

［従来の技術］ 第２図は従来の半導体集積回路に用いるツェナーダイオ
ードの一構成例を示す断面構造説明図である。

第２図の構造において、ツェナーダイオードは半導体基
板（以下基板という）　１１の一主面に形成された分離
島１２の中に形成されている。分離島１２は第１導電層
１３で構成されるが、第１導電層１３の一部表面側には
第１導電層と反対導電型の第２導電層１４が形成され、
さらに、第２導電層１４の一部表面側には第１導電層１
３と同一導電型の第３導電層１５が形成されている。ま
た、１６は電極を取出すために設けた絶縁膜であり、こ
の絶縁膜１６には、図のように第１導電層！３、第２導
電層１４及び第３導電層１５からコンタクトするための
開口部が取付けられている。

以上の構成において、第２導電層１４から開口部を介し
て接続したｍ２電極１８を取出し、第１導電層１３と第
３導電層１５から２つの開口部を介して接続した第１電
極１７を取出してツェナーダイオードを形成している。

ここで第１導電層１３と第３導電層１５がｎ型、第２導
電層１４がｐ型であれば第１電極１７はカソード、第２
電極１８はアノードであり、第１導電層１３と第３導電
層１５がｐ型、第２導電層１４がｎ型の場合は、第１？
ＩＳ極はアノード、第２電極１８はカソードとなる。

以上のツェナーダイオードにおける動作については周知
の技術であるので、その説明は省略する。

［発明が解決しようとする課題］ しかしながら半導体集積回路における上記第２図の従来
例に示した構成のツェナーダイオードでは、第２導電層
と、第３導電層の表面近傍の接合部においてツェナー降
伏時、マイクロプラズマによって起こるスイッチングに
より、雑音が発生し、見かけ上の負性抵抗が生ずる状態
が起る。ここで、見かけ上の負性抵抗についてツェナー
ダイオードのＶ−１特性図を用いて説明する。

第３図は第２図の従来例に示したツェナーダイオードの
Ｖ−１特性を示す線図である。図において、横軸は順方
向の電圧Ｖであり、縦軸は電流■である。図にみられる
特性線の電圧８．Ｉ　Ｖのあたりにみられる負性抵抗部
が、見かけ上の負性抵抗を表わしている。

すなわち、見かけ上の負性抵抗とは、３層ダイオードに
みられるような真の負性抵抗ではなく、マイクロプラズ
マ発生時の平均電流、電圧をΔＰ１定した時のみ現われ
るものであり、ダイオードの接合キャパシター、回路４
１１ｊ定器のキャパシターの全並列キャパシターと、マ
イクロプラズマのスイッチングによる充・放電の為に発
生する見かけ上のものである。

しかしながら、このような特性を有するツェナーダイオ
ードを集積回路の基準電源として用いた場合、ツェナー
ダイオードから発生する雑音Ｔｕｆｔが、このツェナー
ダイオードのオン抵抗によって電圧変換されるため、低
電流領域での集積回路基阜電源としては、不安定となり
、低雑音増幅器が得にくいという問題があった。

この発明は以上述べたマイクロプラズマによるツェナー
ダイオードの負性抵抗や、ノイズを減少させるツェナー
ダイオードを提１共することを目「白とするものである
。

［課題を解決するための手段］ この発明に係るツェナーダイオードは、ツェナー電圧を
得る表面近傍の接合部を、エツチング等により、第１導
電層内の基板表面側に形成した第２導電層よりも深い溝
を設けたのち溝内に絶縁物を埋込み、ツェナーバイアス
電流をより深い接合部に導くようにし、ツェナー降伏時
、マイクロプラズマによるスイッチングにより発生する
電流ノイズと負性抵抗が低減するようにしたものである
。

［作用］ この発明においては、ツェナーダイオードを形成する接
合部の表面近傍を絶縁物を埋込んだ溝を形成して接合の
曲率部をなくしたので、接合部が表面近傍に露出しない
構造となり、接合の空乏層内全面にキャリアがほぼ均一
に分布される。そのためツェナー降伏時のマイクロプラ
ズマの発生に起因する電流のスイッチングが発生せず、
したがって雑音の発生と低電流領域にみられる見かけ上
の負性抵抗が低減される。

［実施例］ 第１図はこの発明の一実施例を示すツェナーダイオード
の断面構造説明図である。

第１図において、２は半導体基板（以下基板という）１
の主面上に形成された第１導電層３からなる分離島であ
る。このダイオードは第１導電層３内に形成され、かつ
第１導電層１と同−導Ｔｕ型で高濃度の第３導電層５と
、第３導電層５中に形成され、かつ第３導電層５とは反
対導電型の第２導電層４によって形成されている。また
、１Ｂは電極を取出すために基板１上に設けた絶縁膜で
ある。

第３導電層５と第２導電層４との表面近傍に形成される
接合部と曲率部の部分を、図のように、エツチング等に
よって、第３導電層５の深さより−深く除去した溝９を
形成したのち、この溝９内に絶縁物を埋め戻して形成さ
れた溝９により第１導７ヒ層３と第２導電層４を分離し
、絶縁膜６に設けた開口部からコンタクトを行って、第
１導電層３上に第１電極７を、第２導電層４上に第２電
極８をそれぞれ接続して基板表面に取出す構造となって
いる。

以上の構成において、第１導電層３と第３導電層５がｎ
型半導体、第２導電層がｎ型半導体であった場合につい
て説明する。

第１電極７はカソード、第２電極９はアノードとなり、
これを動作するにはカソードに正の電位を与え、アノー
ドを接地し、ツェナーバイアス電流を流す。ツェナーバ
イアス電流は、第１導電層３を経て、第２導電層４と第
３導電層５の接合部にて、ツェナー降伏を起こす。この
時、表面近傍の接合部と曲率部がエツチングされている
ため、接合の空乏層内全面にキャリアがほぼ均一に分布
されるので、マイクロプラズマは低減され、それに伴う
電流ノイズや、負性抵抗も低減されることにより、低電
流領域においても安定な定電圧出力が得られる。

次に第１導電層３と第３導電層５がｎ型半導体、第２導
電層４がｎ型半導体であった場合、第１電極７はアノー
ド、第２電極８は、カソードとなる。

その動作は、前記のように第１、第３導電層がｎ型半導
体、第２導電層がｎ型半導体の場合と同一であるので、
説明は割愛する。

なお、上記実施例では溝の断面形状としてＶ溝の場合を
図示したが溝の形状はＶ溝に限定されないことはいうま
でもない。

［発明の効果］ 以上、詳細に説明したように、この発明によれば、接合
部に絶縁物を埋込んだ溝を設けて分離する構造として接
合部が表面近傍に露出していない構造となっているので
、ツェナー降伏時のマイクロプラズマの発生に起因する
電流のスイッチングが発生せず、雑音の発生と、見かけ
上の負性抵抗を低減することができる。従って、ツェナ
ーダイオードを基準電源として用いた集積回路、特に増
幅器においては低雑音増幅器を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すツェナーダイオード
の断面構成説明図、第２図はツェナーダイオードの一従
来例を示す断面構成説明図、ｍ３図は従来のツェナーダ
イオードのＶ−１特性線図である。 第１図及び第２図において、１．１１は半導体基板、２
．１２は分離島、３，１３は第１導電層、４゜１４は第
２導電層、５．１５は第３導電層、６，１Ｂは絶縁膜、
７．１７は第１電極、８．１８は第２電極、９は溝であ
る。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 　第１導電層およびこれと異なる導電型の第２導電層よ
   り形成されるツェナーダイオードにおいて、上記第１導
   電層より成る分離島内に、上記第１導電層と同一の導電
   型の導電層で形成された高濃度の第３導電層と、 この第３導電層上に、上記第１導電層と異なる導電型を
   有する上記第２導電層を形成した接合部と、 この接合部の曲率部を除去するように形成された溝と、 前記第１導電層と第２導電層にそれぞれ接合された第１
   電極及び第２電極とを有することを特徴とするツェナー
   ダイオード。