JP3126820B2 - 集積回路 - Google Patents
集積回路Info
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- JP3126820B2 JP3126820B2 JP04227529A JP22752992A JP3126820B2 JP 3126820 B2 JP3126820 B2 JP 3126820B2 JP 04227529 A JP04227529 A JP 04227529A JP 22752992 A JP22752992 A JP 22752992A JP 3126820 B2 JP3126820 B2 JP 3126820B2
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- circuit
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Description
【０００１】
【産業上の利用分野】この発明はＦＥＴ特にｎチャネル
ＦＥＴを安定に動作させることのできる集積回路に関す
る。
ＦＥＴを安定に動作させることのできる集積回路に関す
る。
【０００２】
【従来の技術】従来より、ＭＭＩＣ（Monolithic Micro
wave Intergrated Circuit）や、超高速論理ＩＣといっ
たＩＣでは、ＦＥＴ（Field Effect Transistor ）、ダ
イオード、抵抗、キャパシタンス或はそのほかの所望の
電気回路素子を、半絶縁性の化合物半導体基板例えばＧ
ａＡｓ基板に設けて集積化している。
wave Intergrated Circuit）や、超高速論理ＩＣといっ
たＩＣでは、ＦＥＴ（Field Effect Transistor ）、ダ
イオード、抵抗、キャパシタンス或はそのほかの所望の
電気回路素子を、半絶縁性の化合物半導体基板例えばＧ
ａＡｓ基板に設けて集積化している。
【０００３】
【発明が解決しようとする課題】しかしながら半絶縁性
の化合物半導体基板では、その絶縁抵抗を高めるために
不純物補償が行なわれている。従って、基板には不純物
補償により生じた或は不純物補償のための深い準位が存
在するので、ＦＥＴを設けた側の基板面ａとは反対側の
基板面ｂに負の電位を印加すると、基板面ｂから基板中
に注入された電子が深い準位に捕獲され従ってこの捕獲
電子により基板面ｂ側の電子のポテンシャルが上昇す
る。これがため、ｎチャネルＦＥＴを基板に設けている
場合には、空乏層が基板面ｂの側からｎチャネルＦＥＴ
のチャネルの側へと延び出してチャネルを狭め、結果的
にドレイン電流が減少する（この現象をバックゲート効
果と称する）。また、他の電気回路素子の電極をＦＥＴ
に隣接させて基板面ａ上に設け、この電極に負の電位を
印加した場合にも、この電極から基板中に注入された電
子が深い準位に捕獲されるので、ドレイン電流が低下す
る（この現象をサイドゲート効果と称する）。
の化合物半導体基板では、その絶縁抵抗を高めるために
不純物補償が行なわれている。従って、基板には不純物
補償により生じた或は不純物補償のための深い準位が存
在するので、ＦＥＴを設けた側の基板面ａとは反対側の
基板面ｂに負の電位を印加すると、基板面ｂから基板中
に注入された電子が深い準位に捕獲され従ってこの捕獲
電子により基板面ｂ側の電子のポテンシャルが上昇す
る。これがため、ｎチャネルＦＥＴを基板に設けている
場合には、空乏層が基板面ｂの側からｎチャネルＦＥＴ
のチャネルの側へと延び出してチャネルを狭め、結果的
にドレイン電流が減少する（この現象をバックゲート効
果と称する）。また、他の電気回路素子の電極をＦＥＴ
に隣接させて基板面ａ上に設け、この電極に負の電位を
印加した場合にも、この電極から基板中に注入された電
子が深い準位に捕獲されるので、ドレイン電流が低下す
る（この現象をサイドゲート効果と称する）。
【０００４】さらにＦＥＴのゲート電極に印加する電気
信号の周波数が或る値例えば５０ＫＨｚ以上になると、
ＦＥＴのゲインが減少するという問題がある。その発生
メカニズムは必ずしも定かではないが次のように考えら
れる。すなわち、ゲート電極に電気信号を印加するとこ
の信号の電圧振幅の周期的変化に応じて電子が深い準位
に捕獲されまた深い準位から放出されるが、電気信号の
周波数が高くなると実質的に電子が放出されずに捕獲さ
れたままの状態となり、その結果、ゲインが減少してし
まうと考えられる。
信号の周波数が或る値例えば５０ＫＨｚ以上になると、
ＦＥＴのゲインが減少するという問題がある。その発生
メカニズムは必ずしも定かではないが次のように考えら
れる。すなわち、ゲート電極に電気信号を印加するとこ
の信号の電圧振幅の周期的変化に応じて電子が深い準位
に捕獲されまた深い準位から放出されるが、電気信号の
周波数が高くなると実質的に電子が放出されずに捕獲さ
れたままの状態となり、その結果、ゲインが減少してし
まうと考えられる。
【０００５】この発明は上述した従来の問題点を解決す
るため、基板中の深い準位に捕獲された電子が電気的に
及ぼす影響をなくすことのできる集積回路を提供するこ
とにある。
るため、基板中の深い準位に捕獲された電子が電気的に
及ぼす影響をなくすことのできる集積回路を提供するこ
とにある。
【０００６】
【課題を解決するための手段】この目的の達成を図るた
め、第１の発明の集積回路は、半絶縁性化合物半導体基
板上に回路用ＦＥＴを含む電気回路素子を設けて成る集
積回路において、回路用ＦＥＴ近傍に設けた正孔注入源
を備えて成り、かつ、この正孔注入源は、注入用ＦＥＴ
であることを特徴とする。また、第２の発明の集積回路
は、半絶縁性化合物半導体基板上に回路用ＦＥＴを含む
電気回路素子を設けて成る集積回路において、回路用Ｆ
ＥＴ近傍に設けた正孔注入源を備えて成り、かつ、この
正孔注入源は、活性層と、活性層上に離間配置した一方
及び他方のオーミック電極と、これらオーミック電極の
間の活性層に設けた電流狭窄部とを備えて成ることを特
徴とする。
め、第１の発明の集積回路は、半絶縁性化合物半導体基
板上に回路用ＦＥＴを含む電気回路素子を設けて成る集
積回路において、回路用ＦＥＴ近傍に設けた正孔注入源
を備えて成り、かつ、この正孔注入源は、注入用ＦＥＴ
であることを特徴とする。また、第２の発明の集積回路
は、半絶縁性化合物半導体基板上に回路用ＦＥＴを含む
電気回路素子を設けて成る集積回路において、回路用Ｆ
ＥＴ近傍に設けた正孔注入源を備えて成り、かつ、この
正孔注入源は、活性層と、活性層上に離間配置した一方
及び他方のオーミック電極と、これらオーミック電極の
間の活性層に設けた電流狭窄部とを備えて成ることを特
徴とする。
【０００７】
【作用】第１の発明の構成によれば、注入用ＦＥＴであ
る正孔注入源を備えており、第２の発明の構成によれ
ば、活性層と、活性層上に離間配置した一方及び他方の
オーミック電極と、これらオーミック電極の間の活性層
に設けた電流狭窄部とを有する正孔注入源を備えてい
る。従って、半絶縁性化合物半導体基板中の深い準位に
電子が捕獲されている場合に、正孔を、正孔注入源を介
して基板中に注入し深い準位の捕獲電子と再結合させる
ことができ、従って捕獲電子を消失させることができ
る。
る正孔注入源を備えており、第２の発明の構成によれ
ば、活性層と、活性層上に離間配置した一方及び他方の
オーミック電極と、これらオーミック電極の間の活性層
に設けた電流狭窄部とを有する正孔注入源を備えてい
る。従って、半絶縁性化合物半導体基板中の深い準位に
電子が捕獲されている場合に、正孔を、正孔注入源を介
して基板中に注入し深い準位の捕獲電子と再結合させる
ことができ、従って捕獲電子を消失させることができ
る。
【０００８】しかも回路用ＦＥＴ近傍に正孔注入源を設
けているので、回路用ＦＥＴ近傍領域の捕獲電子を消失
させることができる。なお、この正孔注入源とは、回路
用ＦＥＴ近傍領域の捕獲電子を消失させるためのもので
あり、当該回路用ＦＥＴを構成するものではない。
けているので、回路用ＦＥＴ近傍領域の捕獲電子を消失
させることができる。なお、この正孔注入源とは、回路
用ＦＥＴ近傍領域の捕獲電子を消失させるためのもので
あり、当該回路用ＦＥＴを構成するものではない。
【０００９】
【実施例】以下、図面を参照し、この発明の実施例につ
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
き説明する。尚、図面はこの発明が理解できる程度に概
略的に示してあるにすぎず、従ってこの発明を図示例に
限定するものではない。
【００１０】図１及び図２はこの発明の第一実施例の要
部構成を概略的に示す断面図及び平面図である。これら
図においては集積回路の主として回路用ＦＥＴ及び正孔
注入源を設けた部分の構成を示した。
部構成を概略的に示す断面図及び平面図である。これら
図においては集積回路の主として回路用ＦＥＴ及び正孔
注入源を設けた部分の構成を示した。
【００１１】この実施例の集積回路は、回路用ＦＥＴ１
２及びこのＦＥＴ１２近傍に設けた正孔注入源１４とこ
れら以外の他の電気回路素子（図示せず）とを、半絶縁
性化合物半導体基板１０上に設けて成る。
２及びこのＦＥＴ１２近傍に設けた正孔注入源１４とこ
れら以外の他の電気回路素子（図示せず）とを、半絶縁
性化合物半導体基板１０上に設けて成る。
【００１２】この実施例では、基板１０を半絶縁性Ｇａ
Ａｓ基板とし、回路用ＦＥＴ１２及び正孔注入源１４を
リセス構造のＧａＡｓＦＥＴとする。そして基板面１０
ａ上にアンドープＧａＡｓバッファ層１６を介して回路
用ＦＥＴ１２、正孔注入源１４及び図示しない他の電気
回路素子を設ける。正孔注入源１４から正孔が拡散する
範囲内に、回路用ＦＥＴ１２を設ける。
Ａｓ基板とし、回路用ＦＥＴ１２及び正孔注入源１４を
リセス構造のＧａＡｓＦＥＴとする。そして基板面１０
ａ上にアンドープＧａＡｓバッファ層１６を介して回路
用ＦＥＴ１２、正孔注入源１４及び図示しない他の電気
回路素子を設ける。正孔注入源１４から正孔が拡散する
範囲内に、回路用ＦＥＴ１２を設ける。
【００１３】回路用ＦＥＴ１２は、素子形成領域Ｐ１の
バッファ層１６上に設けたｎ−ＧａＡｓ活性層１８１
と、活性層１８１上に互いに離間させて設けたｎ+ −Ｇ
ａＡｓコンタクト層１９１及び１９２と、これらコンタ
クト層１９１及び１９２の間の領域の活性層１８１に設
けたリセス２０１と、リセス２０１内に設けたゲート電
極２２１と、コンタクト層１９１及び１９２上に設けた
ソース電極２４１及びドレイン電極２６１とを備えて成
る。さらに正孔注入源１４は、素子形成領域Ｐ２のバッ
ファ層１６上に設けたｎ−ＧａＡｓ活性層１８２と、活
性層１８２上に互いに離間させて設けたｎ+ −ＧａＡｓ
コンタクト層１９３及び１９４と、これらコンタクト層
１９３及び１９４の間の領域の活性層１８２に設けたリ
セス２０２と、リセス２０２内に設けたゲート電極２２
２と、コンタクト層１９３及び１９４上に設けたソース
電極２４２及びドレイン電極２６２とを備えて成る。
バッファ層１６上に設けたｎ−ＧａＡｓ活性層１８１
と、活性層１８１上に互いに離間させて設けたｎ+ −Ｇ
ａＡｓコンタクト層１９１及び１９２と、これらコンタ
クト層１９１及び１９２の間の領域の活性層１８１に設
けたリセス２０１と、リセス２０１内に設けたゲート電
極２２１と、コンタクト層１９１及び１９２上に設けた
ソース電極２４１及びドレイン電極２６１とを備えて成
る。さらに正孔注入源１４は、素子形成領域Ｐ２のバッ
ファ層１６上に設けたｎ−ＧａＡｓ活性層１８２と、活
性層１８２上に互いに離間させて設けたｎ+ −ＧａＡｓ
コンタクト層１９３及び１９４と、これらコンタクト層
１９３及び１９４の間の領域の活性層１８２に設けたリ
セス２０２と、リセス２０２内に設けたゲート電極２２
２と、コンタクト層１９３及び１９４上に設けたソース
電極２４２及びドレイン電極２６２とを備えて成る。
【００１４】ゲート電極２２１、２２２はショットキー
電極、またソース電極２４１、２４２及びドレイン電極
２６１、２６２はオーミック電極である。尚、コンタク
ト層１９１〜１９４を設けたほうが好ましいが、これら
コンタクト層を必ずしも設けなくとも良い。また正孔注
入源１４をリセス構造以外の任意好適な構造のＦＥＴ、
例えばイオン注入プロセスを用いて形成したセルフアラ
インゲート構造のＦＥＴとしても良い。
電極、またソース電極２４１、２４２及びドレイン電極
２６１、２６２はオーミック電極である。尚、コンタク
ト層１９１〜１９４を設けたほうが好ましいが、これら
コンタクト層を必ずしも設けなくとも良い。また正孔注
入源１４をリセス構造以外の任意好適な構造のＦＥＴ、
例えばイオン注入プロセスを用いて形成したセルフアラ
インゲート構造のＦＥＴとしても良い。
【００１５】また回路用ＦＥＴ１２、正孔注入源１４及
び図示しない他の電気回路素子をそれぞれ、素子分離部
２８により、電気的に絶縁分離する。素子分離部２８は
酸素イオン注入層であって、その形成に当っては、基板
面１０ａ上に順次に、アンドープＧａＡｓバッファ層１
６、ｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積
層したのち、回路用ＦＥＴ１２、正孔注入源１４及び他
の電気回路素子の間の絶縁分離を行なうべき領域（絶縁
分離領域）に酸素イオンを注入する。この際、酸素イオ
ンをｎ+ −ＧａＡｓ層１９からバッファ層１６或は基板
１０に至る深さまで注入する。酸素イオンを注入した部
分により素子分離部２８を形成し、酸素イオンが注入さ
れなかった素子形成領域の部分のｎ−ＧａＡｓ層１８に
より活性層１８１及び１８２を、また素子形成領域の部
分のｎ+ −ＧａＡｓ層１９によりコンタクト層１９１〜
１９４を形成する。このようにして形成された素子分離
部２８を、図１中に点線で囲み白抜き丸印を付して示し
た。尚、素子分離部２８は酸素イオン注入層以外の任意
好適な素子分離手段例えば溝としても良い。
び図示しない他の電気回路素子をそれぞれ、素子分離部
２８により、電気的に絶縁分離する。素子分離部２８は
酸素イオン注入層であって、その形成に当っては、基板
面１０ａ上に順次に、アンドープＧａＡｓバッファ層１
６、ｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積
層したのち、回路用ＦＥＴ１２、正孔注入源１４及び他
の電気回路素子の間の絶縁分離を行なうべき領域（絶縁
分離領域）に酸素イオンを注入する。この際、酸素イオ
ンをｎ+ −ＧａＡｓ層１９からバッファ層１６或は基板
１０に至る深さまで注入する。酸素イオンを注入した部
分により素子分離部２８を形成し、酸素イオンが注入さ
れなかった素子形成領域の部分のｎ−ＧａＡｓ層１８に
より活性層１８１及び１８２を、また素子形成領域の部
分のｎ+ −ＧａＡｓ層１９によりコンタクト層１９１〜
１９４を形成する。このようにして形成された素子分離
部２８を、図１中に点線で囲み白抜き丸印を付して示し
た。尚、素子分離部２８は酸素イオン注入層以外の任意
好適な素子分離手段例えば溝としても良い。
【００１６】正孔注入源１４で正孔を生成する場合は、
活性層１８２で衝突電離が生じるような大きさの電圧を
ソース電極２４２及びドレイン電極２６２の間に印加
し、衝突電離により正孔を生成する。この際、正孔注入
源１４のゲート電極２２２を接地しても良いし、ゲート
電極２２２に電圧を印加しても良い。任意好適な大きさ
の電圧をゲート電極２２２に印加することにより、正孔
の生成効率を高めることもできる。生成された正孔は、
素子分離部２８、バッファ層１６或は基板１０を介して
回路用ＦＥＴ１２近傍の基板１０中へと流れ込み、回路
用ＦＥＴ１４近傍領域の基板１０中の深い準位に捕獲さ
れている電子と再結合する。
活性層１８２で衝突電離が生じるような大きさの電圧を
ソース電極２４２及びドレイン電極２６２の間に印加
し、衝突電離により正孔を生成する。この際、正孔注入
源１４のゲート電極２２２を接地しても良いし、ゲート
電極２２２に電圧を印加しても良い。任意好適な大きさ
の電圧をゲート電極２２２に印加することにより、正孔
の生成効率を高めることもできる。生成された正孔は、
素子分離部２８、バッファ層１６或は基板１０を介して
回路用ＦＥＴ１２近傍の基板１０中へと流れ込み、回路
用ＦＥＴ１４近傍領域の基板１０中の深い準位に捕獲さ
れている電子と再結合する。
【００１７】ソース電極２４２を接地し或はソース電極
２４２に負電位を印加すると共にドレイン電極２６２に
正電位を印加した場合、活性層１８２において生成され
た正孔はドレイン電極２６２側よりもソース電極２４２
側に効率良く注入されるので、回路用ＦＥＴ１２近傍領
域の基板１０へ効率よく正孔を注入するためには正孔注
入源１４のソース電極２４２側を回路用ＦＥＴ１２に近
づけて配置するのが好ましい。尚、回路用ＦＥＴ１２の
各構成成分と正孔注入源１４の各構成成分との位置関係
を図示例に限定するものではなく、正孔注入源１４から
の正孔を回路用ＦＥＴ１２近傍領域の基板１０中へ注入
できるのであれば、その位置関係は問わない。
２４２に負電位を印加すると共にドレイン電極２６２に
正電位を印加した場合、活性層１８２において生成され
た正孔はドレイン電極２６２側よりもソース電極２４２
側に効率良く注入されるので、回路用ＦＥＴ１２近傍領
域の基板１０へ効率よく正孔を注入するためには正孔注
入源１４のソース電極２４２側を回路用ＦＥＴ１２に近
づけて配置するのが好ましい。尚、回路用ＦＥＴ１２の
各構成成分と正孔注入源１４の各構成成分との位置関係
を図示例に限定するものではなく、正孔注入源１４から
の正孔を回路用ＦＥＴ１２近傍領域の基板１０中へ注入
できるのであれば、その位置関係は問わない。
【００１８】次にこの実施例の集積回路が備える電気回
路素子のうち回路用ＦＥＴ１２及び正孔注入源１４に着
目し、これら回路用ＦＥＴ１２及び正孔注入源１４の製
造工程につき説明する。図３及び図４は回路用ＦＥＴ１
２及び正孔注入源１４の主要な製造工程を段階的に示す
断面図である。
路素子のうち回路用ＦＥＴ１２及び正孔注入源１４に着
目し、これら回路用ＦＥＴ１２及び正孔注入源１４の製
造工程につき説明する。図３及び図４は回路用ＦＥＴ１
２及び正孔注入源１４の主要な製造工程を段階的に示す
断面図である。
【００１９】まず、ＭＢＥ（Molecular Beam Epitaxy）
法により、アンドープＧａＡｓバッファ層１６、Ｓｉド
ープｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を順
次に、半絶縁性ＧａＡｓ基板１０上に積層する（図３
（Ａ））。
法により、アンドープＧａＡｓバッファ層１６、Ｓｉド
ープｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を順
次に、半絶縁性ＧａＡｓ基板１０上に積層する（図３
（Ａ））。
【００２０】次に回路用ＦＥＴ１２、正孔注入源１４及
び他の電気回路素子を絶縁分離するための絶縁分離領域
に酸素イオンを注入し、酸素イオン注入層より成る素子
分離部２８を形成する（図３（Ｂ））。この際、酸素イ
オンをｎ+ −ＧａＡｓ層１９からバッファ層１６に至る
深さまで注入する。素子形成領域Ｐ１及びＰ２の部分の
ｎ−ＧａＡｓ層１８が回路用ＦＥＴ１２の活性層１８１
及び正孔注入源１４の活性層１８２となる。
び他の電気回路素子を絶縁分離するための絶縁分離領域
に酸素イオンを注入し、酸素イオン注入層より成る素子
分離部２８を形成する（図３（Ｂ））。この際、酸素イ
オンをｎ+ −ＧａＡｓ層１９からバッファ層１６に至る
深さまで注入する。素子形成領域Ｐ１及びＰ２の部分の
ｎ−ＧａＡｓ層１８が回路用ＦＥＴ１２の活性層１８１
及び正孔注入源１４の活性層１８２となる。
【００２１】次に素子形成領域Ｐ１の部分のｎ+ −Ｇａ
Ａｓ層１９上にソース電極２４１及びドレイン電極２６
１を離間させて形成すると共に、素子形成領域Ｐ２の部
分のｎ+ −ＧａＡｓ層１９上にソース電極２４２及びド
レイン電極２６２を離間させて形成する（図３
（Ｃ））。
Ａｓ層１９上にソース電極２４１及びドレイン電極２６
１を離間させて形成すると共に、素子形成領域Ｐ２の部
分のｎ+ −ＧａＡｓ層１９上にソース電極２４２及びド
レイン電極２６２を離間させて形成する（図３
（Ｃ））。
【００２２】次にソース電極２４１とドレイン電極２６
１との間の部分のｎ+ −ＧａＡｓ層１９及び活性層１８
１をエッチングして切り欠き、これにより素子形成領域
Ｐ１のｎ+ −ＧａＡｓ層１９を２つに分断してコンタク
ト層１９１及び１９２を形成しかつ活性層１８１にリセ
ス２０１を形成する。これと共に、ソース電極２４２と
ドレイン電極２６２との間の部分のｎ+ −ＧａＡｓ層１
９及び活性層１８２をエッチングして切り欠き、これに
より素子形成領域Ｐ２のｎ+ −ＧａＡｓ層１９を２つに
分断してコンタクト層１９３及び１９４を形成しかつ活
性層１８２にリセス２０２を形成する（図４（Ａ））。
１との間の部分のｎ+ −ＧａＡｓ層１９及び活性層１８
１をエッチングして切り欠き、これにより素子形成領域
Ｐ１のｎ+ −ＧａＡｓ層１９を２つに分断してコンタク
ト層１９１及び１９２を形成しかつ活性層１８１にリセ
ス２０１を形成する。これと共に、ソース電極２４２と
ドレイン電極２６２との間の部分のｎ+ −ＧａＡｓ層１
９及び活性層１８２をエッチングして切り欠き、これに
より素子形成領域Ｐ２のｎ+ −ＧａＡｓ層１９を２つに
分断してコンタクト層１９３及び１９４を形成しかつ活
性層１８２にリセス２０２を形成する（図４（Ａ））。
【００２３】次にリセス２０１内にゲート電極２２１を
形成すると共に、リセス２０２内にゲート電極２２２を
形成する（図４（Ｂ））。
形成すると共に、リセス２０２内にゲート電極２２２を
形成する（図４（Ｂ））。
【００２４】上述した説明からも理解できるように、こ
の実施例では回路用ＦＥＴ１２及び正孔注入源１４を同
一の製造プロセスで並行して形成できる。
の実施例では回路用ＦＥＴ１２及び正孔注入源１４を同
一の製造プロセスで並行して形成できる。
【００２５】次に、この実施例の正孔注入源１４により
行なった正孔注入が、バックゲート効果、サイドゲート
効果及びゲイン変動に及ぼす影響を調べた実験につき説
明する。
行なった正孔注入が、バックゲート効果、サイドゲート
効果及びゲイン変動に及ぼす影響を調べた実験につき説
明する。
【００２６】図５は実験装置の要部構成を概略的に示す
断面図である。同図に示す実験装置は、基板面１０ａ上
にバッファ層１６を介して設けた回路用ＦＥＴ１２、正
孔注入源１４及び実験用素子３０と、基板面１０ａとは
反対側の基板面１０ｂに設けたオーミック電極３２とを
備える。この実験装置では、実験の便宜を図るため、上
述した実施例の集積回路が備えていた電気回路素子のう
ち回路用ＦＥＴ１２及び正孔注入源１４を除く素子は設
けなかった。
断面図である。同図に示す実験装置は、基板面１０ａ上
にバッファ層１６を介して設けた回路用ＦＥＴ１２、正
孔注入源１４及び実験用素子３０と、基板面１０ａとは
反対側の基板面１０ｂに設けたオーミック電極３２とを
備える。この実験装置では、実験の便宜を図るため、上
述した実施例の集積回路が備えていた電気回路素子のう
ち回路用ＦＥＴ１２及び正孔注入源１４を除く素子は設
けなかった。
【００２７】実験用素子３０はサイドゲート効果を調べ
るための素子であり、素子形成領域Ｐ３のバッファ層１
６上に順次に、ｎ−ＧａＡｓ層１８３、ｎ+ −ＧａＡｓ
層１９５及びオーミック電極３４を設けて成る。オーミ
ック電極３２はバックゲート効果を調べるための電極で
ある。以下、オーミック電極３４をサイドゲート電極３
４、及びオーミック電極３２をバックゲート電極３２と
称する。
るための素子であり、素子形成領域Ｐ３のバッファ層１
６上に順次に、ｎ−ＧａＡｓ層１８３、ｎ+ −ＧａＡｓ
層１９５及びオーミック電極３４を設けて成る。オーミ
ック電極３２はバックゲート効果を調べるための電極で
ある。以下、オーミック電極３４をサイドゲート電極３
４、及びオーミック電極３２をバックゲート電極３２と
称する。
【００２８】また正孔注入源１４を回路用ＦＥＴ１２か
ら距離Ｌhjだけ離間させて回路用ＦＥＴ１２の一方の側
に配置すると共に、実験用素子３０を回路用ＦＥＴ１２
から距離Ｌsgだけ離間させて回路用ＦＥＴ１２の他方の
側に配置する。
ら距離Ｌhjだけ離間させて回路用ＦＥＴ１２の一方の側
に配置すると共に、実験用素子３０を回路用ＦＥＴ１２
から距離Ｌsgだけ離間させて回路用ＦＥＴ１２の他方の
側に配置する。
【００２９】これら回路用ＦＥＴ１２、正孔注入源１４
及び実験用素子３０をそれぞれ素子分離部２８により電
気的に絶縁分離し、その形成に当っては、バッファ層１
６上に順次にｎ−ＧａＡｓ層１８、及びｎ+ −ＧａＡｓ
層１９を積層したのち、回路用ＦＥＴ１２、正孔注入源
１４及び実験用素子３０の素子形成領域を除く領域（絶
縁分離領域）に酸素イオンを注入する。この際、酸素イ
オンをｎ+ −ＧａＡｓ層１９からバッファ層１６に至る
深さまで注入する。絶縁分離領域の酸素イオンを注入し
た部分が素子分離部２８となる。
及び実験用素子３０をそれぞれ素子分離部２８により電
気的に絶縁分離し、その形成に当っては、バッファ層１
６上に順次にｎ−ＧａＡｓ層１８、及びｎ+ −ＧａＡｓ
層１９を積層したのち、回路用ＦＥＴ１２、正孔注入源
１４及び実験用素子３０の素子形成領域を除く領域（絶
縁分離領域）に酸素イオンを注入する。この際、酸素イ
オンをｎ+ −ＧａＡｓ層１９からバッファ層１６に至る
深さまで注入する。絶縁分離領域の酸素イオンを注入し
た部分が素子分離部２８となる。
【００３０】図６はバックゲート効果に関する実験結果
を示す図であり、図の縦軸は回路用ＦＥＴ１２のドレイ
ン電流Ｉds1 ［ｍＡ］を及び横軸はバックゲート電圧
（バックゲート電極３２に印加する電圧）ＶB ［Ｖ］を
表す。
を示す図であり、図の縦軸は回路用ＦＥＴ１２のドレイ
ン電流Ｉds1 ［ｍＡ］を及び横軸はバックゲート電圧
（バックゲート電極３２に印加する電圧）ＶB ［Ｖ］を
表す。
【００３１】バックゲート効果に関する実験では、図５
の実験装置を用い、回路用ＦＥＴ１２及び正孔注入源１
４のゲート長を０．３μｍそしてゲート幅を１０μｍと
し、回路用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌ
hjを２０μｍとした。また、回路用ＦＥＴ１２のソース
電極２４１及びゲート電極２２１を共通接続して接地す
ると共にドレイン電極２６１を電源Ｖds1 を介してアー
スと接続し、同様に、正孔注入源１４のソース電極２４
２及びゲート電極２２２を共通接続して接地すると共に
ドレイン電極２６２を電源Ｖds2 を介してアースと接続
した。さらに、バックゲート電極３２を電源ＶB を介し
てアースと接続した。
の実験装置を用い、回路用ＦＥＴ１２及び正孔注入源１
４のゲート長を０．３μｍそしてゲート幅を１０μｍと
し、回路用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌ
hjを２０μｍとした。また、回路用ＦＥＴ１２のソース
電極２４１及びゲート電極２２１を共通接続して接地す
ると共にドレイン電極２６１を電源Ｖds1 を介してアー
スと接続し、同様に、正孔注入源１４のソース電極２４
２及びゲート電極２２２を共通接続して接地すると共に
ドレイン電極２６２を電源Ｖds2 を介してアースと接続
した。さらに、バックゲート電極３２を電源ＶB を介し
てアースと接続した。
【００３２】そして回路用ＦＥＴ１２のドレイン電圧Ｖ
ds1 を一定値に保持したまま、正孔注入源１４のドレイ
ン電圧Ｖds2 及びバックゲート電圧ＶB の値をそれぞれ
変化させて、回路用ＦＥＴ１２のドレイン電流Ｉds1 の
バックゲート電圧ＶB に対する依存性を調べた。このよ
うにして得たドレイン電流Ｉds1 の特性曲線を、図中に
符号Ａ0 〜Ａ4 を付して示す。
ds1 を一定値に保持したまま、正孔注入源１４のドレイ
ン電圧Ｖds2 及びバックゲート電圧ＶB の値をそれぞれ
変化させて、回路用ＦＥＴ１２のドレイン電流Ｉds1 の
バックゲート電圧ＶB に対する依存性を調べた。このよ
うにして得たドレイン電流Ｉds1 の特性曲線を、図中に
符号Ａ0 〜Ａ4 を付して示す。
【００３３】特性曲線Ａ0 、Ａ1 、Ａ2 、Ａ3 及びＡ4
を得たときのドレイン電圧Ｖds1 は全て共通の電圧値１
［Ｖ］及びドレイン電圧Ｖds2 はそれぞれ０、１、２、
３及び４［Ｖ］であり、各特性曲線を得たときのドレイ
ン電圧Ｖds1 、Ｖds2 を前述の電圧値に一定に保持した
ままバックゲート電圧ＶB を０〜−２０［Ｖ］の範囲で
変化させて、各特性曲線を得た。尚、バックゲート効果
に関する実験ではサイドゲート電極３４はオープンとす
る。
を得たときのドレイン電圧Ｖds1 は全て共通の電圧値１
［Ｖ］及びドレイン電圧Ｖds2 はそれぞれ０、１、２、
３及び４［Ｖ］であり、各特性曲線を得たときのドレイ
ン電圧Ｖds1 、Ｖds2 を前述の電圧値に一定に保持した
ままバックゲート電圧ＶB を０〜−２０［Ｖ］の範囲で
変化させて、各特性曲線を得た。尚、バックゲート効果
に関する実験ではサイドゲート電極３４はオープンとす
る。
【００３４】図６の実験例では、ドレイン電圧Ｖds2 を
０、１及び２［Ｖ］とした場合（特性曲線Ａ0 、Ａ1 及
びＡ2 の場合）は、いずれの場合においても、ドレイン
電流Ｉds1 特性は殆ど同じであり、バックゲート電圧Ｖ
B ＝０〜約−２［Ｖ］の範囲ではドレイン電流Ｉds1 は
ほぼ一定で変化しないがバックゲート電圧ＶB ＝約−２
〜−２０［Ｖ］の範囲ではバックゲート電圧ＶB が低く
なるに従ってドレイン電流Ｉds1 が減少してゆく。
０、１及び２［Ｖ］とした場合（特性曲線Ａ0 、Ａ1 及
びＡ2 の場合）は、いずれの場合においても、ドレイン
電流Ｉds1 特性は殆ど同じであり、バックゲート電圧Ｖ
B ＝０〜約−２［Ｖ］の範囲ではドレイン電流Ｉds1 は
ほぼ一定で変化しないがバックゲート電圧ＶB ＝約−２
〜−２０［Ｖ］の範囲ではバックゲート電圧ＶB が低く
なるに従ってドレイン電流Ｉds1 が減少してゆく。
【００３５】ドレイン電圧Ｖds2 を３［Ｖ］とした場合
（特性曲線Ａ3 の場合）は、ドレイン電流Ｉds1 の減少
割合がドレイン電圧Ｖds2 を０、１或は２［Ｖ］とした
場合と比較して僅かではあるが緩やかになるが、しかし
ドレイン電流Ｉds1 の減少が依然として目立つ。
（特性曲線Ａ3 の場合）は、ドレイン電流Ｉds1 の減少
割合がドレイン電圧Ｖds2 を０、１或は２［Ｖ］とした
場合と比較して僅かではあるが緩やかになるが、しかし
ドレイン電流Ｉds1 の減少が依然として目立つ。
【００３６】ドレイン電圧Ｖds2 を４［Ｖ］とした場合
（特性曲線Ａ3 の場合）は、バックゲート電圧ＶB ＝０
〜−２０［Ｖ］の全範囲にわたり、ドレイン電流Ｉds1
がほぼ一定となり従ってドレイン電流Ｉds1 のバックゲ
ート電圧ＶB に対する依存性（バックゲート効果）が無
くなっていることが理解できる。
（特性曲線Ａ3 の場合）は、バックゲート電圧ＶB ＝０
〜−２０［Ｖ］の全範囲にわたり、ドレイン電流Ｉds1
がほぼ一定となり従ってドレイン電流Ｉds1 のバックゲ
ート電圧ＶB に対する依存性（バックゲート効果）が無
くなっていることが理解できる。
【００３７】図７は正孔注入源の電流−電圧特性に関す
る実験結果を示す図である。同図に示す電流−電圧特性
は、上述のバックゲート効果に関する実験で用いた実験
装置が備える正孔注入源１４において、ドレイン電圧Ｖ
ds2 を変化させてドレイン電流Ｉds2 を測定して得たの
ものであり、同図の縦軸にドレイン電流Ｉds2 ［ｍＡ］
を及び横軸にドレイン電圧Ｖds2 ［Ｖ］を取って示し
た。
る実験結果を示す図である。同図に示す電流−電圧特性
は、上述のバックゲート効果に関する実験で用いた実験
装置が備える正孔注入源１４において、ドレイン電圧Ｖ
ds2 を変化させてドレイン電流Ｉds2 を測定して得たの
ものであり、同図の縦軸にドレイン電流Ｉds2 ［ｍＡ］
を及び横軸にドレイン電圧Ｖds2 ［Ｖ］を取って示し
た。
【００３８】図からも理解できるように、ドレイン電流
Ｉds2 は、ドレイン電圧Ｖds2 ＝０〜約０．６［Ｖ］の
範囲ではドレイン電圧Ｖds2 増加とともに大きく増加
し、ドレイン電圧Ｖds2 ＝約０．６〜約３［Ｖ］の範囲
ではドレイン電圧Ｖds2 増加とともに緩やかに増加し、
ドレイン電圧Ｖds2 ＝約３〜約４．６［Ｖ］の範囲では
ドレイン電圧Ｖds2 増加とともに比較的大きく増加す
る。
Ｉds2 は、ドレイン電圧Ｖds2 ＝０〜約０．６［Ｖ］の
範囲ではドレイン電圧Ｖds2 増加とともに大きく増加
し、ドレイン電圧Ｖds2 ＝約０．６〜約３［Ｖ］の範囲
ではドレイン電圧Ｖds2 増加とともに緩やかに増加し、
ドレイン電圧Ｖds2 ＝約３〜約４．６［Ｖ］の範囲では
ドレイン電圧Ｖds2 増加とともに比較的大きく増加す
る。
【００３９】ドレイン電流Ｉds2 がドレイン電圧Ｖds2
＝約３〜約４．６［Ｖ］の範囲で再び大きく増加する現
象は、正孔注入源１４の活性層１８２において衝突電離
が起こりこれによって生成された正孔がバッファ層１６
を介して基板１０へ注入されたことを表す現象であると
考えられる。
＝約３〜約４．６［Ｖ］の範囲で再び大きく増加する現
象は、正孔注入源１４の活性層１８２において衝突電離
が起こりこれによって生成された正孔がバッファ層１６
を介して基板１０へ注入されたことを表す現象であると
考えられる。
【００４０】一方、図６の実験結果において、正孔注入
源１４のドレイン電圧Ｖds2 を３及び４［Ｖ］としたと
きに回路用ＦＥＴ１２のドレイン電流Ｉds1 の減少割合
が緩やかになり、従って正孔注入源１４による正孔の生
成開始或は注入開始とともに、ドレイン電流Ｉds1 の減
少割合が緩やかになることが理解できる。
源１４のドレイン電圧Ｖds2 を３及び４［Ｖ］としたと
きに回路用ＦＥＴ１２のドレイン電流Ｉds1 の減少割合
が緩やかになり、従って正孔注入源１４による正孔の生
成開始或は注入開始とともに、ドレイン電流Ｉds1 の減
少割合が緩やかになることが理解できる。
【００４１】回路用ＦＥＴ１２のドレイン電流Ｉds1 の
減少は、基板１０中の深い準位に捕獲された電子の作用
により空乏層が回路用ＦＥＴ１２のチャネルを狭めるよ
うに延びることに起因するものであり、従って捕獲電子
の一部又は全部を正孔と再結合させて消失させることに
より、ドレイン電流Ｉds1 の減少割合を少なくしより好
ましくはドレイン電流Ｉds1 の減少を無くすことができ
ると考えられる。
減少は、基板１０中の深い準位に捕獲された電子の作用
により空乏層が回路用ＦＥＴ１２のチャネルを狭めるよ
うに延びることに起因するものであり、従って捕獲電子
の一部又は全部を正孔と再結合させて消失させることに
より、ドレイン電流Ｉds1 の減少割合を少なくしより好
ましくはドレイン電流Ｉds1 の減少を無くすことができ
ると考えられる。
【００４２】図８はサイドゲート効果に関する実験結果
を示す図であり、図の縦軸は回路用ＦＥＴ１２のドレイ
ン電流Ｉds1 ［ｍＡ］を及び横軸はサイドゲート電圧
（サイドゲート電極３２に印加する電圧）Ｖsg［Ｖ］を
表す。
を示す図であり、図の縦軸は回路用ＦＥＴ１２のドレイ
ン電流Ｉds1 ［ｍＡ］を及び横軸はサイドゲート電圧
（サイドゲート電極３２に印加する電圧）Ｖsg［Ｖ］を
表す。
【００４３】サイドゲート効果に関する実験では、図５
の実験装置を用い、回路用ＦＥＴ１２及び正孔注入源１
４のゲート長を０．３μｍそしてゲート幅を１０μｍと
し、回路用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌ
hjを３０μｍとした。また、回路用ＦＥＴ１２のソース
電極２４１及びゲート電極２２１を共通接続して接地す
ると共にドレイン電極２６１を電源Ｖds1 を介してアー
スと接続し、同様に、正孔注入源１４のソース電極２４
２及びゲート電極２２２を共通接続して接地すると共に
ドレイン電極２６２を電源Ｖds2 を介してアースと接続
した。さらに回路用ＦＥＴ１２及び実験用素子３０の離
間距離Ｌsgは３０μｍとし、サイドゲート電極３４を電
源Ｖsgを介してアースと接続した。
の実験装置を用い、回路用ＦＥＴ１２及び正孔注入源１
４のゲート長を０．３μｍそしてゲート幅を１０μｍと
し、回路用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌ
hjを３０μｍとした。また、回路用ＦＥＴ１２のソース
電極２４１及びゲート電極２２１を共通接続して接地す
ると共にドレイン電極２６１を電源Ｖds1 を介してアー
スと接続し、同様に、正孔注入源１４のソース電極２４
２及びゲート電極２２２を共通接続して接地すると共に
ドレイン電極２６２を電源Ｖds2 を介してアースと接続
した。さらに回路用ＦＥＴ１２及び実験用素子３０の離
間距離Ｌsgは３０μｍとし、サイドゲート電極３４を電
源Ｖsgを介してアースと接続した。
【００４４】そして回路用ＦＥＴ１２のドレイン電圧Ｖ
ds1 を一定値に保持したまま、正孔注入源１４のドレイ
ン電圧Ｖds2 及びサイドゲート電圧Ｖsgの値をそれぞれ
変化させて、ドレイン電流Ｉds1 のサイドゲート電圧Ｖ
sgに対する依存性を調べた。このようにして得たドレイ
ン電流Ｉds1 の特性曲線を、図中に符号Ｂ0 及びＢ1を
付して示す。
ds1 を一定値に保持したまま、正孔注入源１４のドレイ
ン電圧Ｖds2 及びサイドゲート電圧Ｖsgの値をそれぞれ
変化させて、ドレイン電流Ｉds1 のサイドゲート電圧Ｖ
sgに対する依存性を調べた。このようにして得たドレイ
ン電流Ｉds1 の特性曲線を、図中に符号Ｂ0 及びＢ1を
付して示す。
【００４５】特性曲線Ｂ0 及びＢ1 を得たときのドレイ
ン電圧Ｖds1 は共通の電圧値１［Ｖ］及びドレイン電圧
Ｖds2 はそれぞれ０及び６［Ｖ］であり、各特性曲線を
得たときのドレイン電圧Ｖds1 、Ｖds2 を前述の電圧値
に一定に保持したままサイドゲート電圧Ｖsgを０〜−１
０［Ｖ］の範囲で変化させて、各特性曲線を得た。尚、
サイドゲート効果に関する実験ではバックゲート電極３
２の印加電圧を０［Ｖ］とする。
ン電圧Ｖds1 は共通の電圧値１［Ｖ］及びドレイン電圧
Ｖds2 はそれぞれ０及び６［Ｖ］であり、各特性曲線を
得たときのドレイン電圧Ｖds1 、Ｖds2 を前述の電圧値
に一定に保持したままサイドゲート電圧Ｖsgを０〜−１
０［Ｖ］の範囲で変化させて、各特性曲線を得た。尚、
サイドゲート効果に関する実験ではバックゲート電極３
２の印加電圧を０［Ｖ］とする。
【００４６】図８の実験例では、ドレイン電圧Ｖds2 を
０［Ｖ］とした場合（特性曲線Ｂ0の場合）は、サイド
ゲート電圧Ｖsgを０［Ｖ］から−１０［Ｖ］へ減少させ
てゆくとサイドゲート電圧Ｖsg＝約−２．８Ｖでドレイ
ン電流Ｉds1 が減少し始める。一方、ドレイン電圧Ｖ
ds2 を６［Ｖ］とした場合（特性曲線Ｂ1 の場合）は、
サイドゲート電圧Ｖsg＝約−５．８Ｖでドレイン電流Ｉ
ds1 が減少し始める。従って、正孔注入によりサイドゲ
ート効果が抑制されていることが理解できる。サイドゲ
ート電極３４から基板１０中へ注入され深い準位に捕獲
された電子を、正孔と再結合させて消失させた分だけ、
サイドゲート効果を抑制できるものと考えられる。
０［Ｖ］とした場合（特性曲線Ｂ0の場合）は、サイド
ゲート電圧Ｖsgを０［Ｖ］から−１０［Ｖ］へ減少させ
てゆくとサイドゲート電圧Ｖsg＝約−２．８Ｖでドレイ
ン電流Ｉds1 が減少し始める。一方、ドレイン電圧Ｖ
ds2 を６［Ｖ］とした場合（特性曲線Ｂ1 の場合）は、
サイドゲート電圧Ｖsg＝約−５．８Ｖでドレイン電流Ｉ
ds1 が減少し始める。従って、正孔注入によりサイドゲ
ート効果が抑制されていることが理解できる。サイドゲ
ート電極３４から基板１０中へ注入され深い準位に捕獲
された電子を、正孔と再結合させて消失させた分だけ、
サイドゲート効果を抑制できるものと考えられる。
【００４７】図９（Ａ）及び（Ｂ）はゲイン変動に関す
る実験結果を示す図であり、これら図の横軸は回路用Ｆ
ＥＴ１２のゲート電極２２１に印加する電気信号の周波
数（信号周波数）ｘ［Ｈｚ］を対数目盛で、左側の縦軸
は回路用ＦＥＴ１２のゲインｇa ［ｄＢ］を及び右側の
縦軸は信号周波数ｘにおけるゲインｇa から信号周波数
２０［Ｈｚ］におけるゲインｇa を差し引いて得られる
ゲインの差分Δｇa ［ｄＢ］を表す。
る実験結果を示す図であり、これら図の横軸は回路用Ｆ
ＥＴ１２のゲート電極２２１に印加する電気信号の周波
数（信号周波数）ｘ［Ｈｚ］を対数目盛で、左側の縦軸
は回路用ＦＥＴ１２のゲインｇa ［ｄＢ］を及び右側の
縦軸は信号周波数ｘにおけるゲインｇa から信号周波数
２０［Ｈｚ］におけるゲインｇa を差し引いて得られる
ゲインの差分Δｇa ［ｄＢ］を表す。
【００４８】ゲイン変動に関する実験では、図５の実験
装置において実験用素子３０を省略した構造の実験装置
を用い、回路用ＦＥＴ１２及び正孔注入源１４のゲート
長を０．３μｍそしてゲート幅を１５０μｍとし、回路
用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌhjを３０
μｍとした。また、回路用ＦＥＴ１２のソース電極２４
１を接地し、ゲート電極２２１を信号源（図示せず）を
介してアースと接続すると共にドレイン電極２６１を電
源Ｖds1 を介してアースと接続し、さらに正孔注入源１
４のソース電極２４２及びゲート電極２２２を共通接続
して接地すると共にドレイン電極２６２を電源Ｖds2 を
介してアースと接続した。
装置において実験用素子３０を省略した構造の実験装置
を用い、回路用ＦＥＴ１２及び正孔注入源１４のゲート
長を０．３μｍそしてゲート幅を１５０μｍとし、回路
用ＦＥＴ１２及び正孔注入源１４の離間距離Ｌhjを３０
μｍとした。また、回路用ＦＥＴ１２のソース電極２４
１を接地し、ゲート電極２２１を信号源（図示せず）を
介してアースと接続すると共にドレイン電極２６１を電
源Ｖds1 を介してアースと接続し、さらに正孔注入源１
４のソース電極２４２及びゲート電極２２２を共通接続
して接地すると共にドレイン電極２６２を電源Ｖds2 を
介してアースと接続した。
【００４９】そして、回路用ＦＥＴ１２のドレイン電圧
Ｖds1 を一定値に保持したまま正孔注入源１４のドレイ
ン電圧Ｖds2 及び信号周波数ｘを変化させてゲインｇa
及び差分Δｇa の信号周波数ｘに対する依存性を調べ
た。このようにして得たゲインｇa 及び差分Δｇa の特
性曲線を、図９（Ａ）中に符号Ｃ0 及びＤ0 を付して示
すと共に、図９（Ｂ）中に符号Ｃ1 及びＤ1 を付して示
す。
Ｖds1 を一定値に保持したまま正孔注入源１４のドレイ
ン電圧Ｖds2 及び信号周波数ｘを変化させてゲインｇa
及び差分Δｇa の信号周波数ｘに対する依存性を調べ
た。このようにして得たゲインｇa 及び差分Δｇa の特
性曲線を、図９（Ａ）中に符号Ｃ0 及びＤ0 を付して示
すと共に、図９（Ｂ）中に符号Ｃ1 及びＤ1 を付して示
す。
【００５０】特性曲線Ｃ0 、Ｄ0 及びＣ1 、Ｄ1 を得た
ときのドレイン電圧Ｖds1 は共通の電圧値２［Ｖ］、ま
た特性曲線Ｃ0 、Ｄ0 を得たときのドレイン電圧Ｖds2
は０［Ｖ］及び特性曲線Ｃ1 、Ｄ1 を得たときのドレイ
ン電圧Ｖds2 は５［Ｖ］であり、各特性曲線を得たとき
のドレイン電圧Ｖds1 、Ｖds2 を前述の電圧値に一定に
保持したまま信号周波数ｘを１０〜１Ｍ［Ｈｚ］の範囲
で変化させて、各特性曲線を得た。尚、ゲイン変動に関
する実験では、バックゲート電極３２はオープンとす
る。
ときのドレイン電圧Ｖds1 は共通の電圧値２［Ｖ］、ま
た特性曲線Ｃ0 、Ｄ0 を得たときのドレイン電圧Ｖds2
は０［Ｖ］及び特性曲線Ｃ1 、Ｄ1 を得たときのドレイ
ン電圧Ｖds2 は５［Ｖ］であり、各特性曲線を得たとき
のドレイン電圧Ｖds1 、Ｖds2 を前述の電圧値に一定に
保持したまま信号周波数ｘを１０〜１Ｍ［Ｈｚ］の範囲
で変化させて、各特性曲線を得た。尚、ゲイン変動に関
する実験では、バックゲート電極３２はオープンとす
る。
【００５１】図９（Ａ）の特性曲線Ｃ0 及びＤ0 は、正
孔注入源１４による正孔注入を行なわない状態でのゲイ
ンｇa 及び差分Δｇa の変化の様子を表す。正孔注入を
行なわない状態では、信号周波数ｘを増加させてゆく
と、信号周波数ｘがほぼ１００［Ｈｚ］となる時点から
ゲインｇa 及び差分Δｇa が減少し始める。信号周波数
ｘがほぼ１００〜２０Ｋ［Ｈｚ］の範囲ではゲインｇa
及び差分Δｇa の減少量は少ないが、信号周波数ｘがほ
ぼ２０Ｋ［Ｈｚ］を越える当りからゲインｇa 及び差分
Δｇa の減少量が非常に大きくなる。
孔注入源１４による正孔注入を行なわない状態でのゲイ
ンｇa 及び差分Δｇa の変化の様子を表す。正孔注入を
行なわない状態では、信号周波数ｘを増加させてゆく
と、信号周波数ｘがほぼ１００［Ｈｚ］となる時点から
ゲインｇa 及び差分Δｇa が減少し始める。信号周波数
ｘがほぼ１００〜２０Ｋ［Ｈｚ］の範囲ではゲインｇa
及び差分Δｇa の減少量は少ないが、信号周波数ｘがほ
ぼ２０Ｋ［Ｈｚ］を越える当りからゲインｇa 及び差分
Δｇa の減少量が非常に大きくなる。
【００５２】一方、図９（Ｂ）の特性曲線Ｃ1 及びＤ1
は、正孔注入源１４による正孔注入を行なっている状態
でのゲインｇa 及び差分Δｇa の変化の様子を表す。正
孔注入を行なっている状態でも、信号周波数ｘがほぼ１
００［Ｈｚ］となる時点からゲインｇa 及び差分Δｇa
が減少し始める。しかし、信号周波数ｘがほぼ１００〜
１Ｍ［Ｈｚ］の範囲でゲインｇa 及び差分Δｇa の減少
量が少なく、その減少量は正孔注入を行なわない場合よ
りもずっと少ない。このように、正孔注入を行なうこと
により、ゲイン変動を小さくし或は殆ど無くすことがで
きる。
は、正孔注入源１４による正孔注入を行なっている状態
でのゲインｇa 及び差分Δｇa の変化の様子を表す。正
孔注入を行なっている状態でも、信号周波数ｘがほぼ１
００［Ｈｚ］となる時点からゲインｇa 及び差分Δｇa
が減少し始める。しかし、信号周波数ｘがほぼ１００〜
１Ｍ［Ｈｚ］の範囲でゲインｇa 及び差分Δｇa の減少
量が少なく、その減少量は正孔注入を行なわない場合よ
りもずっと少ない。このように、正孔注入を行なうこと
により、ゲイン変動を小さくし或は殆ど無くすことがで
きる。
【００５３】尚、図９（Ａ）の実験例では、信号周波数
２０［Ｈｚ］におけるゲインｇa は約１４．１３［ｄ
Ｂ］、また信号周波数５０Ｋ［Ｈｚ］及び２０［Ｈｚ］
におけるゲインｇa の差分Δｇa は約−０．４５［ｄ
Ｂ］であった。一方、図９（Ｂ）の実験例では、信号周
波数２０［Ｈｚ］におけるゲインｇa は約１３．７８
［ｄＢ］、また信号周波数５０Ｋ［Ｈｚ］及び２０［Ｈ
ｚ］におけるゲインｇa の差分Δｇa は約−０．１５
［ｄＢ］であった。
２０［Ｈｚ］におけるゲインｇa は約１４．１３［ｄ
Ｂ］、また信号周波数５０Ｋ［Ｈｚ］及び２０［Ｈｚ］
におけるゲインｇa の差分Δｇa は約−０．４５［ｄ
Ｂ］であった。一方、図９（Ｂ）の実験例では、信号周
波数２０［Ｈｚ］におけるゲインｇa は約１３．７８
［ｄＢ］、また信号周波数５０Ｋ［Ｈｚ］及び２０［Ｈ
ｚ］におけるゲインｇa の差分Δｇa は約−０．１５
［ｄＢ］であった。
【００５４】図１０はこの発明の第二実施例の要部構成
を概略的に示す断面図である。尚、第一実施例の構成成
分に対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
を概略的に示す断面図である。尚、第一実施例の構成成
分に対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００５５】この実施例の集積回路は、正孔注入源３６
を備え、正孔注入源３６の構成が異なるほかは第一実施
例と同様の構成を有する。
を備え、正孔注入源３６の構成が異なるほかは第一実施
例と同様の構成を有する。
【００５６】正孔注入源３６は素子形成領域Ｐ２のバッ
ファ層１６上に設けたｎ−ＧａＡｓ活性層３８と、活性
層３８上に互いに離間させて設けたｎ+ −ＧａＡｓコン
タクト層４０及び４２と、これらコンタクト層４０及び
４２の間の領域の活性層３８に設けた電流狭窄部４４
と、コンタクト層４０及び４２上に設けたオーミック電
極４６及び４８とを備えて成る。電流狭窄部４４はリセ
スである。電流狭窄部４４を設けることにより活性層３
８の電流路を狭窄し衝突電離を生じ易くする。
ファ層１６上に設けたｎ−ＧａＡｓ活性層３８と、活性
層３８上に互いに離間させて設けたｎ+ −ＧａＡｓコン
タクト層４０及び４２と、これらコンタクト層４０及び
４２の間の領域の活性層３８に設けた電流狭窄部４４
と、コンタクト層４０及び４２上に設けたオーミック電
極４６及び４８とを備えて成る。電流狭窄部４４はリセ
スである。電流狭窄部４４を設けることにより活性層３
８の電流路を狭窄し衝突電離を生じ易くする。
【００５７】正孔注入源３６の活性層３８、コンタクト
層４０、４２、電流狭窄部４４、オーミック電極４６及
び４８はそれぞれ、第一実施例の正孔注入源１４の活性
層１８２、コンタクト層１９３、１９４、リセス２０
２、ソース電極２４２及びドレイン電極２６２と同様に
形成され、従って正孔注入源３６の構成は、第一実施例
の正孔注入源１４においてゲート電極２２２を取り除い
た場合の構成と同様である。
層４０、４２、電流狭窄部４４、オーミック電極４６及
び４８はそれぞれ、第一実施例の正孔注入源１４の活性
層１８２、コンタクト層１９３、１９４、リセス２０
２、ソース電極２４２及びドレイン電極２６２と同様に
形成され、従って正孔注入源３６の構成は、第一実施例
の正孔注入源１４においてゲート電極２２２を取り除い
た場合の構成と同様である。
【００５８】正孔注入源３６で正孔を生成する場合は、
活性層３８で衝突電離が生じるような大きさの電圧をオ
ーミック電極４４及び４６の間に印加し、衝突電離によ
り正孔を生成する。回路用ＦＥＴ１２近傍領域の基板１
０中へ効率よく正孔を注入するためには、回路用ＦＥＴ
１２に近い側のオーミック電極４６に負電位及び遠い側
のオーミック電極４８に正電位を印加するのが好まし
い。
活性層３８で衝突電離が生じるような大きさの電圧をオ
ーミック電極４４及び４６の間に印加し、衝突電離によ
り正孔を生成する。回路用ＦＥＴ１２近傍領域の基板１
０中へ効率よく正孔を注入するためには、回路用ＦＥＴ
１２に近い側のオーミック電極４６に負電位及び遠い側
のオーミック電極４８に正電位を印加するのが好まし
い。
【００５９】図１１はこの発明の第三実施例の要部構成
を概略的に示す断面図である。尚、第一実施例の構成成
分に対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
を概略的に示す断面図である。尚、第一実施例の構成成
分に対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００６０】この実施例の集積回路は、正孔注入源５０
を備え、正孔注入源５０の構成が異なるほかは第一実施
例と同様の構成を有する。
を備え、正孔注入源５０の構成が異なるほかは第一実施
例と同様の構成を有する。
【００６１】正孔注入源５０は素子形成領域Ｐ２のバッ
ファ層１６上に設けたｎ−ＧａＡｓ活性層５２と、活性
層５２上に互いに離間させて設けたｎ+ −ＧａＡｓコン
タクト層５４及び５６と、これらコンタクト層５４及び
５６の間の領域の活性層５２に設けた電流狭窄部５８
と、コンタクト層５４及び５６上に設けたオーミック電
極６０及び６２とを備えて成る。電流狭窄部５８は絶縁
層例えば酸素イオン注入層である。
ファ層１６上に設けたｎ−ＧａＡｓ活性層５２と、活性
層５２上に互いに離間させて設けたｎ+ −ＧａＡｓコン
タクト層５４及び５６と、これらコンタクト層５４及び
５６の間の領域の活性層５２に設けた電流狭窄部５８
と、コンタクト層５４及び５６上に設けたオーミック電
極６０及び６２とを備えて成る。電流狭窄部５８は絶縁
層例えば酸素イオン注入層である。
【００６２】次にこの実施例の集積回路が備える電気回
路素子のうち正孔注入源５０に着目し、正孔注入源５０
の製造工程につき概略的に説明する。図１２は正孔注入
源５０の製造工程を段階的に示す要部断面図である。
路素子のうち正孔注入源５０に着目し、正孔注入源５０
の製造工程につき概略的に説明する。図１２は正孔注入
源５０の製造工程を段階的に示す要部断面図である。
【００６３】正孔注入源５０を製造するに当っては、基
板１０上に順次に、アンドープＧａＡｓバッファ層１
６、ｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積
層し、然る後、素子分離部２８を形成して素子形成領域
Ｐ２のｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を
他の電気回路素子と電気的に絶縁分離する（図１２
（Ａ）。素子分離領域Ｐ２のｎ−ＧａＡｓ層１８が活性
層５２となる。
板１０上に順次に、アンドープＧａＡｓバッファ層１
６、ｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積
層し、然る後、素子分離部２８を形成して素子形成領域
Ｐ２のｎ−ＧａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を
他の電気回路素子と電気的に絶縁分離する（図１２
（Ａ）。素子分離領域Ｐ２のｎ−ＧａＡｓ層１８が活性
層５２となる。
【００６４】その後、素子形成領域Ｐ２のｎ+ −ＧａＡ
ｓ層１９及び活性層５２のうち電流狭窄部５８に対応す
る領域に酸素イオンを注入し（図１２（Ｂ））、正孔注
入源５０を完成する。この酸素イオン注入により素子形
成領域Ｐ２のｎ+ −ＧａＡｓ層１９を電気的に絶縁分離
された２つの部分に分割し、これらをそれぞれコンタク
ト層５４、５６とする。また酸素イオン注入により電流
狭窄部５８としての絶縁層を活性層５２に形成し、活性
層５２の電流路を狭窄する。
ｓ層１９及び活性層５２のうち電流狭窄部５８に対応す
る領域に酸素イオンを注入し（図１２（Ｂ））、正孔注
入源５０を完成する。この酸素イオン注入により素子形
成領域Ｐ２のｎ+ −ＧａＡｓ層１９を電気的に絶縁分離
された２つの部分に分割し、これらをそれぞれコンタク
ト層５４、５６とする。また酸素イオン注入により電流
狭窄部５８としての絶縁層を活性層５２に形成し、活性
層５２の電流路を狭窄する。
【００６５】次にこの実施例の正孔注入源５０の電流−
電圧特性につき説明する。図１３は第三実施例の正孔注
入源５０の電流−電圧特性を概念的に表す図であり、図
の縦軸及び横軸はそれぞれ、オーミック電極６０、６２
間の電流及び電圧を表す。図中、正孔注入源５０及びこ
れと比較するための比較用素子の電流−電圧特性曲線を
それぞれ、符号Ｅ0 及びＥ1 を付して示した。比較用素
子は、活性層５２に電流狭窄部５８を設けていないほか
は正孔注入源５０と同様の構成を有する素子である。
電圧特性につき説明する。図１３は第三実施例の正孔注
入源５０の電流−電圧特性を概念的に表す図であり、図
の縦軸及び横軸はそれぞれ、オーミック電極６０、６２
間の電流及び電圧を表す。図中、正孔注入源５０及びこ
れと比較するための比較用素子の電流−電圧特性曲線を
それぞれ、符号Ｅ0 及びＥ1 を付して示した。比較用素
子は、活性層５２に電流狭窄部５８を設けていないほか
は正孔注入源５０と同様の構成を有する素子である。
【００６６】この実施例の正孔注入源５０の電流−電圧
特性は、図１の正孔注入源１４と同様の傾向を示すと予
想され、図１３にも示すように、正孔注入源５０のオー
ミック電極間電流はオーミック電極間電圧が０Ｖから増
加するに従って増加してゆきやがてほぼ一定となる。さ
らにオーミック電極間電圧が増加すると衝突電離が生じ
これに起因してオーミック電極間電流が再び増加してゆ
く。
特性は、図１の正孔注入源１４と同様の傾向を示すと予
想され、図１３にも示すように、正孔注入源５０のオー
ミック電極間電流はオーミック電極間電圧が０Ｖから増
加するに従って増加してゆきやがてほぼ一定となる。さ
らにオーミック電極間電圧が増加すると衝突電離が生じ
これに起因してオーミック電極間電流が再び増加してゆ
く。
【００６７】一方、比較用素子の場合は、正孔注入源５
０で衝突電離が発生する電圧で衝突電離は生じず、従っ
て、電流狭窄部５８を設けて活性層５２の電流路を狭窄
したほうが、より低い電圧で正孔を基板１０中へ注入で
きると予想される。
０で衝突電離が発生する電圧で衝突電離は生じず、従っ
て、電流狭窄部５８を設けて活性層５２の電流路を狭窄
したほうが、より低い電圧で正孔を基板１０中へ注入で
きると予想される。
【００６８】図１４はこの発明の第四実施例の要部構成
を概略的に示す断面図である。尚、第一実施例の構成成
分と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
を概略的に示す断面図である。尚、第一実施例の構成成
分と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００６９】この実施例の集積回路は、正孔注入源６４
を備え、正孔注入源６４の構成が異なるほかは第一実施
例と同様の構成を有する。
を備え、正孔注入源６４の構成が異なるほかは第一実施
例と同様の構成を有する。
【００７０】正孔注入源６４はショットキー接合型のダ
イオードであって、素子形成領域Ｐ２のバッファ層１６
上に設けたｎ−ＧａＡｓ半導体層６６と、半導体層６６
の一方の側に設けたショットキー電極（アノード電極）
６８と、半導体層６６の他方の側に順次に設けたｎ+ −
ＧａＡｓコンタクト層７０及びオーミック電極（カソー
ド電極）７２とを備えて成る。
イオードであって、素子形成領域Ｐ２のバッファ層１６
上に設けたｎ−ＧａＡｓ半導体層６６と、半導体層６６
の一方の側に設けたショットキー電極（アノード電極）
６８と、半導体層６６の他方の側に順次に設けたｎ+ −
ＧａＡｓコンタクト層７０及びオーミック電極（カソー
ド電極）７２とを備えて成る。
【００７１】正孔注入源６４により正孔を生成する場合
には、ショットキー電極６８を接地し或はショットキー
電極６８に負電位を印加すると共にオーミック電極７２
に正電位を印加する（これら電極６８及び７２間に逆バ
イアス電圧を印加する）ことにより、半導体層６６で衝
突電離を生じさせる。
には、ショットキー電極６８を接地し或はショットキー
電極６８に負電位を印加すると共にオーミック電極７２
に正電位を印加する（これら電極６８及び７２間に逆バ
イアス電圧を印加する）ことにより、半導体層６６で衝
突電離を生じさせる。
【００７２】次にこの実施例の集積回路が備える電気回
路素子のうち正孔注入源６４に着目し、正孔注入源６４
の製造工程につき概略的に説明する。図１５は正孔注入
源６４の製造工程を段階的に示す要部断面図である。
路素子のうち正孔注入源６４に着目し、正孔注入源６４
の製造工程につき概略的に説明する。図１５は正孔注入
源６４の製造工程を段階的に示す要部断面図である。
【００７３】正孔注入源６４を製造するに当っては、基
板１０上に順次に、アンドープＧａＡｓ層１６、ｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積層し、然る
後、素子分離部２８を形成し素子形成領域Ｐ２のｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を他の電気回路
素子と電気的に絶縁分離する（図１５（Ａ））。素子形
成領域Ｐ２のｎ−ＧａＡｓ層１８が半導体層６６とな
る。
板１０上に順次に、アンドープＧａＡｓ層１６、ｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積層し、然る
後、素子分離部２８を形成し素子形成領域Ｐ２のｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を他の電気回路
素子と電気的に絶縁分離する（図１５（Ａ））。素子形
成領域Ｐ２のｎ−ＧａＡｓ層１８が半導体層６６とな
る。
【００７４】その後、素子形成領域Ｐ２のｎ+ −ＧａＡ
ｓ層１９の他方の側をエッチング除去して、半導体層６
６の他方の側を露出させると共に素子形成領域Ｐ２のｎ
+ −ＧａＡｓ層１９の一方の側をコンタクト層７０とし
て残存させる（図１５（Ｂ））。
ｓ層１９の他方の側をエッチング除去して、半導体層６
６の他方の側を露出させると共に素子形成領域Ｐ２のｎ
+ −ＧａＡｓ層１９の一方の側をコンタクト層７０とし
て残存させる（図１５（Ｂ））。
【００７５】その後、コンタクト層７０にオーミック電
極７２を形成し、然る後、半導体層６６の他方の側にシ
ョットキー電極６８を形成し（図１５（Ｃ））、正孔注
入源６４を完成する。
極７２を形成し、然る後、半導体層６６の他方の側にシ
ョットキー電極６８を形成し（図１５（Ｃ））、正孔注
入源６４を完成する。
【００７６】尚、正孔注入源６４をここに述べた以外の
任意好適な構成のショットキー接合型のダイオードとし
てもよい。
任意好適な構成のショットキー接合型のダイオードとし
てもよい。
【００７７】図１６はこの発明の第五実施例の要部構成
を概略的に示す断面図である。尚、第一実施例の構成成
分と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
を概略的に示す断面図である。尚、第一実施例の構成成
分と対応する構成成分については同一の符号を付して示
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００７８】この実施例の集積回路は、正孔注入源７４
を備え、正孔注入源７４の構成が異なるほかは第一実施
例と同様の構成を有する。
を備え、正孔注入源７４の構成が異なるほかは第一実施
例と同様の構成を有する。
【００７９】正孔注入源７４はｐｎ接合型のダイオード
であって、素子形成領域Ｐ２のバッファ層１６上に設け
られｐｎ接合を形成するｐ−ＧａＡｓ半導体層７６及び
ｎーＧａＡｓ半導体層７８と、半導体層７６に順次に設
けたｐ+ −ＧａＡｓコンタクト層８０及びオーミック電
極（アノード電極）８２と、半導体層７８に順次に設け
たｎ+ −ＧａＡｓコンタクト層８４及びオーミック電極
（カソード電極）８６とを備えて成る。
であって、素子形成領域Ｐ２のバッファ層１６上に設け
られｐｎ接合を形成するｐ−ＧａＡｓ半導体層７６及び
ｎーＧａＡｓ半導体層７８と、半導体層７６に順次に設
けたｐ+ −ＧａＡｓコンタクト層８０及びオーミック電
極（アノード電極）８２と、半導体層７８に順次に設け
たｎ+ −ＧａＡｓコンタクト層８４及びオーミック電極
（カソード電極）８６とを備えて成る。
【００８０】次にこの実施例の集積回路が備える正孔注
入源７４に着目し、この正孔注入源７４の製造工程につ
き概略的に説明する。図１７は正孔注入源７４の製造工
程を概略的に示す要部断面図である。
入源７４に着目し、この正孔注入源７４の製造工程につ
き概略的に説明する。図１７は正孔注入源７４の製造工
程を概略的に示す要部断面図である。
【００８１】正孔注入源７４を製造するに当っては、基
板１０上に順次に、アンドープＧａＡｓ層１６、ｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積層し、然る
後、素子分離部２８の形成領域に酸素イオンを注入して
素子分離部２８を形成すると共に素子形成領域Ｐ２内の
ｐ型半導体露出領域Ｐ２P に酸素イオンを注入して酸素
イオン注入層８８を形成する（図１７（Ａ））。この
際、酸素イオンをアンドープＧａＡｓバッファ層１６或
は基板１０に至る深さｈ１まで注入する。素子形成領域
Ｐ２内のｎ型半導体露出領域Ｐ２N には酸素イオンを注
入しない。ｐ型半導体露出領域Ｐ２P のｎ+ −ＧａＡｓ
層１９部分及びｎ−ＧａＡｓ層１８部分がコンタクト層
８４及びｎ型半導体層７８となる。
板１０上に順次に、アンドープＧａＡｓ層１６、ｎ−Ｇ
ａＡｓ層１８及びｎ+ −ＧａＡｓ層１９を積層し、然る
後、素子分離部２８の形成領域に酸素イオンを注入して
素子分離部２８を形成すると共に素子形成領域Ｐ２内の
ｐ型半導体露出領域Ｐ２P に酸素イオンを注入して酸素
イオン注入層８８を形成する（図１７（Ａ））。この
際、酸素イオンをアンドープＧａＡｓバッファ層１６或
は基板１０に至る深さｈ１まで注入する。素子形成領域
Ｐ２内のｎ型半導体露出領域Ｐ２N には酸素イオンを注
入しない。ｐ型半導体露出領域Ｐ２P のｎ+ −ＧａＡｓ
層１９部分及びｎ−ＧａＡｓ層１８部分がコンタクト層
８４及びｎ型半導体層７８となる。
【００８２】その後、ｐ型半導体層７６を形成するため
のｐ型不純物イオンを、ｐ型半導体露出領域Ｐ２P に注
入する。この際、ｐ型不純物イオンをｎ−ＧａＡｓ層１
８の深さよりも深くかつ酸素イオン注入層８８の深さよ
りも浅い深さｈ２まで注入する（図１７（Ｂ））。ｎ型
半導体露出領域Ｐ２N にはｐ型不純物イオンを注入しな
い。尚、ｐ型不純物イオンの注入領域を符号９０を付し
て示す。
のｐ型不純物イオンを、ｐ型半導体露出領域Ｐ２P に注
入する。この際、ｐ型不純物イオンをｎ−ＧａＡｓ層１
８の深さよりも深くかつ酸素イオン注入層８８の深さよ
りも浅い深さｈ２まで注入する（図１７（Ｂ））。ｎ型
半導体露出領域Ｐ２N にはｐ型不純物イオンを注入しな
い。尚、ｐ型不純物イオンの注入領域を符号９０を付し
て示す。
【００８３】その後、アニール処理を行なってｐ型半導
体露出領域Ｐ２P に注入したｐ型不純物イオンを活性化
し、ｐ型半導体露出領域Ｐ２P にｐ型半導体層７６を形
成する（図１７（Ｃ））。
体露出領域Ｐ２P に注入したｐ型不純物イオンを活性化
し、ｐ型半導体露出領域Ｐ２P にｐ型半導体層７６を形
成する（図１７（Ｃ））。
【００８４】その後、ｐ+ −ＧａＡｓコンタクト層８０
及びオーミック電極８２を、ｐ型半導体露出領域Ｐ２P
のｐ型半導体層７６の露出面上に形成し、然る後、オー
ミック電極８６を、ｎ型半導体露出領域Ｐ２N のコンタ
クト層８４の露出面上に形成し、正孔注入源７４を完成
する。
及びオーミック電極８２を、ｐ型半導体露出領域Ｐ２P
のｐ型半導体層７６の露出面上に形成し、然る後、オー
ミック電極８６を、ｎ型半導体露出領域Ｐ２N のコンタ
クト層８４の露出面上に形成し、正孔注入源７４を完成
する。
【００８５】尚、正孔注入源７４をここに述べた以外の
任意好適な構成のｐｎ接合型のダイオードとしても良
い。また上述した例では、ｐ型不純物イオンをｎ型半導
体露出領域Ｐ２N に注入しないようにｐ型半導体露出領
域Ｐ２P に注入してｎ型半導体層７８及びｐ型半導体層
７６を形成したが、このほか例えば、ｐ型不純物イオン
を素子形成領域Ｐ２全面にわたって注入して、ｎ型半導
体層７８及びｐ型半導体層７６を形成するようにしても
良い。この場合には、ｎ型半導体露出領域Ｐ２Nのｎ+
−ＧａＡｓ層１９及びｎ−ＧａＡｓ層１８をｎ型半導体
に維持するように、ｐ型不純物イオンのドーズ量を調整
する。そしてｎ型半導体露出領域Ｐ２N の部分の層１
８、１９によりｎ型半導体層７８を形成し、この半導体
層７８上に順次にコンタクト層８４及びオーミック電極
８６を形成すれば良い。
任意好適な構成のｐｎ接合型のダイオードとしても良
い。また上述した例では、ｐ型不純物イオンをｎ型半導
体露出領域Ｐ２N に注入しないようにｐ型半導体露出領
域Ｐ２P に注入してｎ型半導体層７８及びｐ型半導体層
７６を形成したが、このほか例えば、ｐ型不純物イオン
を素子形成領域Ｐ２全面にわたって注入して、ｎ型半導
体層７８及びｐ型半導体層７６を形成するようにしても
良い。この場合には、ｎ型半導体露出領域Ｐ２Nのｎ+
−ＧａＡｓ層１９及びｎ−ＧａＡｓ層１８をｎ型半導体
に維持するように、ｐ型不純物イオンのドーズ量を調整
する。そしてｎ型半導体露出領域Ｐ２N の部分の層１
８、１９によりｎ型半導体層７８を形成し、この半導体
層７８上に順次にコンタクト層８４及びオーミック電極
８６を形成すれば良い。
【００８６】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、配設位置、
形成材料、導電型、電圧の印加の仕方、製造方法、数値
的条件及びそのほかを任意好適に変更できる。
るものではなく、従って各構成成分の形状、配設位置、
形成材料、導電型、電圧の印加の仕方、製造方法、数値
的条件及びそのほかを任意好適に変更できる。
【００８７】
【発明の効果】上述した説明からも明らかなように、第
１の発明によれば、注入用ＦＥＴである正孔注入源を備
えており、第２の発明によれば、活性層と、活性層上に
離間配置した一方及び他方のオーミック電極と、これら
オーミック電極の間の活性層に設けた電流狭窄部とを有
する正孔注入源を備えている。従って、半絶縁性化合物
半導体基板中の深い準位に電子が捕獲されている場合
に、正孔を、正孔注入源を介して基板中に注入し深い準
位の捕獲電子と再結合させ、これにより捕獲電子を消失
させることができる。しかも回路用ＦＥＴ近傍に正孔注
入源を設けているので、回路用ＦＥＴ近傍領域の捕獲電
子を消失させることができる。
１の発明によれば、注入用ＦＥＴである正孔注入源を備
えており、第２の発明によれば、活性層と、活性層上に
離間配置した一方及び他方のオーミック電極と、これら
オーミック電極の間の活性層に設けた電流狭窄部とを有
する正孔注入源を備えている。従って、半絶縁性化合物
半導体基板中の深い準位に電子が捕獲されている場合
に、正孔を、正孔注入源を介して基板中に注入し深い準
位の捕獲電子と再結合させ、これにより捕獲電子を消失
させることができる。しかも回路用ＦＥＴ近傍に正孔注
入源を設けているので、回路用ＦＥＴ近傍領域の捕獲電
子を消失させることができる。
【００８８】従って回路用ＦＥＴがｎチャネルＦＥＴで
ある場合に、バックゲート効果或はサイドゲート効果に
よって回路用ＦＥＴのドレイン電流が減少するのを防止
できる。また回路用ＦＥＴのゲート電極に印加する電気
信号の周波数を高くした場合に、ゲインが大きく減少す
るのを防止できる。
ある場合に、バックゲート効果或はサイドゲート効果に
よって回路用ＦＥＴのドレイン電流が減少するのを防止
できる。また回路用ＦＥＴのゲート電極に印加する電気
信号の周波数を高くした場合に、ゲインが大きく減少す
るのを防止できる。
【００８９】正孔の注入量を任意好適に制御することに
より回路用ＦＥＴ近傍における基板のポテンシャルを一
定に保つことも可能である。
より回路用ＦＥＴ近傍における基板のポテンシャルを一
定に保つことも可能である。
【図１】この発明の第一実施例の構成を概略的に示す要
部断面図である。
部断面図である。
【図２】この発明の第一実施例の構成を概略的に示す要
部平面図である。
部平面図である。
【図３】（Ａ）〜（Ｃ）は回路用ＦＥＴ及び正孔注入源
の製造工程を段階的に示す要部断面図である。
の製造工程を段階的に示す要部断面図である。
【図４】（Ａ）〜（Ｂ）は回路用ＦＥＴ及び正孔注入源
の製造工程を段階的に示す要部断面図である。
の製造工程を段階的に示す要部断面図である。
【図５】実験装置の構成を概略的に示す要部断面図であ
る。
る。
【図６】バックゲート効果に関する実験結果を概略的に
示す図である。
示す図である。
【図７】正孔注入源の電流−電圧特性に関する実験結果
を概略的に示す図である。
を概略的に示す図である。
【図８】サイドゲート効果に関する実験結果を概略的に
示す図である。
示す図である。
【図９】（Ａ）〜（Ｂ）はゲイン変動に関する実験結果
を示す図である。
を示す図である。
【図１０】この発明の第二実施例の構成を概略的に示す
要部断面図である。
要部断面図である。
【図１１】この発明の第三実施例の構成を概略的に示す
要部断面図である。
要部断面図である。
【図１２】（Ａ）〜（Ｃ）は正孔注入源の製造工程を概
略的に示す要部断面図である。
略的に示す要部断面図である。
【図１３】正孔注入源の電流−電圧特性に関する実験結
果を概略的に示す図である。
果を概略的に示す図である。
【図１４】この発明の第四実施例の構成を概略的に示す
要部断面図である。
要部断面図である。
【図１５】（Ａ）〜（Ｃ）は正孔注入源の製造工程を概
略的に示す要部断面図である。
略的に示す要部断面図である。
【図１６】この発明の第五実施例の構成を概略的に示す
要部断面図である。
要部断面図である。
【図１７】（Ａ）〜（Ｃ）は正孔注入源の製造工程を概
略的に示す要部断面図である。
略的に示す要部断面図である。
１０：半絶縁性ＧａＡｓ基板 １２：回路用ＦＥＴ １４、３６、５０、６４、７４：正孔注入源 １８１、１８２、３８、５２：活性層 ２０１、２０２：リセス ２２１、２２２：ゲート電極 ２４１、２４２：ソース電極 ２６１、２６２：ドレイン電極 ２８：素子分離部 ４４、５８：電流狭窄部 ４６、４８、６０、６２、７２、８２、８６：オーミッ
ク電極 ６６：半導体層 ６８：ショットキー電極 ７６：ｐ型半導体層 ７８：ｎ型半導体層
ク電極 ６６：半導体層 ６８：ショットキー電極 ７６：ｐ型半導体層 ７８：ｎ型半導体層
フロントページの続き (56)参考文献 特開 平２−254762（ＪＰ，Ａ) 実開 昭55−2124（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/095 H01L 21/06 H01L 21/8232
Claims (3)
- 【請求項１】 半絶縁性化合物半導体基板上に回路用Ｆ
ＥＴを含む電気回路素子を設けて成る集積回路におい
て、 前記回路用ＦＥＴ近傍に設けた正孔注入源を備えて成
り、かつ、 該正孔注入源は、注入用ＦＥＴであることを特徴とする
集積回路。 - 【請求項２】 半絶縁性化合物半導体基板上に回路用Ｆ
ＥＴを含む電気回路素子を設けて成る集積回路におい
て、 前記回路用ＦＥＴ近傍に設けた正孔注入源を備えて成
り、かつ、 該正孔注入源は、活性層と、活性層上に離間配置した一
方及び他方のオーミック電極と、これらオーミック電極
の間の活性層に設けた電流狭窄部とを備えて成ることを
特徴とする集積回路。 - 【請求項３】 請求項１又は２に記載の集積回路におい
て、 前記正孔注入源から正孔が拡散する範囲内に前記回路用
ＦＥＴを設けて成ることを特徴とする集積回路。
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|---|---|---|---|
| JP04227529A JP3126820B2 (ja) | 1992-08-26 | 1992-08-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04227529A JP3126820B2 (ja) | 1992-08-26 | 1992-08-26 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677425A JPH0677425A (ja) | 1994-03-18 |
| JP3126820B2 true JP3126820B2 (ja) | 2001-01-22 |
Family
ID=16862336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04227529A Expired - Fee Related JP3126820B2 (ja) | 1992-08-26 | 1992-08-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126820B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3601527B2 (ja) | 2002-06-27 | 2004-12-15 | 住友電気工業株式会社 | バックゲート特性判定方法及びバックゲート特性判定装置 |
| JP5739564B2 (ja) * | 2014-04-11 | 2015-06-24 | パナソニック株式会社 | 電界効果トランジスタ |
-
1992
- 1992-08-26 JP JP04227529A patent/JP3126820B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0677425A (ja) | 1994-03-18 |
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