JPH1140576A - ショットキー接合形ｆｅｔ - Google Patents
ショットキー接合形ｆｅｔInfo
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- JPH1140576A JPH1140576A JP20735097A JP20735097A JPH1140576A JP H1140576 A JPH1140576 A JP H1140576A JP 20735097 A JP20735097 A JP 20735097A JP 20735097 A JP20735097 A JP 20735097A JP H1140576 A JPH1140576 A JP H1140576A
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- semiconductor substrate
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Abstract
(57)【要約】
【課題】 耐圧性に優れ、しかも製造が比較的容易なシ
ョットキー接合形ＦＥＴを提供する。 【解決手段】 半導体基板１１上に形成されたチャンネ
ル層１４と、該チャンネル層上に相互に間隔を置いて形
成されたソース電極１６およびドレイン電極１７と、該
ソース電極およびドレイン電極間でチャンネル層１４に
ショットキー接合するゲート電極１５とを含むショット
キー接合形ＦＥＴ１０。チャンネル層１４と半導体基板
１１との間に、チャンネル層１４と共同して、ドレイン
電極１７と基板１１との間の漏れ電流に対して逆方向接
続となるｐｎ接合を構成するための接合層１３を形成す
る。
ョットキー接合形ＦＥＴを提供する。 【解決手段】 半導体基板１１上に形成されたチャンネ
ル層１４と、該チャンネル層上に相互に間隔を置いて形
成されたソース電極１６およびドレイン電極１７と、該
ソース電極およびドレイン電極間でチャンネル層１４に
ショットキー接合するゲート電極１５とを含むショット
キー接合形ＦＥＴ１０。チャンネル層１４と半導体基板
１１との間に、チャンネル層１４と共同して、ドレイン
電極１７と基板１１との間の漏れ電流に対して逆方向接
続となるｐｎ接合を構成するための接合層１３を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）に関し、特に、ショットキー接合形電界
効果トランジスタ（以下、ショットキー接合形ＦＥＴと
称する）に関する。
スタ（ＦＥＴ）に関し、特に、ショットキー接合形電界
効果トランジスタ（以下、ショットキー接合形ＦＥＴと
称する）に関する。
【０００２】
【従来の技術】電力増幅用のＦＥＴとして、GaAsを半導
体材料とするGaAsショットキー形ＦＥＴがある。このGa
Asショットキー接合形ＦＥＴでは、シリコン基板上に緩
衝層として、不純物が添加されていない、いわゆるノン
ドープのGaAs層が形成され、この緩衝層上に、チャンネ
ル形成のための例えばｎ型GaAsからなるチャンネル層が
形成される。チャンネル層上には、このチャンネル層と
ショットキー接合するゲート電極を間に、その両側にソ
ース電極およびドレイン電極が形成される。
体材料とするGaAsショットキー形ＦＥＴがある。このGa
Asショットキー接合形ＦＥＴでは、シリコン基板上に緩
衝層として、不純物が添加されていない、いわゆるノン
ドープのGaAs層が形成され、この緩衝層上に、チャンネ
ル形成のための例えばｎ型GaAsからなるチャンネル層が
形成される。チャンネル層上には、このチャンネル層と
ショットキー接合するゲート電極を間に、その両側にソ
ース電極およびドレイン電極が形成される。
【０００３】このショットキー接合形ＦＥＴでは、ゲー
ト電極に印加される電圧により、ゲートとチャンネル層
との間に形成されたショットキー障壁が逆バイアスされ
る。従って、ゲート電圧の変化に応じて、両電極間に形
成される空間電荷領域の幅を変えることができ、これに
より、チャンネル層を経て両電極間に流れるキャリアを
制御することができる。
ト電極に印加される電圧により、ゲートとチャンネル層
との間に形成されたショットキー障壁が逆バイアスされ
る。従って、ゲート電圧の変化に応じて、両電極間に形
成される空間電荷領域の幅を変えることができ、これに
より、チャンネル層を経て両電極間に流れるキャリアを
制御することができる。
【０００４】
【発明が解決しようとする課題】ところで、前記したよ
うな従来のショットキー接合形ＦＥＴでは、ソースおよ
びドレイン間に比較的大きな電圧が印加されることか
ら、基板と、この基板に対し高い電位となるドレインと
の間の耐圧性を高める必要がある。ドレインと基板との
間の耐圧性を高めるために、例えばドレイン下のチャン
ネル層と、このチャンネル層下の基板との間に絶縁体か
らなる電気絶縁層を介在させることが考えられる。
うな従来のショットキー接合形ＦＥＴでは、ソースおよ
びドレイン間に比較的大きな電圧が印加されることか
ら、基板と、この基板に対し高い電位となるドレインと
の間の耐圧性を高める必要がある。ドレインと基板との
間の耐圧性を高めるために、例えばドレイン下のチャン
ネル層と、このチャンネル層下の基板との間に絶縁体か
らなる電気絶縁層を介在させることが考えられる。
【０００５】しかしながら、良質な半導体結晶層を得る
上で、これら半導体材料の成長過程で、半導体材料でな
い電気絶縁層を形成することはできない。そのため、耐
圧性に優れ、しかも製造が比較的容易なショットキー接
合形ＦＥＴの出現が望まれていた。
上で、これら半導体材料の成長過程で、半導体材料でな
い電気絶縁層を形成することはできない。そのため、耐
圧性に優れ、しかも製造が比較的容易なショットキー接
合形ＦＥＴの出現が望まれていた。
【０００６】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、半導体基板上に形成されたチャンネ
ル層と、該チャンネル層上に相互に間隔を置いて形成さ
れた、ソース／ドレイン電極を構成する一対の電極と、
該両電極間で前記チャンネル層にショットキー接合する
ゲート電極とを含むショットキー接合形ＦＥＴにおい
て、チャンネル層と半導体基板との間に、このチャンネ
ル層と共同して、ソース／ドレイン電極を構成する一対
の電極のうち半導体基板に対する電位差の大きな一方の
電極と半導体基板との間の漏れ電流に対して逆方向接続
となるｐｎ接合を形成したことを特徴とする。
決するために、次の構成を採用する。 〈構成〉本発明は、半導体基板上に形成されたチャンネ
ル層と、該チャンネル層上に相互に間隔を置いて形成さ
れた、ソース／ドレイン電極を構成する一対の電極と、
該両電極間で前記チャンネル層にショットキー接合する
ゲート電極とを含むショットキー接合形ＦＥＴにおい
て、チャンネル層と半導体基板との間に、このチャンネ
ル層と共同して、ソース／ドレイン電極を構成する一対
の電極のうち半導体基板に対する電位差の大きな一方の
電極と半導体基板との間の漏れ電流に対して逆方向接続
となるｐｎ接合を形成したことを特徴とする。
【０００７】〈作用〉本発明に係るショットキー接合形
ＦＥＴでは、半導体基板上に形成された接合層およびチ
ャンネル層からなるｐｎ接合上に、ソース電極およびド
レイン電極が形成される。ｎチャンネルショットキー接
合形ＦＥＴでは、一般的には、半導体基板に対する電位
差がソース電極よりもドレイン電極のそれが大きくなる
ように使用される。この場合、ｐｎ接合は、半導体基板
に対し、ソース電極よりも高い電圧を印加されるドレイ
ン電極と、半導体基板との間の漏れ電流に対し、逆方向
接続となるように、形成される。従って、ｐｎ接合は、
半導体基板と、ソース電極またはドレイン電極のうち、
より大きな漏洩電流を生じ易い例えばドレイン電極との
間の漏洩電流に対して逆方向接続を構成することから、
この大きな漏洩電流を確実に遮断する。
ＦＥＴでは、半導体基板上に形成された接合層およびチ
ャンネル層からなるｐｎ接合上に、ソース電極およびド
レイン電極が形成される。ｎチャンネルショットキー接
合形ＦＥＴでは、一般的には、半導体基板に対する電位
差がソース電極よりもドレイン電極のそれが大きくなる
ように使用される。この場合、ｐｎ接合は、半導体基板
に対し、ソース電極よりも高い電圧を印加されるドレイ
ン電極と、半導体基板との間の漏れ電流に対し、逆方向
接続となるように、形成される。従って、ｐｎ接合は、
半導体基板と、ソース電極またはドレイン電極のうち、
より大きな漏洩電流を生じ易い例えばドレイン電極との
間の漏洩電流に対して逆方向接続を構成することから、
この大きな漏洩電流を確実に遮断する。
【０００８】また、接合層は半導体材料であることか
ら、半導体材料の積層構造体の結晶性を低下させること
なく、接合層を形成することができ、これにより、ショ
ットキー接合形ＦＥＴを比較的容易に形成することがで
きる。
ら、半導体材料の積層構造体の結晶性を低下させること
なく、接合層を形成することができ、これにより、ショ
ットキー接合形ＦＥＴを比較的容易に形成することがで
きる。
【０００９】半導体基板上にバッファ層を形成すること
ができ、このバッファ層とチャンネル層との間に、接合
層を形成することができる。また、バッファ層を不純物
が添加されていないGaAs層で構成し、該バッファ層上の
接合層をｎ型またはｐ型のいずれか一方の導電型を示す
GaAs層で構成し、該接合層上のチャンネル層をｎ型また
はｐ型の他方の導電型を示すGaAs層で構成することがで
きる。
ができ、このバッファ層とチャンネル層との間に、接合
層を形成することができる。また、バッファ層を不純物
が添加されていないGaAs層で構成し、該バッファ層上の
接合層をｎ型またはｐ型のいずれか一方の導電型を示す
GaAs層で構成し、該接合層上のチャンネル層をｎ型また
はｐ型の他方の導電型を示すGaAs層で構成することがで
きる。
【００１０】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例〉図１は、本発明に係るGaAsショットキー接合
形ＦＥＴの具体例を示す。本発明に係るショットキー接
合形ＦＥＴ１０は、図示の例では、シリコン半導体基板
１１上に、不純物が添加されていないノンドープGaAsか
らなるバッファ層１２と、該バッファ層上に積層された
ｐ型GaAs層からなる接合層１３と、該接合層上に積層さ
れたｎ型GaAsからなるチャンネル層１４とを備える。
について詳細に説明する。 〈具体例〉図１は、本発明に係るGaAsショットキー接合
形ＦＥＴの具体例を示す。本発明に係るショットキー接
合形ＦＥＴ１０は、図示の例では、シリコン半導体基板
１１上に、不純物が添加されていないノンドープGaAsか
らなるバッファ層１２と、該バッファ層上に積層された
ｐ型GaAs層からなる接合層１３と、該接合層上に積層さ
れたｎ型GaAsからなるチャンネル層１４とを備える。
【００１１】接合層１３を構成するｐ型GaAs層の不純物
濃度は、例えば１０15個／cm3 であり、接合層１３の不
純物濃度は、耐圧性の向上を図る上で、この値以下とす
ることが望ましい。接合層１３上のチャンネル層１４を
構成するｎ型GaAsの不純物濃度は、例えば１０17個／cm
3 である。また、格子整合を図るためのバッファ層１２
は、不純物が添加されていないことから、チャンネル層
１４よりも大きな、例えば１０15Ωcmという電気抵抗値
を示す。
濃度は、例えば１０15個／cm3 であり、接合層１３の不
純物濃度は、耐圧性の向上を図る上で、この値以下とす
ることが望ましい。接合層１３上のチャンネル層１４を
構成するｎ型GaAsの不純物濃度は、例えば１０17個／cm
3 である。また、格子整合を図るためのバッファ層１２
は、不純物が添加されていないことから、チャンネル層
１４よりも大きな、例えば１０15Ωcmという電気抵抗値
を示す。
【００１２】チャンネル層１４上には、このチャンネル
層１４との間にショットキー接合を形成するためのゲー
ト電極１５が形成されている。ゲート電極１５を、例え
ばチタン、白金および金（Ｔｉ／Ｐｔ／Ａｕ）で形成す
ることができる。また、チャンネル層１４上には、ゲー
ト電極１５から間隔をおいて、ソース電極１６およびド
レイン電極１７である一対の電極１６および１７が形成
されている。両電極１６および１７は、例えば金ゲルマ
ニゥム、ニッケルおよび金（ＡｕＧｅ／Ｎｉ／Ａｕ）か
らなる。
層１４との間にショットキー接合を形成するためのゲー
ト電極１５が形成されている。ゲート電極１５を、例え
ばチタン、白金および金（Ｔｉ／Ｐｔ／Ａｕ）で形成す
ることができる。また、チャンネル層１４上には、ゲー
ト電極１５から間隔をおいて、ソース電極１６およびド
レイン電極１７である一対の電極１６および１７が形成
されている。両電極１６および１７は、例えば金ゲルマ
ニゥム、ニッケルおよび金（ＡｕＧｅ／Ｎｉ／Ａｕ）か
らなる。
【００１３】両電極１６および１７は、チャンネル層１
４とのオーム接触を図るためのコンタクト層１８を介し
て、それぞれチャンネル層１４に接続されている。この
コンタクト層１８は、例えば不純物濃度が１０17個／cm
3 のｎ型GaAsで構成される。接合層１３上には、ショッ
トキー接合形ＦＥＴ１０をその周辺の素子から分離する
ための従来よく知られた分離層１９が、チャンネル層１
４を取り巻いて形成されている。
４とのオーム接触を図るためのコンタクト層１８を介し
て、それぞれチャンネル層１４に接続されている。この
コンタクト層１８は、例えば不純物濃度が１０17個／cm
3 のｎ型GaAsで構成される。接合層１３上には、ショッ
トキー接合形ＦＥＴ１０をその周辺の素子から分離する
ための従来よく知られた分離層１９が、チャンネル層１
４を取り巻いて形成されている。
【００１４】ショットキー接合形ＦＥＴ１０では、ソー
ス電極１６およびドレイン電極１７間に電圧を印加した
状態で、ゲート電極１５への印加電圧を制御することに
より、ｎ型のチャンネル層１４を経る両電極１６および
１７間の電流を制御することができる。このようなｎ型
チャンネルのショットキー接合形ＦＥＴ１０では、一般
的には、例えばグランド電位に保持される半導体基板１
１から見てソース電極１６の電位差よりもドレイン電極
１７の電位差が大きい。
ス電極１６およびドレイン電極１７間に電圧を印加した
状態で、ゲート電極１５への印加電圧を制御することに
より、ｎ型のチャンネル層１４を経る両電極１６および
１７間の電流を制御することができる。このようなｎ型
チャンネルのショットキー接合形ＦＥＴ１０では、一般
的には、例えばグランド電位に保持される半導体基板１
１から見てソース電極１６の電位差よりもドレイン電極
１７の電位差が大きい。
【００１５】そのため、ドレイン電極１７と半導体基板
１１との間には、ソース電極１６と半導体基板１１との
間に比較して、より大きな電位差が生じ、この大きな電
位差により、ドレイン電極１７から半導体基板１１へ向
けて漏洩電流が流れようとする。しかしながら、ドレイ
ン電極１７から半導体基板１１へ向けての漏洩電流に対
し、チャンネル層１４および接合層１３は逆方向ｐｎ接
合を構成する。そのため、ドレイン電極１７から半導体
基板１１へ向けての漏洩電流が抑制され、この漏洩電流
の抑制により、例えば、半導体基板１１を経る隣接素子
との漏れ電流等を効果的に抑制することができる。
１１との間には、ソース電極１６と半導体基板１１との
間に比較して、より大きな電位差が生じ、この大きな電
位差により、ドレイン電極１７から半導体基板１１へ向
けて漏洩電流が流れようとする。しかしながら、ドレイ
ン電極１７から半導体基板１１へ向けての漏洩電流に対
し、チャンネル層１４および接合層１３は逆方向ｐｎ接
合を構成する。そのため、ドレイン電極１７から半導体
基板１１へ向けての漏洩電流が抑制され、この漏洩電流
の抑制により、例えば、半導体基板１１を経る隣接素子
との漏れ電流等を効果的に抑制することができる。
【００１６】接合層１３を半導体基板１１とバッファ層
１２との間に形成することができ、これによりチャンネ
ル層１４および接合層１３とからなるｐｎ接合間に、バ
ッファ層１２からなる抵抗層を介在させることにより、
ｐ−ｉ−ｎ接合とすることができる。しかしながら、よ
り効果的な逆方向接続のｐｎ接合を得る上で、図示のと
おり、抵抗層であるバッファ層１２上に逆方向ｐｎ接合
を形成することが望ましい。
１２との間に形成することができ、これによりチャンネ
ル層１４および接合層１３とからなるｐｎ接合間に、バ
ッファ層１２からなる抵抗層を介在させることにより、
ｐ−ｉ−ｎ接合とすることができる。しかしながら、よ
り効果的な逆方向接続のｐｎ接合を得る上で、図示のと
おり、抵抗層であるバッファ層１２上に逆方向ｐｎ接合
を形成することが望ましい。
【００１７】ソース電極１６および半導体基板１１が相
互にほぼ等電位状態にあるようにショットキー接合形Ｆ
ＥＴ１０が使用されるとき、結晶成長時の格子整合性に
問題がなければ、ノンドープのバッファ層１２を不要と
することができる。しかしながら、ドレイン電極１７と
半導体基板１１との間の電流に対しては逆方向ｐｎ接合
となるチャンネル層１４および接合層１３からなる前記
ｐｎ接合は、ソース電極１６と半導体基板１１との電流
に対して順方向となる。このことから、この順方向電流
を確実に防止する上で、バッファ層１２のような高抵抗
層をチャンネル層１４と半導体基板１１との間に介在さ
せることが望ましい。
互にほぼ等電位状態にあるようにショットキー接合形Ｆ
ＥＴ１０が使用されるとき、結晶成長時の格子整合性に
問題がなければ、ノンドープのバッファ層１２を不要と
することができる。しかしながら、ドレイン電極１７と
半導体基板１１との間の電流に対しては逆方向ｐｎ接合
となるチャンネル層１４および接合層１３からなる前記
ｐｎ接合は、ソース電極１６と半導体基板１１との電流
に対して順方向となる。このことから、この順方向電流
を確実に防止する上で、バッファ層１２のような高抵抗
層をチャンネル層１４と半導体基板１１との間に介在さ
せることが望ましい。
【００１８】図２は、図１に示したショットキー接合形
ＦＥＴ１０の製造工程を示す。図２において、図１に示
したと同一の構成部分には、これと同一の参照符号が付
されている。図２（ａ）に示されているように、半導体
基板１１上に、例えば有機金属気相堆積（ＭＯＣＶＤ）
法を用いて、例えば厚さ寸法が０．３μｍのバッファ層
１２、例えば厚さ寸法が２μｍの接合層１３、例えば厚
さ寸法が５０〜１５０ｎｍのチャンネル層１４および例
えば厚さ寸法が５０ｎｍのコンタクト層１８が、順次堆
積される。
ＦＥＴ１０の製造工程を示す。図２において、図１に示
したと同一の構成部分には、これと同一の参照符号が付
されている。図２（ａ）に示されているように、半導体
基板１１上に、例えば有機金属気相堆積（ＭＯＣＶＤ）
法を用いて、例えば厚さ寸法が０．３μｍのバッファ層
１２、例えば厚さ寸法が２μｍの接合層１３、例えば厚
さ寸法が５０〜１５０ｎｍのチャンネル層１４および例
えば厚さ寸法が５０ｎｍのコンタクト層１８が、順次堆
積される。
【００１９】ＭＯＣＶＤ法では、ノンドープGaAs層から
なるバッファ層１２の形成材料には(CH3)3Ga（ＴＭＧ：
トリメチルガリゥム）およびAsH3（アルシン）が用いら
れ、ｐ型GaAs層からなる接合層１３には、形成材料とし
て、さらにドープ材料である亜鉛を含む(CH3)2Zn（ＤＭ
Ｚn：ジメチル亜鉛）が付加される。また、ｎ型GaAs層
からなるチャンネル層１４およびコンタクト層１８の形
成材料には、(CH3)3Ga（ＴＭＧ：トリメチルガリゥム）
およびAsH3（アルシン）、さらにドープ材料であるシリ
コンを含むSi2H6 が用いられる。また、ｐ型GaAs層から
なる接合層１３は、適正な不純物濃度で不純物を添加し
て適宜形成することができる。
なるバッファ層１２の形成材料には(CH3)3Ga（ＴＭＧ：
トリメチルガリゥム）およびAsH3（アルシン）が用いら
れ、ｐ型GaAs層からなる接合層１３には、形成材料とし
て、さらにドープ材料である亜鉛を含む(CH3)2Zn（ＤＭ
Ｚn：ジメチル亜鉛）が付加される。また、ｎ型GaAs層
からなるチャンネル層１４およびコンタクト層１８の形
成材料には、(CH3)3Ga（ＴＭＧ：トリメチルガリゥム）
およびAsH3（アルシン）、さらにドープ材料であるシリ
コンを含むSi2H6 が用いられる。また、ｐ型GaAs層から
なる接合層１３は、適正な不純物濃度で不純物を添加し
て適宜形成することができる。
【００２０】半導体基板１１上に、各層１２、１３、１
４および１８を積層させた後、図２（ｂ）に示されてい
るように、チャンネル層１４およびコンタクト層１８の
所定部分に酸素イオンを注入する。この酸素イオンの注
入により、従来よく知られているように、照射部分が電
気的に絶縁性を示す分離層１９となる。
４および１８を積層させた後、図２（ｂ）に示されてい
るように、チャンネル層１４およびコンタクト層１８の
所定部分に酸素イオンを注入する。この酸素イオンの注
入により、従来よく知られているように、照射部分が電
気的に絶縁性を示す分離層１９となる。
【００２１】分離層１９の形成による素子のアイソレー
ションの後、図２（ｃ）に示すように、例えば電子ビー
ム蒸着法により、ソース電極１６およびドレイン電極１
７の形成材料をコンタクト層１８上に形成し、その後、
リフトオフ法により、電極材料層の不要な堆積部分を除
去することにより、ソース電極１６およびドレイン電極
１７が形成される。両電極１６および１７の形成後、両
電極１６および１７間でコンタクト層１８がエッチング
により部分的に除去され、その後、露出したチャンネル
層１４上に、両電極１６および１７におけると同様な方
法を用いて、ゲート電極１５が形成される。これによ
り、ショットキー接合形ＦＥＴ１０が完成する。
ションの後、図２（ｃ）に示すように、例えば電子ビー
ム蒸着法により、ソース電極１６およびドレイン電極１
７の形成材料をコンタクト層１８上に形成し、その後、
リフトオフ法により、電極材料層の不要な堆積部分を除
去することにより、ソース電極１６およびドレイン電極
１７が形成される。両電極１６および１７の形成後、両
電極１６および１７間でコンタクト層１８がエッチング
により部分的に除去され、その後、露出したチャンネル
層１４上に、両電極１６および１７におけると同様な方
法を用いて、ゲート電極１５が形成される。これによ
り、ショットキー接合形ＦＥＴ１０が完成する。
【００２２】本発明に係るショットキー接合形ＦＥＴ１
０は、図２に沿って説明した前記した方法以外の方法を
用いても、製造することができる。また、前記したとこ
ろでは、GaAsを主原料とするいわゆるGaAsショットキー
接合形ＦＥＴについて説明したが、その他の化合物半導
体材料を使用したショットキー接合形ＦＥＴに本願発明
を適用することができる。また、前記したｎチャンネル
ＦＥＴに限らず、ｐチャンネルショットキー接合形ＦＥ
Ｔに本願発明を適用することができ、このとき接合層は
ｎ型の導電性を示す半導体材料で構成される。
０は、図２に沿って説明した前記した方法以外の方法を
用いても、製造することができる。また、前記したとこ
ろでは、GaAsを主原料とするいわゆるGaAsショットキー
接合形ＦＥＴについて説明したが、その他の化合物半導
体材料を使用したショットキー接合形ＦＥＴに本願発明
を適用することができる。また、前記したｎチャンネル
ＦＥＴに限らず、ｐチャンネルショットキー接合形ＦＥ
Ｔに本願発明を適用することができ、このとき接合層は
ｎ型の導電性を示す半導体材料で構成される。
【００２３】
【発明の効果】本発明によれば、前記したように、接合
層とチャンネル層とにより、ドレイン電極またはソース
電極のうち、半導体基板に対してより高い電圧が印加さ
れる一方の電極と、半導体基板との間の漏洩電流に対し
て逆方向接続となるｐｎ接合を形成することができ、こ
れにより、確実に半導体基板を経る漏洩電流の低減を図
ることができ、比較的容易に、耐圧性に優れたショット
キー接合形ＦＥＴを提供することができる。
層とチャンネル層とにより、ドレイン電極またはソース
電極のうち、半導体基板に対してより高い電圧が印加さ
れる一方の電極と、半導体基板との間の漏洩電流に対し
て逆方向接続となるｐｎ接合を形成することができ、こ
れにより、確実に半導体基板を経る漏洩電流の低減を図
ることができ、比較的容易に、耐圧性に優れたショット
キー接合形ＦＥＴを提供することができる。
【図１】本発明に係るショットキー接合形ＦＥＴを示す
横断面図である。
横断面図である。
【図２】本発明に係るショットキー接合形ＦＥＴの製造
方法を示す製造工程図である。
方法を示す製造工程図である。
１０ ショットキー接合形ＦＥＴ １１ 半導体基板 １２ バッファ層 １３ 接合層 １４ チャンネル層 １５ ゲート電極 １６ ソース電極 １７ ドレイン電極 １８ コンタクト層 １９ 分離層
Claims (4)
- 【請求項１】 半導体基板上に形成されたチャンネル層
と、該チャンネル層上に相互に間隔を置いて形成された
一対の電極と、該両電極間で前記チャンネル層にショッ
トキー接合するゲート電極とを含み、前記チャンネル層
と前記半導体基板との間には、前記チャンネル層と共同
して、前記一対の電極のうちの一方の電極と前記半導体
基板との間の漏れ電流に対して逆方向接続となるｐｎ接
合を構成するための接合層が形成されていることを特徴
とするショットキー接合形ＦＥＴ。 - 【請求項２】 半導体基板上に形成されたチャンネル層
と、該チャンネル層上に相互に間隔を置いて形成された
一対の電極と、該両電極間で前記チャンネル層にショッ
トキー接合するゲート電極とを含み、前記チャンネル層
と前記半導体基板との間には、前記チャンネル層と共同
して、前記一対の電極のうち前記半導体基板に対する電
位差の大きな一方の電極と前記半導体基板との間の漏れ
電流に対して逆方向接続となるｐｎ接合を構成するため
の接合層が形成されていることを特徴とするショットキ
ー接合形ＦＥＴ。 - 【請求項３】 前記半導体基板上には、前記チャンネル
層との間に該チャンネル層の抵抗値よりも高い抵抗値を
示すバッファ層が形成され、該バッファ層と前記チャン
ネル層との間に前記接合層が形成されていることを特徴
とする請求項２記載のショットキー接合形ＦＥＴ。 - 【請求項４】 前記バッファ層は、不純物が添加されて
いないGaAs層からなり、該バッファ層上の前記接合層
は、ｎ型またはｐ型のいずれか一方の導電型を示すGaAs
層からなり、該接合層上の前記チャンネル層は、ｎ型ま
たはｐ型の他方の導電型を示すGaAs層からなる請求項３
記載のショットキー接合形ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20735097A JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20735097A JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140576A true JPH1140576A (ja) | 1999-02-12 |
Family
ID=16538289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20735097A Pending JPH1140576A (ja) | 1997-07-16 | 1997-07-16 | ショットキー接合形ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221168A (ja) * | 2003-01-10 | 2004-08-05 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| JPWO2005015642A1 (ja) * | 2003-08-08 | 2006-10-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
| WO2010116700A1 (ja) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、および電子デバイス |
-
1997
- 1997-07-16 JP JP20735097A patent/JPH1140576A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221168A (ja) * | 2003-01-10 | 2004-08-05 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
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| JPWO2005015642A1 (ja) * | 2003-08-08 | 2006-10-05 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
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| WO2010116700A1 (ja) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、および電子デバイス |
| CN102369597A (zh) * | 2009-04-07 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| US8987782B2 (en) | 2009-04-07 | 2015-03-24 | Sumitomo Chemical Company, Limited | Semiconductor structure for forming a combination of different types of devices |
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