JP4547858B2 - 横型接合型電界効果トランジスタおよびその製造方法 - Google Patents

横型接合型電界効果トランジスタおよびその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、横型接合型電界効果トランジスタ(横型JFET:Junction Field Effect Transistor)およびその製造方法に関し、より具体的には、高耐圧横型JFETにおいて、ドレインに高電圧を印加しても、漏れ電流を抑制することができる横型JFETおよびその製造方法に関するものである。
【0002】
【従来の技術】
大電流のオンオフ制御を行なう場合、消費電力等の低減をはかるために、オン抵抗を低下させることが非常に望ましい。しかしながら、チャネル厚さやチャネル層の不純物濃度を高めることによりオン抵抗を低減させようとすると、耐圧性能が低下する問題がある。
【0003】
図4は、横型JFETの耐圧性能を説明するための断面図である。平面的に見てn型半導体層のチャネル領域114を挟むように、ともにn+型半導体のソース115およびドレイン116が配置され、チャネル領域はn型半導体層112に設けられたトレンチの下方に配置されている。図4に示す横型JFETでは、ゲートはバックゲートとして裏面側にp+型半導体層117として形成されている。チャネル領域の高さ(厚さ)はhである。また、図5は、破壊電圧時のドレイン・ゲート間の電界分布を説明する断面図である。説明の便宜上、第1導電型はp型、また第2導電型はn型として話を進めるが、第1導電型はn型、また第2導電型はp型としてもよい。図5に示す、電界分布はp型エピタキシャル層からドレイン電極にいたる間のn型エピタキシャル層内の電界分布である。図5で、Emaxは、ドレインからpn接合にいたる間の距離Wを空乏層としたときのpn接合の逆バイアス電圧の絶対値を表わす。このEmaxは、次の(1)式のように表示することができる。ただし、qは素電荷、Ndはドレイン電極からpn接合にいたる間のn型不純物濃度、εsは半導体の誘電率を表わす。
【0004】
Emax=qNdW/εs ・・・・・・・・・・(1)
ソース接地の場合、破壊発生時にドレイン・ゲート間電圧が最大となっているため、破壊電圧Vb、すなわち耐圧は、次の(2)〜(4)式によって与えられる。ここで、Vdgmaxは、ドレイン・ゲート間に印加できる最大電圧であり、また、Vgsは、オフ状態にするのに必要なゲート・ソース間電圧である。
【0005】
b=Vdgmax−Vgs ・・・・ ・・・・・・(2)
dgmax=qNd2/(2εs) ・ ・・・・・・(3)
gs=qNd2/(2εs) ・・・・・・・・・(4)
オン抵抗を低下させるには、次の2つの直接的な方法がある。この2つの場合について、耐圧性能が向上するか否か、すなわちVbが増大するか否か検討する。
(a)チャネル厚さhを増やした場合(不純物濃度は変えない):
(4)式よりVgsが大きくなり、このため、(2)式よりVbが減少する。すなわち、耐圧性能は劣化してしまう。
(b)チャネルを含むn型エピタキシャル層のn型不純物濃度Ndを増やした場合(Vgsは不変とする。すなわち、n型不純物濃度は増大させるが、チャネル厚さhは小さくする。):
n型エピタキシャル層のn型不純物濃度が変わると(1)式よりEmaxが増大し、上記に示さない関係式によりWは減少する。上述の関係式から直接導出することはできないが、耐圧Vdgmaxとn型不純物濃度との関係は、図6のように求めることができる。図6によれば、不純物濃度の増加につれて耐圧Vdgmaxが低下することが分る。
【0006】
上記のように、横型JFETのオン抵抗を直接的に低下させたのでは、耐圧性能を劣化させてしまうことが分る。したがって、チャネルの不純物濃度の調整などの手段ではオン抵抗と耐圧性能との調和をとることは難しい。
【0007】
図4に示す横型JFETはバックゲート構造であり、基板裏面にゲートが設けられている。本発明の対象とする横型JFETでは、ゲートの位置はとくに問題とせず、バックゲート構造でも、その反対面のおもて面にゲートを設けたフロントゲート構造でもよい。
【0008】
フロントゲート構造において、ゲートからの漏れ電流を抑制するために、ソース、ドレインの不純物高濃度領域をチャネルの高さと同等以下の位置まで深く形成したものが提案されている(非特許文献1)。すなわち、ゲートからの漏れ電流はオン抵抗を増大させるので、フロントゲート構造の横型JFETにおいて、ソース、ドレインの深さ位置を調整することによるオン抵抗の低減の提案がなされた。
【0009】
【非特許文献1】
(S.T.Allenら; Frequency and power performance of microwave SiC FET's:Inst. Phys. Conf. Ser. No.142:Chapter 4, Paper presented at Silicon Carbide and Related Materials 1995 Conf., Kyoto Japan(1996 IOP Publishing Ltd)の3.Power JFET's、図5)
【0010】
【発明が解決しようとする課題】
しかしながら、上記の横型JFETを含め、高電圧をドレイン領域に印加した場合、図7に示すような問題を生じる。図7において、チャネル領域に対するオン抵抗を低減するための構造は省略してある。
【0011】
チャネル領域114はn型半導体層112に設けたトレンチ下方に配置され、ゲート117はそのトレンチ底部に設けてある。ソース115およびドレイン116は、ゲート117を挟むように位置している。また、p-型半導体層のバッファ層111はSiC基板の上に設けてある。
【0012】
オフ時にプラスの高電圧をドレイン116に印加したとき、n型半導体層112とp-型半導体層111との界面のpn接合に逆バイアス電圧が印加され、空乏層119が生じる。この空乏層119はpn接合の両側に生じるが、チャネル領域側よりも不純物濃度の低いp-型半導体層であるバッファ層111のほうに、より大きく延び出す。すなわち、この空乏層119のバッファ層側への延び出しは、チャネル領域の下側のバッファ層内において、チャネル領域が延びる方向に沿って延びる。チャネル領域の下側のバッファ層がすべて空乏層化してしまうと、ソース領域115とバッファ層111とには順方向電圧が印加された状態となり、ソース領域からバッファ層にキャリアが注入される。注入されたキャリアは、ドレイン領域116に引き寄せられ、漏れ電流となる。
【0013】
上記のように、オフ状態で高電圧を印加したときの漏れ電流発生を抑制するためには、チャネル領域の長さ、すなわちチャネル長を長くする必要がある。しかしながら、チャネル領域を長くすると、チャネル抵抗が増加し、その結果としてオン抵抗も増大してしまう。そこで、オフ状態でドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる横型JFETの開発が要望されていた。
【0014】
本発明の目的は、オフ時にドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる、低オン抵抗の横型JFETおよびその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
本発明の横型JFETは、平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型JFETである。この横型JFETは、半導体基板上に位置し、第1導電型不純物を含む第1半導体層と、第1半導体層の上に位置して上記のチャネル領域を含み、その第1半導体層の第1導電型不純物の値よりも高濃度の第2導電型不純物を含む第2半導体層とを備える。そして、第2半導体層に接する第1半導体層の部分にその第1半導体層の第1導電型不純物の濃度よりも高い濃度の第1導電型不純物を含むバリア領域を設け、バリア領域の第1導電型不純物の濃度値が、チャネル領域の第2導電型不純物の濃度値以下であり、かつバリア領域の厚みが、第2半導体層との間でキャリアのトンネル効果が生じる厚みを超えている
【0016】
上記の構成によれば、チャネル領域を挟んで位置する第2導電型のソース、ドレイン領域のうちのドレイン領域は、バリア領域との間に接合(pn接合)を形成する。このpn接合におけるバリア領域の第1導電型不純物濃度は、第1半導体層(バッファ層)のそれより高濃度である。このため、この接合部に高い逆バイアス電圧がかかった場合でも、バリア領域側への空乏層の張り出し長さ(空乏層幅)は、バッファ層(第1半導体層)と接合を形成した場合に比べて小さくなる。このため、空乏層がチャネル領域の下側の部分のバッファ層を横切り、ソース領域からキャリアを引き寄せることができるほど、そのソース領域に近づくことは防止される。逆に、上記キャリアの引き寄せが生じる近くまで拡大しないように、バリア領域の不純物濃度を、ドレイン領域の不純物濃度と対比させて、バッファ層の不純物濃度より高濃度の範囲に設定することができる。この結果、バリア領域でのチャネル領域に沿った空乏層の延びが抑制されるため、上記バリア領域はキャリアに対してポテンシャル障壁として作用する。したがって、ソース領域からバッファ層にキャリアが注入され、ドレインへの漏れ電流を防止することができる。また、上記のバリア領域の第1導電型不純物の濃度値が、チャネル領域の第2導電型不純物の濃度値以下である。この構成により、チャネル領域とバリア領域とのpn接合に形成される空乏層の幅を狭くせず、バリア層側に比較的大きく張り出させることができる。この結果、電界集中が防止され、耐圧低下を防止することができる。またバリア領域の厚みが、第2半導体層との間でキャリアのトンネル効果が生じる厚みを超えているため、トンネル効果を防止し、漏れ電流の抑制効果を無効にすることを防止することができる。
【0017】
上記のバリア領域は、バッファ層(第1半導体層)の中に形成される領域であってもよいし、バッファ層の上に接する薄膜として形成されてもよい。すなわち、上記のバリア領域が、第1半導体層と第2半導体層との間にわたって薄膜層として形成されてもよい。
【0018】
バリア領域を薄膜層として形成することにより、この横型JFETの製造を容易化することができる。
【0023】
本発明の横型JFETの製造方法は、平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型JFETを製造する方法である。この横型JFETの製造方法は、半導体基板上に第1導電型の不純物を含む第1半導体層を形成する工程と、第1半導体層の上に、平面的に見て、少なくともチャネル領域に重なる部分にその第1半導体層の第1導電型不純物の濃度より高濃度の第1導電型不純物を含む領域を有するバリア半導体層を形成する工程と、バリア半導体層の上にチャネル領域を含む第2導電型の不純物を含む第2半導体層を形成する工程とを備える。また、上記のバリア半導体層の第1導電型不純物の濃度値が、チャネル領域の第2導電型不純物の濃度値以下である。
【0024】
この方法により、プラスの高電圧をドレインに印加しても、ソース領域からキャリアを引き寄せるほど空乏層がバッファ層中に延び出す事態を避けることができる横型JFETを容易に製造することができる。また、チャネル領域とバリア領域とのpn接合に形成される空乏層の幅を狭くせず、バリア半導体層側に比較的大きく張り出させることができる。この結果、電界集中が防止され、耐圧低下を防止することができる。
【0025】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。図1は、本発明の実施の形態における横型JFETの断面模式図である。SiC基板1の上にp-型のバッファ層(第1半導体層)11が形成されている。このバッファ層11の上に、p型のバリア層13が厚みdにて形成されている。バリア層13のp型不純物濃度は、バッファ層11のp型不純物濃度よりも高い。バリア層13の上に、チャネル領域14を含むn型の第2半導体層12が形成されている。また、チャネル領域14の上に、p+型のゲート領域17が配置され、ゲート領域を間に挟むように、n+型のソース領域15と、n+型のドレイン領域とが配置されている。
【0026】
図7に示した従来の横型JFETと異なり、ドレイン領域直下の第2半導体層とpn接合を形成するバリア層の不純物濃度は、バッファ層のそれより高い。このため、空乏層のバリア層への延び出し幅は、従来のバッファ層へのそれより小さくなる。たとえば、バリア領域13の不純物濃度をバッファ層11の不純物濃度のα倍とすると、バリア領域13内におけるチャネル領域に沿った(ソース領域に向って延びる)空乏層の長さを、バッファ層内におけるそれの1/(α1/2)倍とすることができる。このため、キャリアが、ソース領域から上記の空乏層の先端部を経てドレイン領域に引き寄せられることが抑制される。したがって、たとえば、ドレイン領域に高電圧を印加した場合でも、短いチャネル長とした上で漏れ電流を抑制することができる。この結果、チャネル抵抗を低減し、したがってオン抵抗を低減することができる。
【0027】
バリア層13の厚みdは、トンネル効果を生じない厚み範囲とすることが望ましい。トンネル効果を生じるほどバリア層の厚みdが薄い場合、バッファ層11内の空乏層はほとんど影響されず、バリア層による空乏層の拡大抑制という効果は期待できない。すなわち、バリア層の厚みが0.01μm程度であるとトンネル効果を生じ、空乏層の拡大は抑制されない。しかし、たとえば、バリア層13の厚みを0.1μm以上とすることによりトンネル効果を生じないようにすることができ、空乏層の拡大を抑制することができる。したがって、バリア層13の厚みは、0.01μmと0.1μmとの間にあるトンネル効果非発生の最小厚みdmin以上とするのが望ましい。
【0028】
バリア層13の第1導電型不純物であるp型不純物の濃度を、チャネルのn型不純物濃度より高くするとそのpn接合に電界集中を生じる。図2(a)はバリア層13のp型不純物濃度値をチャネル領域14のn型不純物濃度値と同程度以下にした場合の空乏層の広がりを示し、また図2(b)はそのときの電界強度分布を示す図である。一方、図3(a)はバリア層13のp型不純物濃度値をチャネル領域14のn型不純物濃度値より高くした場合の空乏層の広がりを示し、図3(b)はそのときの電界強度分布を示す図である。
【0029】
バリア層の不純物濃度値がチャネルと同程度以下の場合、空乏層がバッファ層にいたるまで広がり、pn接合の電界強度は抑制される。一方、バリア層の不純物濃度値がチャネル領域より高い場合、空乏層は空乏層はバリア層内に止まり、バッファ層にまで拡大しない。このため、pn接合に電界集中が生じる。このような電界集中は耐圧性能の劣化をもたらすので、バリア層13の第1導電型不純物であるp型不純物の濃度は、チャネルのn型不純物濃度の同程度以下とすることが望ましい。
【0030】
次に、本実施の形態の横型JFETの製造方法について説明する。図1を参照して、たとえば、4H−SiCのn型基板1上に、Cold Wall CVDにてバッファ層11となるp-型SiC層を厚み5μmエピタキシャル成長させる。バッファ層11のp型不純物濃度値は1×1016cm-3とする。次いで、バッファ層11の上にバリア層13となるp型SiC層を厚み0.1μmエピタキシャル成長させる。バリア層13のp型不純物濃度値は1×1017cm-3とする。
【0031】
この後、バリア層13の上にチャネル領域14を含むn型SiC層12を厚み0.4μmエピタキシャル成長させる。n型SiC層12のn型不純物濃度値は2×1017cm-3とする。エッチングやパターニングを行ない、ゲート17を形成することになるp型SiC層を厚み0.2μmエピタキシャル成長させる。このp型SiC層のp型不純物濃度値は2×1017cm-3とする。エピタキシャル成膜において、n型不純物として窒素(N)を、また、p型不純物としてボロン(B)を用いた。
【0032】
さらに、パターニングを行なった後、ソース15、ドレイン16にn型不純物をイオン注入により注入してn+型SiC領域とし、ゲート17にp型不純物をイオン注入してp+型SiC領域とする。イオン注入において、n型不純物としてリン(P)を、またp型不純物としてアルミニウム(Al)を用いた。
【0033】
上記の主要な製造工程を用いて、図1に示す横型JFETを困難なく製造することができる。
【0034】
本実施の形態における横型JFETでは、バッファ層最上部、すなわちチャネル領域の直下に不純物濃度を高くしたバリア領域を配置する。ソースまたはドレインに高電圧を印加したとき、バリア領域でのチャネル領域に沿った空乏層の延びが抑制されるため、上記バリア領域はキャリアに対してポテンシャル障壁になる。このため、バッファ層へのキャリアの注入を抑制することができ、高電圧印加時の漏れ電流を抑制することができる。また、最上部以外のバッファ層の不純物濃度を高くしないため、バッファ層の縦方向の耐圧を低下させることがない。
【0035】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態はあくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【0036】
【発明の効果】
本発明の横型JFETおよびその製造方法を用いることにより、ドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる横型JFETを提供することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態における横型JFETを示す断面図である。
【図2】 (a)はバリア層のp型不純物濃度値をチャネル領域のn型不純物濃度値と同程度以下にした場合の空乏層の広がりを示し、(b)はそのときの電界強度分布を示す図である。
【図3】 (a)はバリア層のp型不純物濃度値をチャネル領域のn型不純物濃度値より高くした場合の空乏層の広がりを示し、(b)はそのときの電界強度分布を示す図である。
【図4】 従来の横型JFETを示す断面図である。
【図5】 従来の横型JFETの耐圧を評価するための模式図である。
【図6】 破壊発生電圧におけるドレイン・ゲート間の電界分布を示す図である。
【図7】 ドレイン・ゲート間に印加できる最大電圧Vdgmaxとチャネル層の不純物濃度との関係を示す図である。
【符号の説明】
1 SiC基板、10 横型JFET、11 バッファ層(第1半導体層)、12 第2半導体層、13 バリア領域、14 チャネル領域、15 ソース領域、16 ドレイン領域、17 ゲート領域、19 空乏層、d バリア層厚み。

Claims (3)

  1. 平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型接合型電界効果トランジスタ(横型JFET:Junction Field Effect Transistor)であって、
    半導体基板上に位置し、第1導電型不純物を含む第1半導体層と、
    前記第1半導体層の上に位置して前記チャネル領域を含み、その第1半導体層の第1導電型不純物の値よりも高濃度の第2導電型不純物を含む第2半導体層とを備え、
    前記第2半導体層に接する前記第1半導体層の部分にその第1半導体層の第1導電型不純物の濃度よりも高い濃度の第1導電型不純物を含むバリア領域を設け、前記バリア領域の第1導電型不純物の濃度値が、前記チャネル領域の第2導電型不純物の濃度値以下であり、かつ
    前記バリア領域の厚みが、前記第2半導体層との間でキャリアのトンネル効果が生じる厚みを超えている、横型接合型電界効果トランジスタ。
  2. 前記バリア領域が、前記第1半導体層と前記第2半導体層との間にわたって薄膜層として形成されている、請求項1に記載の横型接合型電界効果トランジスタ。
  3. 平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型接合型電界効果トランジスタ(横型JFET:Junction Field Effect Transistor)を製造する方法であって、
    半導体基板上に第1導電型の不純物を含む第1半導体層を形成する工程と、
    前記第1半導体層の上に、平面的に見て、少なくとも前記チャネル領域に重なる部分にその第1半導体層の第1導電型不純物の濃度より高濃度の第1導電型不純物を含む領域を有するバリア半導体層を形成する工程と、
    前記バリア半導体層の上に前記チャネル領域を含む第2導電型の不純物を含む第2半導体層を形成する工程とを備え、
    前記バリア半導体層の第1導電型不純物の濃度値が、前記チャネル領域の第2導電型不純物の濃度値以下である、横型接合型電界効果トランジスタの製造方法。
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