JP4547858B2

JP4547858B2 - 横型接合型電界効果トランジスタおよびその製造方法

Info

Publication number: JP4547858B2
Application number: JP2003004266A
Authority: JP
Inventors: 一洋藤川; 真原田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2003-01-10
Filing date: 2003-01-10
Publication date: 2010-09-22
Anticipated expiration: 2023-01-10
Also published as: JP2004221168A

Description

【０００１】
【発明の属する技術分野】
本発明は、横型接合型電界効果トランジスタ(横型ＪＦＥＴ:Junction Field Effect Transistor)およびその製造方法に関し、より具体的には、高耐圧横型ＪＦＥＴにおいて、ドレインに高電圧を印加しても、漏れ電流を抑制することができる横型ＪＦＥＴおよびその製造方法に関するものである。
【０００２】
【従来の技術】
大電流のオンオフ制御を行なう場合、消費電力等の低減をはかるために、オン抵抗を低下させることが非常に望ましい。しかしながら、チャネル厚さやチャネル層の不純物濃度を高めることによりオン抵抗を低減させようとすると、耐圧性能が低下する問題がある。
【０００３】
図４は、横型ＪＦＥＴの耐圧性能を説明するための断面図である。平面的に見てｎ型半導体層のチャネル領域１１４を挟むように、ともにｎ+型半導体のソース１１５およびドレイン１１６が配置され、チャネル領域はｎ型半導体層１１２に設けられたトレンチの下方に配置されている。図４に示す横型ＪＦＥＴでは、ゲートはバックゲートとして裏面側にｐ+型半導体層１１７として形成されている。チャネル領域の高さ（厚さ）はｈである。また、図５は、破壊電圧時のドレイン・ゲート間の電界分布を説明する断面図である。説明の便宜上、第１導電型はｐ型、また第２導電型はｎ型として話を進めるが、第１導電型はｎ型、また第２導電型はｐ型としてもよい。図５に示す、電界分布はｐ型エピタキシャル層からドレイン電極にいたる間のｎ型エピタキシャル層内の電界分布である。図５で、Ｅmaxは、ドレインからｐｎ接合にいたる間の距離Ｗを空乏層としたときのｐｎ接合の逆バイアス電圧の絶対値を表わす。このＥmaxは、次の（１）式のように表示することができる。ただし、ｑは素電荷、Ｎ_dはドレイン電極からｐｎ接合にいたる間のｎ型不純物濃度、ε_sは半導体の誘電率を表わす。
【０００４】
Ｅmax＝ｑＮ_dＷ/ε_s ・・・・・・・・・・（１）
ソース接地の場合、破壊発生時にドレイン・ゲート間電圧が最大となっているため、破壊電圧Ｖ_b、すなわち耐圧は、次の（２）〜（４）式によって与えられる。ここで、Ｖ_dgmaxは、ドレイン・ゲート間に印加できる最大電圧であり、また、Ｖ_gsは、オフ状態にするのに必要なゲート・ソース間電圧である。
【０００５】
Ｖ_b＝Ｖ_dgmax−Ｖ_gs ・・・・・・・・・・（２）
Ｖ_dgmax＝ｑＮ_dＷ²/(２ε_s) ・・・・・・・（３）
Ｖ_gs＝ｑＮ_dｈ²/(２ε_s) ・・・・・・・・・（４）
オン抵抗を低下させるには、次の２つの直接的な方法がある。この２つの場合について、耐圧性能が向上するか否か、すなわちＶ_bが増大するか否か検討する。
（ａ）チャネル厚さｈを増やした場合（不純物濃度は変えない）：
（４）式よりＶ_gsが大きくなり、このため、（２）式よりＶ_bが減少する。すなわち、耐圧性能は劣化してしまう。
（ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純物濃度Ｎ_dを増やした場合（Ｖ_gsは不変とする。すなわち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは小さくする。）：
ｎ型エピタキシャル層のｎ型不純物濃度が変わると（１）式よりＥmaxが増大し、上記に示さない関係式によりＷは減少する。上述の関係式から直接導出することはできないが、耐圧Ｖ_dgmaxとｎ型不純物濃度との関係は、図６のように求めることができる。図６によれば、不純物濃度の増加につれて耐圧Ｖ_dgmaxが低下することが分る。
【０００６】
上記のように、横型ＪＦＥＴのオン抵抗を直接的に低下させたのでは、耐圧性能を劣化させてしまうことが分る。したがって、チャネルの不純物濃度の調整などの手段ではオン抵抗と耐圧性能との調和をとることは難しい。
【０００７】
図４に示す横型ＪＦＥＴはバックゲート構造であり、基板裏面にゲートが設けられている。本発明の対象とする横型ＪＦＥＴでは、ゲートの位置はとくに問題とせず、バックゲート構造でも、その反対面のおもて面にゲートを設けたフロントゲート構造でもよい。
【０００８】
フロントゲート構造において、ゲートからの漏れ電流を抑制するために、ソース、ドレインの不純物高濃度領域をチャネルの高さと同等以下の位置まで深く形成したものが提案されている（非特許文献１）。すなわち、ゲートからの漏れ電流はオン抵抗を増大させるので、フロントゲート構造の横型ＪＦＥＴにおいて、ソース、ドレインの深さ位置を調整することによるオン抵抗の低減の提案がなされた。
【０００９】
【非特許文献１】
（S.T.Allenら; Frequency and power performance of microwave SiC FET's:Inst. Phys. Conf. Ser. No.142:Chapter 4, Paper presented at Silicon Carbide and Related Materials 1995 Conf., Kyoto Japan(1996 IOP Publishing Ltd)の３.Power JFET's、図５）
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の横型ＪＦＥＴを含め、高電圧をドレイン領域に印加した場合、図７に示すような問題を生じる。図７において、チャネル領域に対するオン抵抗を低減するための構造は省略してある。
【００１１】
チャネル領域１１４はｎ型半導体層１１２に設けたトレンチ下方に配置され、ゲート１１７はそのトレンチ底部に設けてある。ソース１１５およびドレイン１１６は、ゲート１１７を挟むように位置している。また、ｐ-型半導体層のバッファ層１１１はＳｉＣ基板の上に設けてある。
【００１２】
オフ時にプラスの高電圧をドレイン１１６に印加したとき、ｎ型半導体層１１２とｐ-型半導体層１１１との界面のｐｎ接合に逆バイアス電圧が印加され、空乏層１１９が生じる。この空乏層１１９はｐｎ接合の両側に生じるが、チャネル領域側よりも不純物濃度の低いｐ-型半導体層であるバッファ層１１１のほうに、より大きく延び出す。すなわち、この空乏層１１９のバッファ層側への延び出しは、チャネル領域の下側のバッファ層内において、チャネル領域が延びる方向に沿って延びる。チャネル領域の下側のバッファ層がすべて空乏層化してしまうと、ソース領域１１５とバッファ層１１１とには順方向電圧が印加された状態となり、ソース領域からバッファ層にキャリアが注入される。注入されたキャリアは、ドレイン領域１１６に引き寄せられ、漏れ電流となる。
【００１３】
上記のように、オフ状態で高電圧を印加したときの漏れ電流発生を抑制するためには、チャネル領域の長さ、すなわちチャネル長を長くする必要がある。しかしながら、チャネル領域を長くすると、チャネル抵抗が増加し、その結果としてオン抵抗も増大してしまう。そこで、オフ状態でドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる横型ＪＦＥＴの開発が要望されていた。
【００１４】
本発明の目的は、オフ時にドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる、低オン抵抗の横型ＪＦＥＴおよびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の横型ＪＦＥＴは、平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型ＪＦＥＴである。この横型ＪＦＥＴは、半導体基板上に位置し、第１導電型不純物を含む第１半導体層と、第１半導体層の上に位置して上記のチャネル領域を含み、その第１半導体層の第１導電型不純物の値よりも高濃度の第２導電型不純物を含む第２半導体層とを備える。そして、第２半導体層に接する第１半導体層の部分にその第１半導体層の第１導電型不純物の濃度よりも高い濃度の第１導電型不純物を含むバリア領域を設け、バリア領域の第１導電型不純物の濃度値が、チャネル領域の第２導電型不純物の濃度値以下であり、かつバリア領域の厚みが、第２半導体層との間でキャリアのトンネル効果が生じる厚みを超えている。
【００１６】
上記の構成によれば、チャネル領域を挟んで位置する第２導電型のソース、ドレイン領域のうちのドレイン領域は、バリア領域との間に接合（ｐｎ接合）を形成する。このｐｎ接合におけるバリア領域の第１導電型不純物濃度は、第１半導体層（バッファ層）のそれより高濃度である。このため、この接合部に高い逆バイアス電圧がかかった場合でも、バリア領域側への空乏層の張り出し長さ（空乏層幅）は、バッファ層（第１半導体層）と接合を形成した場合に比べて小さくなる。このため、空乏層がチャネル領域の下側の部分のバッファ層を横切り、ソース領域からキャリアを引き寄せることができるほど、そのソース領域に近づくことは防止される。逆に、上記キャリアの引き寄せが生じる近くまで拡大しないように、バリア領域の不純物濃度を、ドレイン領域の不純物濃度と対比させて、バッファ層の不純物濃度より高濃度の範囲に設定することができる。この結果、バリア領域でのチャネル領域に沿った空乏層の延びが抑制されるため、上記バリア領域はキャリアに対してポテンシャル障壁として作用する。したがって、ソース領域からバッファ層にキャリアが注入され、ドレインへの漏れ電流を防止することができる。また、上記のバリア領域の第１導電型不純物の濃度値が、チャネル領域の第２導電型不純物の濃度値以下である。この構成により、チャネル領域とバリア領域とのｐｎ接合に形成される空乏層の幅を狭くせず、バリア層側に比較的大きく張り出させることができる。この結果、電界集中が防止され、耐圧低下を防止することができる。またバリア領域の厚みが、第２半導体層との間でキャリアのトンネル効果が生じる厚みを超えているため、トンネル効果を防止し、漏れ電流の抑制効果を無効にすることを防止することができる。
【００１７】
上記のバリア領域は、バッファ層（第１半導体層）の中に形成される領域であってもよいし、バッファ層の上に接する薄膜として形成されてもよい。すなわち、上記のバリア領域が、第１半導体層と第２半導体層との間にわたって薄膜層として形成されてもよい。
【００１８】
バリア領域を薄膜層として形成することにより、この横型ＪＦＥＴの製造を容易化することができる。
【００２３】
本発明の横型ＪＦＥＴの製造方法は、平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型ＪＦＥＴを製造する方法である。この横型ＪＦＥＴの製造方法は、半導体基板上に第１導電型の不純物を含む第１半導体層を形成する工程と、第１半導体層の上に、平面的に見て、少なくともチャネル領域に重なる部分にその第１半導体層の第１導電型不純物の濃度より高濃度の第１導電型不純物を含む領域を有するバリア半導体層を形成する工程と、バリア半導体層の上にチャネル領域を含む第２導電型の不純物を含む第２半導体層を形成する工程とを備える。また、上記のバリア半導体層の第１導電型不純物の濃度値が、チャネル領域の第２導電型不純物の濃度値以下である。
【００２４】
この方法により、プラスの高電圧をドレインに印加しても、ソース領域からキャリアを引き寄せるほど空乏層がバッファ層中に延び出す事態を避けることができる横型ＪＦＥＴを容易に製造することができる。また、チャネル領域とバリア領域とのｐｎ接合に形成される空乏層の幅を狭くせず、バリア半導体層側に比較的大きく張り出させることができる。この結果、電界集中が防止され、耐圧低下を防止することができる。
【００２５】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。図１は、本発明の実施の形態における横型ＪＦＥＴの断面模式図である。ＳｉＣ基板１の上にｐ-型のバッファ層（第１半導体層）１１が形成されている。このバッファ層１１の上に、ｐ型のバリア層１３が厚みｄにて形成されている。バリア層１３のｐ型不純物濃度は、バッファ層１１のｐ型不純物濃度よりも高い。バリア層１３の上に、チャネル領域１４を含むｎ型の第２半導体層１２が形成されている。また、チャネル領域１４の上に、ｐ+型のゲート領域１７が配置され、ゲート領域を間に挟むように、ｎ+型のソース領域１５と、ｎ+型のドレイン領域とが配置されている。
【００２６】
図７に示した従来の横型ＪＦＥＴと異なり、ドレイン領域直下の第２半導体層とｐｎ接合を形成するバリア層の不純物濃度は、バッファ層のそれより高い。このため、空乏層のバリア層への延び出し幅は、従来のバッファ層へのそれより小さくなる。たとえば、バリア領域１３の不純物濃度をバッファ層１１の不純物濃度のα倍とすると、バリア領域１３内におけるチャネル領域に沿った（ソース領域に向って延びる）空乏層の長さを、バッファ層内におけるそれの１／（α^1/2）倍とすることができる。このため、キャリアが、ソース領域から上記の空乏層の先端部を経てドレイン領域に引き寄せられることが抑制される。したがって、たとえば、ドレイン領域に高電圧を印加した場合でも、短いチャネル長とした上で漏れ電流を抑制することができる。この結果、チャネル抵抗を低減し、したがってオン抵抗を低減することができる。
【００２７】
バリア層１３の厚みｄは、トンネル効果を生じない厚み範囲とすることが望ましい。トンネル効果を生じるほどバリア層の厚みｄが薄い場合、バッファ層１１内の空乏層はほとんど影響されず、バリア層による空乏層の拡大抑制という効果は期待できない。すなわち、バリア層の厚みが０．０１μｍ程度であるとトンネル効果を生じ、空乏層の拡大は抑制されない。しかし、たとえば、バリア層１３の厚みを０．１μｍ以上とすることによりトンネル効果を生じないようにすることができ、空乏層の拡大を抑制することができる。したがって、バリア層１３の厚みは、０．０１μｍと０．１μｍとの間にあるトンネル効果非発生の最小厚みｄmin以上とするのが望ましい。
【００２８】
バリア層１３の第１導電型不純物であるｐ型不純物の濃度を、チャネルのｎ型不純物濃度より高くするとそのｐｎ接合に電界集中を生じる。図２（ａ）はバリア層１３のｐ型不純物濃度値をチャネル領域１４のｎ型不純物濃度値と同程度以下にした場合の空乏層の広がりを示し、また図２（ｂ）はそのときの電界強度分布を示す図である。一方、図３（ａ）はバリア層１３のｐ型不純物濃度値をチャネル領域１４のｎ型不純物濃度値より高くした場合の空乏層の広がりを示し、図３（ｂ）はそのときの電界強度分布を示す図である。
【００２９】
バリア層の不純物濃度値がチャネルと同程度以下の場合、空乏層がバッファ層にいたるまで広がり、ｐｎ接合の電界強度は抑制される。一方、バリア層の不純物濃度値がチャネル領域より高い場合、空乏層は空乏層はバリア層内に止まり、バッファ層にまで拡大しない。このため、ｐｎ接合に電界集中が生じる。このような電界集中は耐圧性能の劣化をもたらすので、バリア層１３の第１導電型不純物であるｐ型不純物の濃度は、チャネルのｎ型不純物濃度の同程度以下とすることが望ましい。
【００３０】
次に、本実施の形態の横型ＪＦＥＴの製造方法について説明する。図１を参照して、たとえば、４Ｈ−ＳｉＣのｎ型基板１上に、Cold Wall ＣＶＤにてバッファ層１１となるｐ-型ＳｉＣ層を厚み５μｍエピタキシャル成長させる。バッファ層１１のｐ型不純物濃度値は１×１０¹⁶ｃｍ^-3とする。次いで、バッファ層１１の上にバリア層１３となるｐ型ＳｉＣ層を厚み０．１μｍエピタキシャル成長させる。バリア層１３のｐ型不純物濃度値は１×１０¹⁷ｃｍ^-3とする。
【００３１】
この後、バリア層１３の上にチャネル領域１４を含むｎ型ＳｉＣ層１２を厚み０．４μｍエピタキシャル成長させる。ｎ型ＳｉＣ層１２のｎ型不純物濃度値は２×１０¹⁷ｃｍ^-3とする。エッチングやパターニングを行ない、ゲート１７を形成することになるｐ型ＳｉＣ層を厚み０．２μｍエピタキシャル成長させる。このｐ型ＳｉＣ層のｐ型不純物濃度値は２×１０¹⁷ｃｍ^-3とする。エピタキシャル成膜において、ｎ型不純物として窒素（Ｎ）を、また、ｐ型不純物としてボロン（Ｂ）を用いた。
【００３２】
さらに、パターニングを行なった後、ソース１５、ドレイン１６にｎ型不純物をイオン注入により注入してｎ+型ＳｉＣ領域とし、ゲート１７にｐ型不純物をイオン注入してｐ+型ＳｉＣ領域とする。イオン注入において、ｎ型不純物としてリン（Ｐ）を、またｐ型不純物としてアルミニウム（Ａｌ）を用いた。
【００３３】
上記の主要な製造工程を用いて、図１に示す横型ＪＦＥＴを困難なく製造することができる。
【００３４】
本実施の形態における横型ＪＦＥＴでは、バッファ層最上部、すなわちチャネル領域の直下に不純物濃度を高くしたバリア領域を配置する。ソースまたはドレインに高電圧を印加したとき、バリア領域でのチャネル領域に沿った空乏層の延びが抑制されるため、上記バリア領域はキャリアに対してポテンシャル障壁になる。このため、バッファ層へのキャリアの注入を抑制することができ、高電圧印加時の漏れ電流を抑制することができる。また、最上部以外のバッファ層の不純物濃度を高くしないため、バッファ層の縦方向の耐圧を低下させることがない。
【００３５】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態はあくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００３６】
【発明の効果】
本発明の横型ＪＦＥＴおよびその製造方法を用いることにより、ドレインに高電圧を印加したとき、チャネル長を長くすることなく漏れ電流を抑制することができる横型ＪＦＥＴを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における横型ＪＦＥＴを示す断面図である。
【図２】（ａ）はバリア層のｐ型不純物濃度値をチャネル領域のｎ型不純物濃度値と同程度以下にした場合の空乏層の広がりを示し、（ｂ）はそのときの電界強度分布を示す図である。
【図３】（ａ）はバリア層のｐ型不純物濃度値をチャネル領域のｎ型不純物濃度値より高くした場合の空乏層の広がりを示し、（ｂ）はそのときの電界強度分布を示す図である。
【図４】従来の横型ＪＦＥＴを示す断面図である。
【図５】従来の横型ＪＦＥＴの耐圧を評価するための模式図である。
【図６】破壊発生電圧におけるドレイン・ゲート間の電界分布を示す図である。
【図７】ドレイン・ゲート間に印加できる最大電圧Ｖdgmaxとチャネル層の不純物濃度との関係を示す図である。
【符号の説明】
１ＳｉＣ基板、１０横型ＪＦＥＴ、１１バッファ層（第１半導体層）、１２第２半導体層、１３バリア領域、１４チャネル領域、１５ソース領域、１６ドレイン領域、１７ゲート領域、１９空乏層、ｄバリア層厚み。

Claims

平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型接合型電界効果トランジスタ（横型ＪＦＥＴ：ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であって、
半導体基板上に位置し、第１導電型不純物を含む第１半導体層と、
前記第１半導体層の上に位置して前記チャネル領域を含み、その第１半導体層の第１導電型不純物の値よりも高濃度の第２導電型不純物を含む第２半導体層とを備え、
前記第２半導体層に接する前記第１半導体層の部分にその第１半導体層の第１導電型不純物の濃度よりも高い濃度の第１導電型不純物を含むバリア領域を設け、前記バリア領域の第１導電型不純物の濃度値が、前記チャネル領域の第２導電型不純物の濃度値以下であり、かつ
前記バリア領域の厚みが、前記第２半導体層との間でキャリアのトンネル効果が生じる厚みを超えている、横型接合型電界効果トランジスタ。
前記バリア領域が、前記第１半導体層と前記第２半導体層との間にわたって薄膜層として形成されている、請求項１に記載の横型接合型電界効果トランジスタ。
平面的に見てチャネル領域を間に挟むように位置するソース領域およびドレイン領域を有する横型接合型電界効果トランジスタ（横型ＪＦＥＴ：ＪｕｎｃｔｉｏｎＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を製造する方法であって、
半導体基板上に第１導電型の不純物を含む第１半導体層を形成する工程と、
前記第１半導体層の上に、平面的に見て、少なくとも前記チャネル領域に重なる部分にその第１半導体層の第１導電型不純物の濃度より高濃度の第１導電型不純物を含む領域を有するバリア半導体層を形成する工程と、
前記バリア半導体層の上に前記チャネル領域を含む第２導電型の不純物を含む第２半導体層を形成する工程とを備え、
前記バリア半導体層の第１導電型不純物の濃度値が、前記チャネル領域の第２導電型不純物の濃度値以下である、横型接合型電界効果トランジスタの製造方法。