JP3977518B2

JP3977518B2 - 静電誘導半導体装置

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Publication number: JP3977518B2
Application number: JP21640998A
Authority: JP
Inventors: 勝則浅野; 良孝菅原
Original assignee: Kansai Electric Power Co Inc
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Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2007-09-19
Anticipated expiration: 2018-07-14
Also published as: JP2000031483A

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧を有し、大電流を制御する静電誘導半導体装置の構造に関する。
【０００２】
【従来の技術】
半導体装置の一種の静電誘導トランジスタは、半導体基板の一方の面にソース領域を備えるとともに、他方の面にドレイン領域を備え、かつ、ソース領域とドレイン領域の間に電流通路となる高比抵抗領域を備えている。高比抵抗領域を流れる電流は、ゲート領域に加える電圧をコントロールすることにより、オン、オフされる。
【０００３】
図１３は、従来の静電誘導トランジスタの基本構成を示すもので、高不純物濃度ｎ型のソース領域１００と高不純物濃度ｎ型のドレイン領域１０１を備え、両領域の間に低不純物濃度ｎ型のドリフト領域１０２を備えている。さらに高不純物濃度ｎ型のソース領域１００から低不純物濃度ｎ型のドリフト領域１０２に堀込まれたリセス構造の底部に高不純物濃度ｐ型のゲート領域１０３を備え、ゲート領域１０３の働きによりドレイン１１とソース１２の間を流れる電流がオン、オフされる。上記のようなリセス構造の静電誘導トランジスタは、対向する２個のゲート領域１０３の間の距離（以下、ゲート間隔という）を狭くすることにより、高耐圧化がはかられる。この静電誘導トランジスタのオフ状態では、ゲートＧとソースＳ間に逆バイアス電圧を加えることにより、空乏層は主に低不純物濃度ｎ型ドリフト領域１０２とゲート領域１０３の間のｐｎ接合からドリフト領域１０２にのびる。対向する２つのゲート領域１０３の間で、ソースＳとドレインＤ間の電流が流れるチャネル領域１０５に、図１３のように空乏層１０６が広がり、ソースＳとドレインＤ間の電流を遮断する。オン状態では、ゲートＧとソースＳ間に順バイアス電圧を加えることにより、図１４のように空乏層１０６が縮小し、チャネル領域１０５を導通状態にする。
【０００４】
【発明が解決しようとする課題】
静電誘導トランジスタを高耐圧にするためには、空乏層１０６がチャネル領域１０５内に拡大し、対向する２つのゲート領域１０３から広がる空乏層１０６を相互につながりやすくするためにゲート間隔を狭くする必要がある。図１３のように両空乏層１０６がつながった状態をピンチオフという。一方、オン電圧を低くするためには、電流の通路であるゲート間隔を広くする必要がある。したがって、耐圧とオン電圧のかね合いにより、ゲート間隔を決定する。シリコン（Ｓｉ）の静電誘導トランジスタの場合、５ｋＶの耐圧を実現するために、不純物濃度が１０¹³ｃｍ^-3程度の低不純物濃度ｎ型のドリフト領域１０２を用い、電圧増幅率を１００とした場合、ゲートＧとソースＳ間に印加する電圧は−５０Ｖとなり、ゲート間隔を２．５μｍ以下とする必要がある。
【０００５】
炭化ケイ素（以下ＳｉＣと記す）の静電誘導トランジスタの場合、不純物濃度Ｎの平方根に比例する臨界電界Ｅｍａｘは、Ｓｉの場合の１０倍である。従ってＳｉＣの場合不純物濃度Ｎを、Ｓｉの場合の１００倍にすることができ、その結果としてオン電圧を低くすることができる。この場合、空乏層が広がる範囲は、Ｓｉのものの１／１０になるため、チャネル領域１０５をピンチオフにするためには、半導体装置のセグメント幅（図１３において、左端から右端までの長さ）をＳｉの場合の１／１０以下にしてゲート間隔を狭くする必要がある。このため超微細加工が必要となり、実際上製造することは困難である。また、ゲート間隔のみを極端に狭くするとチャネル領域の抵抗が大幅に大きくなり、オン電圧も大幅に高くなる。ゲート間隔を変えないで、ゲート電圧を高くすることにより、チャネル領域をピンチオフにすることもできる。しかしＳｉＣの場合は不純物濃度Ｎが高いため、ゲート電圧をＳｉの場合の１００倍以上にする必要がある。ゲート電圧を高くすると、電流の遮断特性が大幅に悪化し現実的でない。また、空乏層１０６が広がりやすいように不純物濃度を低くすると、ドリフト領域１０２の比抵抗が大きくなり、ＳｉＣを用いた静電誘導トランジスタの利点であるオン抵抗が低いという特徴が犠牲となる。
【０００６】
本発明は、超微細加工が不要で、電圧増幅率が大きく、かつ低いゲート電圧で高耐圧を実現できるとともに、オン電圧が低く、高い信頼性を有する静電誘導半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の静電誘導半導体装置では、高不純物濃度の第１の導電型のドレイン領域の上に低不純物濃度の第１の導電型のドリフト領域を形成し、そのドリフト領域内のチャネル領域に第２の導電型の埋込ゲートを形成する。こうして、チャネル領域を狭くする。さらにドリフト領域の端部領域に形成した凹部の側壁に絶縁膜を介してゲート電極を形成することにより、ゲートをＭＯＳ構造にする。
【０００８】
チャネル領域が狭いので、ゲート−ソース間に低い逆バイアス電圧を加えた場合でも、第二導電型の埋込ゲート領域とＭＯＳの電界効果による空乏層または反転層から、それぞれ第一導電型ドリフト領域に空乏層が伸び、ピンチオフとなる。これにより、ソース−ドレイン間の耐電圧が大きくなり、高い電圧が印加されても電流を遮断することができる。また、ゲート−ソース間に順バイアス電圧を加えると、ＭＯＳの電界効果による電子の蓄積により電子が絶縁膜の下に集まり、チャネル領域が狭くても、オン抵抗が低減され、オン電圧（オン状態での電圧降下）を低くできる。また、ゲートの順バイアス電圧をビルトイン電圧以下にすることにより、ゲートには空乏層の容量を充電する分の電流しか流れないので、ゲートの駆動電力を低く抑えることができる。また、ゲート電圧をビルトイン電圧以上にすることにより、少ないキャリアの注入で伝導度変調をおこさせ、さらに低いオン抵抗、及び低いオン電圧を実現できる。さらに、絶縁膜上にゲート電極を形成するので、凹部の側壁に付着するイオン等の影響をなくすことができ、高い信頼性を実現できる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図１から図１２を参照して説明する。
【００１０】
《第１実施例》
図１は、本発明の第１実施例の耐圧５ｋＶの静電誘導トランジスタの１個分の素子であるセグメントの断面図である。図の実施例では、ドレイン領域１とドリフト領域２からなる静電誘導トランジスタの単位セグメントの中央は導通領域として一段高くなっており、その両側に一段低いトレンチ領域が設けられている。セグメント幅Ｗは７μｍ、紙面に垂直な方向の奥行きは１ｍｍである。その他の構造諸元は以下のとおりである。高不純物濃度ｎ型のドレイン領域１の厚さは約４００μｍ、低不純物濃度ｎ型ドリフト領域２の厚さは約６０μｍ、セグメントの両側に設けられた凹部のトレンチ１０の深さは約１．５μｍである。トレンチ１０の半分の幅は約１．５μｍ、ゲート絶縁膜２１の厚さは約０．２μｍ、リセスゲート４の深さは約１μｍである。本実施例では、ゲート電極１３とソース電極１２はストライプ状であるが、その形状は例えば円形や四角形等であってもかまわない。
【００１１】
本実施例の静電誘導トランジスタの製作方法の一例を、以下に説明する。最初にドレイン領域１として機能する１０¹⁸から１０²⁰atm/cm³の高不純物濃度のｎ型炭化ケイ素（ＳｉＣ）基板を用意し、この一方の主面上に１０¹⁴から１０¹⁶atm/cm³のＳｉＣ低不純物濃度ｎ型のドリフト領域２を気相成長法等により形成する。次に、１０¹⁸atm/cm³程度のｐ型の埋込ゲート領域５をイオン打ち込み等により形成する。さらにその上に１０¹⁴から１０¹⁶atm/cm³のＳｉＣ低不純物濃度ｎ型のドリフト領域２を気相成長法等により形成する。ドリフト領域２の上に１０¹⁹atm/cm³程度のｎ⁺領域のソース領域３を窒素、りん等のイオン打ち込み等により形成する。次に、基板を異方性エッチングして、図１に示すようにトレンチ１０を形成する。トレンチ１０の底に深さ約１μｍのｐ型リセスゲート領域４をホウ素、アルミニウム等のイオン打ち込み等により形成する。続いて、トレンチ内壁にＳｉＯ₂のゲート絶縁膜２１を形成した後、トレンチ１０の底部のＳｉＯ₂のゲート絶縁膜を一部取り除き、Ａｌ等の金属膜により、ゲート電極１３を形成する。セグメントの奥行き方向（図１の紙面のたとえば紙の後ろの方）で埋込ゲート領域５の一部分を露出させ、露出した埋込ゲート領域５に電極Ｇを接続してソース電極１２側に取り出す。最後に、アルミニウム、ニッケル等でソース電極３の表面の一部分にソース電極１２を形成し、かつドレイン領域１の表面にドレイン電極１１を形成して完成する。
【００１２】
この静電誘導トランジスタの耐圧は、ゲート電圧として−２０Ｖを印加したとき、約６ｋＶであった。また、オン抵抗は３５ｍΩｃｍ²であった。
【００１３】
本実施例のＳｉＣ静電誘導トランジスタでは、ドレイン電極１１の電位がソース電極１２の電位より高く、かつリセスゲート４および埋込ゲート５のゲート電位が同電位でかつソース電極１２の電位よりも低くなるようにする。ゲート電位が高い場合、たとえば−３Ｖから−１０Ｖ程度では、ＭＯＳの電界効果による空乏層と、ｐ型埋込ゲート領域からの空乏層とにより、埋込ゲート領域５とトレンチ１０の側壁１０Ａとの間の幅の狭いチャネル部２０をピンチオフにすることができる。ゲート電圧が低い場合、たとえば−１３Ｖ程度かそれ以下では、ＭＯＳの電界効果によるｐ型の反転層およびｐ型埋込ゲート領域５から、低不純物濃度ｎ型ドリフト領域２に空乏層がのび、チャネル部２０をピンチオフにすることができる。その結果、ソースＳとドレインＤ間の電流を遮断できる。図２は、ゲート電圧をパラメータとした、電圧−電流特性図で、横軸はソース−ドレイン間の電圧Vdsを示し、縦軸はドレイン−ソース間の漏れ電流Idを示す。ゲート電圧を負にして逆バイアスを大きくすると、図２のように耐圧は大きくなるが、−１５Ｖ以上に逆バイアスを大きくしても耐圧はそれほど変わらない。
【００１４】
トレンチ側壁１０Ａの絶縁膜２１上にゲート電極１３がない場合は、ＭＯＳの電界効果がないために、耐圧は本実施例の半分の約３ｋＶとなる。したがって、埋込ゲート領域５を備えた静電誘導トランジスタにＭＯＳの電界効果を加えることにより、耐圧を約２倍にできる。また、ドレイン電極１１の電位がソース電極１２の電位より高く、リセスゲート４および埋込ゲート５の電位がソース電極の電位よりも高くなるようにゲート電圧を印加すると、リセスゲート領域４および埋込ゲート領域５と、低不純物濃度ｎ型のドリフト領域２との間の空乏層が縮小して、オン抵抗が低減する。さらに、トレンチ１０の側壁１０Ａと埋込ゲート５との間の領域であるチャネル部２０の幅が狭いにもかかわらず、ＭＯＳの電界効果による電子の蓄積によりチャネル部２０の抵抗が低いので、オン抵抗を低くできる。
【００１５】
図３は、セグメント幅Ｗを、左端を原点として右方への距離で横軸に示し、縦軸に電子密度を示したグラフである。トレンチ領域と導通領域の間の幅の狭いチャネル部２０近傍において電子密度が大幅に高くなっていることがわかる。ゲート電圧を大きくすれば、空乏層が縮小して、さらに電子が蓄積されるために、図４のように電流を流す時のオン電圧を低下できる。特に１ｋＶ程度以下の耐圧の素子でオン電圧の低減が顕著である。例えば、１ｋＶ耐圧の素子の場合、ドリフト領域２の抵抗が６ｋＶ耐圧の素子に比べ約１／６になるが、チャネル部２０の抵抗のチャネル抵抗は変わらない。このため、全抵抗に占めるチャネル抵抗の割合は、従来の静電誘導トランジスタの場合は５０％以上になるが、本実施例の構造では、ＭＯＳの電界効果による電子の蓄積により、チャネル抵抗は非常に小さくなり、素子の抵抗はドリフト領域２の抵抗で決まるので、オン電圧は５０％以上低減する。さらに低耐圧の素子の場合は、本実施例の構造にすることにより、オン電圧の低減割合が増加する。また、ゲート電圧をビルトイン電圧（立ち上がり電圧）以下にすることにより、ゲート電圧を供給するゲート回路（図示省略）には空乏層を形成するために必要な電流しか流れないので、駆動電力を低減することができる。また、ゲート電圧をビルトイン電圧以上にすることにより、少ないキャリアの注入で伝導度変調をおこさせ、さらにオン抵抗を低くし、またオン電圧を低くすることができる。また、トレンチ１０の側壁１０Ａにゲート電極１３を形成するので、トレンチ１０の側壁１０Ａにイオン等が付着することはなく、それによる影響をなくすことができ、高い信頼性を実現できる。
【００１６】
《第２実施例》
図５は、本発明の第２実施例の静電誘導トランジスタの断面図である。図において、埋込ゲート領域５Ａはソース領域３と同一の面から低不純物濃度ｎ型ドリフト領域２の中へ広がるように形成される。ゲート電極１３Ａは埋込ゲート領域５Ａの直上に形成される。その他の構成は図１の静電誘導型トランジスタと同じである。埋込ゲート領域５Ａをホウ素等のイオン打ち込み法等で形成した後に、高不純物濃度ｎ型ソース領域３をイオン打ち込み法等で形成する。イオン打ち込みで表面のゲート電極１３Ａに接続するように埋込ゲート領域５Ａを形成できることから、製造プロセスが簡単になる。上記の構造にすることにより、ゲート抵抗が大幅に低減するので、駆動電力をさらに低減することができる。
【００１７】
《第３実施例》
図６は、本発明の第３実施例の静電誘導トランジスタの断面図である。図６に示す本実施例では、ソース領域３の図において左右方向の幅を、埋込ゲート領域５の幅より狭くした点が、図１の第１実施例の静電誘導トランジスタと異なる。その他の構成は図１の静電誘導トランジスタと同じである。この構造により、前記の各実施例の作用効果に加えて、以下の作用効果を有する。すなわち、ゲート１３と埋込ゲート５に逆バイアス電圧を印加して、ドレインＤとソースＳ間の電流をブロックする際に、埋込ゲート５の領域からトレンチ１０の側面１０Ａに沿った方向のみでなく、埋込ゲート５のソース領域３の近傍にも空乏層が広がる。その結果漏れ電流を大幅に低減することができ、さらに、高耐圧性を改善できる。また、オン時のＭＯＳの電界効果により、トレンチ１０の側壁１０Ａに沿うドリフト層２内のチャネル部に電子が蓄積されチャネル部２０の抵抗が低くなる。そのためチャネル部２０が長くなったことによるオン電圧への影響はほとんどない。
【００１８】
《第４実施例》
図７は、本発明の第４実施例の静電誘導トランジスタの断面図である。図７に示す構成では、２個の埋込ゲート領域５Ｂ、５Ｃがドリフト層２の上部に形成されている。すなわち図１における埋込ゲート領域５を２つの埋込ゲート領域５Ｂ、５Ｃに分割した構造を有する。その他の構成は図１に示すものと同じである。この構造により、ゲート１３に順バイアス電圧を印加したとき、トレンチ１０の側壁１０Ａに沿うチャネル部２０を電流が流れるとともに、埋込ゲート領域５Ｂと５Ｃとの間にも電流が流れる。このため、ソースＳとドレインＤ間の抵抗が更に低くなり、オン電圧をさらに２０％程度低減できる。また、ゲート１３に逆バイアス電圧を印加すると、分割した埋込ゲート領域５Ｂと５Ｃとの間にも空乏層が広がるため、分割しない場合と同等の耐圧を実現できる。
【００１９】
《第５実施例》
図８は、本発明の第５実施例の静電誘導サイリスタの断面図である。本実施例では、図１における高不純物濃度ｎ型基板によるドレイン領域１のかわりに、高不純物濃度ｐ型基板によるアノード領域６を設けることにより静電誘導サイリスタを構成している。ゲート１３及び埋込ゲート領域５に２０Ｖ程度の逆バイアス電圧を印加することにより、アノードＡとカソードＫの間の順方向および逆方向の電流をブロックすることができる。また、ゲート１３及び埋込ゲート領域５に２．５Ｖ程度の順バイアス電圧を印加することにより、静電誘導効果によりキャリアが流れる状態になり、高不純物濃度ｐ型のアノード領域６から正孔が注入される。この正孔と高不純物濃度ｎ型のカソード領域７からの電子による伝導度変調により、低不純物濃度ｎ型のドレイン領域２の抵抗が大幅に低くなるとともに、ＭＯＳ電界効果により電子が蓄積されたチャネル部を電流が流れ、したがって低いオン電圧を実現できる。さらに、ゲート１３と埋込ゲート領域５にビルトイン電圧以上の電圧を印加することにより、サイリスタとして働くセグメント中央部をオンさせ、大電流領域で低いオン電圧を実現できる。例えば、３００Ａ／ｃｍ²で３．３Ｖのオン電圧を実現できる。本実施例の埋込ゲート領域５を図５や図７の実施例の構造とした場合でも、ゲート抵抗やオン電圧をさらに低減することができる。また、図６の第３実施例のように、埋込ゲート領域５より小さいソース領域３を形成した場合でも、漏れ電流の低減や高耐圧化が図れる。
【００２０】
《第６実施例》
図９は、本発明の第６実施例の静電誘導トランジスタの断面図である。図において、トレンチ１０のゲート１３の全面が絶縁膜２１により絶縁されている。トレンチ１０の底部のドリフト領域２内に、図１に示すリセスゲート領域４が設けられていない。その他の構成は図１に示すものと同じである。この構造においても、図１の静電誘導トランジスタと同様の効果があるが、さらに、トレンチ１０のゲート１３がドレイン領域２から絶縁されているので、ゲート１３の駆動電力は約５０％に低減できる。
【００２１】
《第７実施例》
図１０は、本発明の第７実施例の静電誘導トランジスタの断面図である。図において、トレンチ１０の底部のドレイン領域２内に高不純物濃度ｐ型領域４Ａを設けている。その他の構成は図９のものと同じである。この構造により、前記第６実施例の効果に加えて、トレンチ１０の底部の絶縁膜２１の電界を緩和できるので、静電誘導トランジスタの信頼性を高めることができる。上記の電界は、特にトレンチ１０のコーナー部で高くなっているので、ｐ型領域４Ａは、トレンチ側壁１０Ａの位置より極度に離すと電界緩和効果が損なわれる。そのため、ｐ型領域４Ａの内側端が、所定の範囲、例えばトレンチ側壁１０Ａを基準に、埋め込みゲート５の方へ少なくとも０．５μｍ程度突出した位置から、前記側壁１０Ａの位置から埋め込みゲート領域５とは反対方向に少なくとも１μｍ程度後退した位置との間にくるように設けるのが望ましい。
【００２２】
《第８実施例》
図１１は、本発明の第８実施例の静電誘導トランジスタの断面図である。埋め込みゲート５をトレンチ１０の底面を含む面の近傍から、ドレイン領域１に向かう方向に１μｍ程度の範囲の中央領域に設けている。トレンチ側壁１０Ａと埋め込みゲート５の距離は０．２〜１μｍ程度である。高い電圧増幅率と低いオン電圧の両方を実現するには、０．５μｍ程度が望ましい。他の構造諸元は、第１の実施例と同様である。
本実施例の静電誘導トランジスタの製作方法の一例を、以下に説明する。ドレイン領域１とドリフト領域２を形成する工程は、第１の実施例と同じである。ドリフト領域２を形成した後、１０¹⁸atm/cm³程度のｐ型の埋め込みゲート領域５とリセスゲート領域４をイオン打ち込み等により形成する。さらにその上に、１０¹⁴から１０¹⁶atm/cm³のＳｉＣ低不純物濃度ｎ型のドリフト領域２を気相成長法等により形成する。ドリフト領域２の上に１０¹⁹atm/cm³程度のｎ⁺領域のソース領域３を窒素、りん等のイオン打ち込み等により形成する。次に、基板を異方向性エッチングして、図１１に示すように、リセスゲート領域に達するトレンチ１０を形成する。絶縁膜２１、ゲート電極１３、ソース電極１２及びドレイン電極１１の形成方法は第１実施例と同様である。埋め込みゲート領域５とリセスゲート領域４を、同一平面で形成する場合は、セグメントの奥行き方向で、両ゲート領域を図示を省略したｐ型の領域で接続すれば、同電位にすることができる。その結果、埋め込みゲート領域用の電極Ｇを取り出す必要がなくなり、構造及びプロセスがより簡単になる。
【００２３】
本実施例では、埋め込みゲート領域５とリセスゲート領域４を同時あるいは順次形成できるので、プロセスがより簡単になる。また、埋め込みゲート領域５とリセスゲート領域４は、ドレイン電極１１からほぼ同じ距離に形成されるので、高耐圧を実現しやすく、本実施例では７ｋＶの耐圧が得られた。オン抵抗は第一実施例の３５ｍΩｃｍ²より大きくなることはなかった。
【００２４】
《第９実施例》
図１２は、本発明の第９実施例の静電誘導トランジスタの断面図である。図において、ドリフト領域２に形成したトレンチ１０のトレンチ側壁１０Ａの一部分及びトレンチ１０の底面にアルミニウムやニッケル等により、ショットキー障壁をもつゲート電極１３を設けている。このゲート電極１３は、ドリフト領域２と接する面では、ショットキー障壁をもち整流性を示すが、リセスゲート領域４と接する面では、オーミック性を示す。ゲートにソース電圧より低い電圧を印加すると、リセスゲート領域４から空乏層が広がるほか、ゲート電極１３とドリフト領域２との接触面からも空乏層がのび、ソースとドレイン間の電流を遮断する。また、ゲートにソース電圧より高い電圧を印加すると、立ち上がり電圧より低い電圧では、ＭＯＳの電界効果と同様の蓄積効果により、電子が蓄積するため、オン電圧を低くできる。さらに、ゲートに立ち上がり電圧より高い電圧を印加すると、ゲート電極１３のショットキー部及びリセスゲート領域４からキャリアの注入が起こり、伝導度変調によりさらにオン電圧が低下する。
【００２５】
以上、９つの実施例を説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。
【００２６】
前記各実施例では、ＳｉＣを用いた素子の場合のみを述べたが、本発明はシリコン、ガリウムヒ素等の他の半導体材料を用いた素子にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた素子に有効である。
【００２７】
前記各実施例では低不純物濃度のドリフト領域がｎ型の素子の場合について述べたが、ドリフト領域がｐ型の素子の場合には、ｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【００２８】
【発明の効果】
以上各実施例の説明から明らかなように、、本発明の静電誘導トランジスタ及び静電誘導サイリスタは、埋込ゲート領域およびトレンチの側壁に絶縁膜を介してゲート電極を設けることにより、超微細加工を必要とせず、低いゲート電圧でソース−ドレイン間の大電圧をブロッキングでき、電圧増幅率を向上できる。さらに、ゲートに順バイアス電圧を印加することにより、ＭＯＳゲートの下に蓄積層が形成されるため、チャネル部の幅が狭くてもオン電圧を低くできる。さらに、低いゲート電圧でＭＯＳゲートの下に蓄積層を形成できるため、駆動電力を低く抑えることができる。トレンチ側壁にゲート電極を形成するので、トレンチ側壁に付着するイオン等の影響をなくすことができ、信頼性の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１実施例の静電誘導トランジスタの断面図
【図２】第１実施例の静電誘導トランジスタのＯＦＦ時の、ゲート電圧をパラメータとした電圧−電流特性図
【図３】第１実施例の静電誘導トランジスタのＯＮ時の電子密度を示すグラフ
【図４】第１実施例の静電誘導トランジスタのＯＮ時の、ゲート電圧をパラメータとした電圧−電流特性図
【図５】本発明の第２実施例の、埋込ゲート領域５を、ソース領域３と同じ面から低不純物濃度ｎ型ドリフト領域へ広がるように形成した静電誘導トランジスタの断面図
【図６】本発明の第３実施例のソース領域の幅を埋込ゲート領域の幅より狭くした静電誘導トランジスタの断面図
【図７】本発明の第４実施例の、埋込ゲート領域を横方向に２分割した静電誘導トランジスタの断面図
【図８】本発明の第５実施例の高不純物濃度のＰ型基板を用いた静電誘導サイリスタの断面図
【図９】本発明の第６実施例の、トレンチ部のゲートを絶縁膜により絶縁した静電誘導トランジスタの断面図
【図１０】本発明の第７実施例の、トレンチ底部に高不純物濃度Ｐ型領域を設けた静電誘導トランジスタの断面図
【図１１】本発明の第８実施例の静電誘導トランジスタの断面図
【図１２】本発明の第９実施例の静電誘導トランジスタの断面図
【図１３】従来の静電誘導トランジスタのＯＦＦ時の空乏層を示す断面図
【図１４】従来の静電誘導トランジスタのＯＮ時の空乏層を示す断面図
【符号の説明】
１ドレイン領域
２ドリフト領域
３ソース領域
４リセスゲート領域
４Ａｐ型領域
５、５Ａ、５Ｂ、５Ｃ埋込ゲート領域
６アノード領域
７カソード領域
１０トレンチ
１０Ａトレンチ側壁
１１ドレイン電極
１２ソース電極
１３、１３Ａゲート電極
１４アノード電極
１５カソード電極
２０チャネル部
２１絶縁膜

Claims

高不純物濃度の第１の導電型のドレイン領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域の、前記ドレイン領域に接する面の前記反対面に形成した第１の導電型のソース領域、
前記ソース領域の表面の一部分に形成したソース電極、
前記ドリフト領域の前記反対面の端部領域に形成した凹部の底部において、前記ドリフト領域内に形成した第２の導電型のリセスゲート領域、
前記凹部の底面の一部分、凹部の側面及び前記ソース領域の表面に形成した絶縁膜、及び
前記絶縁膜の表面、及び前記凹部のリセスゲート領域の表面に形成したゲート電極、
を備える静電誘導半導体装置。
前記埋込ゲート領域は前記ソース領域を貫通してゲート電極に接続されていることを特徴とする請求項１記載の静電誘導半導体装置。
前記ソース領域の面積が、前記埋込ゲート領域の面積より小さいことを特徴とする請求項１記載の静電誘導半導体装置。
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍に少なくとも２個の第２の導電型の埋込ゲート領域を形成したことを特徴とする請求項１記載の静電誘導半導体装置。
高不純物濃度の第２の導電型のアノード領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記アノード領域の、前記ドリフト領域に接する面の反対面に形成したアノード電極、
前記ドリフト領域の、前記アノード領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域の、前記アノード領域に接する面の前記反対面に形成した第１の導電型のカソード領域、
前記カソード領域の表面の一部分に形成したカソード電極、
前記ドリフト領域の前記反対面の端部領域に形成した凹部の底部において、前記ドリフト領域内に形成した第２の導電型のリセスゲート領域、
前記凹部の底面の一部分、凹部の側面及び前記カソード領域の表面に形成した絶縁膜、及び
前記絶縁膜の表面及び前記凹部のリセスゲート領域の表面に形成したゲート電極、
を備える静電誘導半導体装置。
高不純物濃度の第１の導電型のドレイン領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域の、前記ドレイン領域に接する面の前記反対面に形成した第１の導電型のソース領域、
前記ソース領域の表面の一部分に形成したソース電極、
前記ドリフト領域の前記反対面の端部領域に形成した凹部の底面及び側面、及びソース領域の表面に形成した絶縁膜、及び
前記絶縁膜の表面に形成したゲート電極、
を備える静電誘導半導体装置。
前記凹部の底部の、前記ドリフト領域内に形成した第２の導電型の領域を備える請求項６記載の静電誘導半導体装置。
前記ドレイン領域は炭化ケイ素であることを特徴とする請求項１、５又は６記載の静電誘導半導体装置。
前記埋め込みゲート領域を、前記凹部の底面を含む面の近傍から前記ドレイン領域に向かう方向の所定の範囲内における前記のドリフト領域内に形成したことを特徴とする請求項１、５又は６記載の静電誘導半導体装置。
高不純物濃度の第１の導電型のドレイン領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域の、前記ドレイン領域に接する面の前記反対面に形成した第１の導電型のソース領域、
前記ソース領域の表面の一部分に形成したソース電極、
前記ドリフト領域の前記反対面の端部領域に形成した凹部の底部において、前記ドリフト領域内に形成した第２の導電型のリセスゲート領域、
前記凹部の側面の一部分のみ及び前記ソース領域の上面に形成した絶縁膜、及び
前記凹部の底面及び前記凹部の側面の他の一部分に形成したゲート電極、
を備える静電誘導半導体装置。
前記リセスゲート領域を、前記リセスゲート領域の内側端が、前記凹部の側面位置から埋め込みゲート領域の方へ少なくとも０．５μｍ突出した位置と、前記側面位置から前記埋め込みゲート領域とは反対の方向へ少なくとも１．０μｍ後退した位置との間にくるように、前記凹部の底部のドリフト領域内に形成したことを特徴とする請求項１、５、６、又は９記載の静電誘導半導体装置。
高不純物濃度の第１の導電型の炭化ケイ素基板の第１の主面に低不純物濃度の第１の導電型のドリフト領域を形成するステップ、
前記ドリフト領域内の、前記基板に接する面の反対面の近傍の中央領域に第２の導電型の埋込ゲート領域を形成するステップ、
前記第２の導電型の埋込ゲート領域の上に、低不純物濃度の第１の導電型のドリフト領域を形成するステップ、
前記ドリフト領域の上に第１の導電型のソース領域を形成するステップ、
前記ドリフト領域の前記反対面の端部領域に凹部を形成するステップ、
前記凹部の底部において、前記ドリフト領域内に第２の導電型のリセスゲート領域を形成するステップ、
前記凹部の底面の一部分、凹部の側面及び前記ソース領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及び前記凹部のリセスゲート領域の表面にゲート電極を形成するステップ、
前記ＳｉＣ基板の第２の主面にドレイン電極を形成するステップ、及び
前記ソース領域の表面の一部分にソース電極を形成するステップ、
を備える静電誘導半導体装置の製造方法。
高不純物濃度の第２の導電型の炭化ケイ素基板の第１の主面に低不純物濃度の第１の導電型のドリフト領域を形成するステップ、
前記ドリフト領域内の、前記基板に接する面の反対面の近傍の中央領域に、第２の導電型の埋込ゲート領域を形成するステップ、
前記埋込ゲート領域の上に前記第１の導電型のドリフト領域を形成するステップ、
前記ドリフト領域の、前記アノード領域に接する面の前記反対面に第１の導電型のカソード領域を形成するステップ、
前記ドリフト領域の前記反対面の端部領域に凹部を形成するステップ、
前記ドリフト領域の前記反対面の端部領域に形成した凹部の底部において、前記ドリフト領域内に第２の導電型のリセスゲート領域を形成するステップ、
前記凹部の底面の一部分、凹部の側面及び前記カソード領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面、及び前記凹部のリセスゲート領域の表面にゲート電極を形成するステップ、
前記ＳｉＣ基板の第２の主面にアノード電極を形成するステップ、及び
前記カソード領域の表面の一部分にカソード電極を形成するステップ、
を備える静電誘導半導体装置の製造方法。