JP4288907B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｊ−ＦＥＴを備えた炭化珪素半導体装置として、特開平２０００−３１２００８号公報に示されるものがある。図２２に、この公報に示されるＮチャネル型のＪ−ＦＥＴの断面構成を示す。図２２に示されるように、Ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表面にはＰ型の第１ゲート領域Ｊ３が形成され、この第１ゲート領域Ｊ３を貫通し、Ｎ-型ドリフト層Ｊ２に達するトレンチＪ４が形成されている。
【０００３】
トレンチＪ４内を含み第１ゲート領域Ｊ３の表面には、Ｎ-型チャネル層Ｊ５がエピタキシャル成長され、トレンチＪ４内においてＮ-型チャネル層Ｊ５の表面にはＰ型の第２ゲート領域Ｊ６が形成されている。また、Ｎ-型チャネル層Ｊ５のうち第１、第２ゲート領域Ｊ３、Ｊ６によって挟まれていない部位にＮ+型ソース領域Ｊ７が形成されている。
【０００４】
そして、第１、第２ゲート領域Ｊ３、Ｊ６に電気的に接続されるゲート電極Ｊ８及びＮ+型ソース領域Ｊ７に電気的に接続されるソース電極Ｊ９が備えられ、Ｎ+型基板Ｊ１の裏面側にドレイン電極Ｊ１０が備えられて図１８に示すＪ−ＦＥＴが構成されている。
【０００５】
このような構成のＪ−ＦＥＴは、ゲート電極Ｊ８に対して印加する電圧を制御することにより、Ｎ-型チャネル層Ｊ５に延びる空乏層の延び量を制御し、チャネルを形成することで、チャネルを通じてソース−ドレイン間に電流を流すように動作する。
【０００６】
【発明が解決しようとする課題】
上記従来のＪ−ＦＥＴにおいては、トレンチＪ４内にエピタキシャル成長によってＮ-型チャネル層Ｊ５を形成している。しかしながら、トレンチＪ４の底面がａ面、側壁面がｃ面であったとすると、ａ面とｃ面とで成長レートが異なっていることから、形成されるＮ-型チャネル層Ｊ５の品質がトレンチＪ４の底面上に形成される部分と側壁面上に形成される部分とで異なったものとなってしまう。具体的には、Ｎ-型チャネル層Ｊ５における不純物のドーピング量が各部分で異なり、１桁近く異なってくる。
【０００７】
また、エピタキシャル成長はイオン注入を行う場合と比べて結晶欠陥ができ難いが、トレンチＪ４内にエピタキシャル成長させていることから、結晶欠陥が発生し得る。このエピタキシャル膜をチャネルとして用いている。
【０００８】
このように、チャネルとして使用されるＮ-型チャネル層Ｊ５が、不純物のドーピング量が各部で異なっていたり、結晶欠陥が形成されていると、チャネルを流れる電流特性にバラツキが生じ、均一な品質のＪ−ＦＥＴを形成することができないという問題がある。
【０００９】
この問題を解決する炭化珪素半導体装置として、特開平９−１７２１８７号公報や特開２０００−３１４８３号公報にて提案されているように、ドリフト層をチャネル領域として利用することで、均一な品質とされたＪ−ＦＥＴを備えた炭化珪素半導体装置がある。
【００１０】
図２３に特開平９−１７２１８７号公報に示されている炭化珪素半導体装置を示す。なお、図２２と同一の構造部には、同一の符号を付している。この半導体装置は、Ｎ-型ドリフト層Ｊ２の表層に複数のトレンチＪ４が形成されており、トレンチＪ４の内壁面上にＰ型のエピタキシャル膜Ｊ１１が形成されている。ドリフト層Ｊ２の表層のうち、トレンチＪ４が形成されていない領域の表層にはＮ型ソース領域Ｊ１２が形成されており、このソース領域Ｊ１２の下側の領域がチャネル領域Ｊ１３とされている。この半導体装置は、このチャネル領域Ｊ１３が、チャネル領域Ｊ１３とエピタキシャル膜Ｊ１１とのｐｎ接合に挟まれた構造となっている。
【００１１】
Ｎ-型ドリフト層Ｊ２はエピタキシャル成長法により形成されており、上記した構造は、このドリフト層Ｊ２をチャネル領域Ｊ１３として利用している。このため、このＪ−ＦＥＴは均一な品質となっている。
【００１２】
例えば自動車用途の製品へ適用されるＪ−ＦＥＴは、ゲートバイアスを印加しない状態において、ソース・ドレイン間の電流を遮断する特性、いわゆるノーマリーオフ特性が求められる。ノーマリーオフ特性は、ゲートバイアスを印加しない状態のとき、チャネル領域Ｊ１３とＰ型エピタキシャル膜Ｊ１１とのｐｎ接合部からチャネル領域に空乏層が伸び、チャネル領域をピンチオフすることで得られる。したがって、チャネル領域の幅が狭いものほど、チャネル領域の両側から伸びる空乏層がつながりやすく、チャネル領域をピンチオフさせ易い。
【００１３】
しかしながら、図２３に示される炭化珪素半導体装置では、チャネルの幅は、ドリフト層Ｊ２の表層のうち、隣り合うトレンチとトレンチとの間の幅である。したがって、チャネル領域の幅は、トレンチを形成するときのトレンチエッチングにより、ドリフト層Ｊ２のうち、残された領域の間隔により決定される。
【００１４】
通常、空乏層によりピンチオフするために必要なチャネル領域の幅は、サブミクロン程度の大きさである。トレンチエッチング技術では、隣り合うトレンチの間隔をサブミクロンとすることが困難である。また、トレンチの間隔をサブミクロンとする際には、加工ばらつきが発生してしまい、ノーマリーオフ特性を有するＪ−ＦＥＴを得ることが困難であった。
【００１５】
図２４に特開２０００−３１４８３号公報に示される炭化珪素半導体装置を示す。この半導体装置は、ドリフト層Ｊ２のうち、トレンチエッチングにより残された領域、すなわち、トレンチＪ４が形成されていない領域に、イオン注入により、第１ゲート領域Ｊ２０が形成されている。
【００１６】
トレンチＪ４の内壁上には、酸化膜等により構成された絶縁膜Ｊ２１を介して、ゲート電極Ｊ２２が形成されている。すなわち、トレンチＪ４の側壁近辺は、ドリフト層Ｊ２、絶縁膜Ｊ２１ａ、ゲート電極Ｊ２２から構成されたＭＯＳ構造となっている。そして、ドリフト層Ｊ２のうち、第１ゲート領域Ｊ２０とトレンチＪ４の側壁の間がチャネル領域Ｊ２３となっている。このように、ドリフト層Ｊ２をチャネル領域Ｊ２３として利用している。このため、このＪ−ＦＥＴは均一な品質となっている。
【００１７】
また、ドリフト層Ｊ２のうち、トレンチＪ４の底面に面する領域には、第２ゲート領域Ｊ２４が形成されている。この半導体装置は、第１ゲート領域Ｊ２０と絶縁膜Ｊ２１ａとの間のジャンクション部と、第１ゲート領域Ｊ２０と第２ゲート領域Ｊ２４との間のジャンクション部とを有している。
【００１８】
そして、ゲートバイアスを印加しない状態では、第１ゲート領域Ｊ２０とチャネル領域Ｊ２３とのｐｎ接合部からチャネル領域Ｊ２３に向けて空乏層が伸び、また、絶縁膜Ｊ２１ａからチャネル領域Ｊ２３に向けて空乏層が伸びる。これにより、チャネル領域Ｊ２３がピンチオフさせる構造となっている。
【００１９】
上記したように、この半導体装置は、第１ゲート領域Ｊ２０をイオン注入により形成することで、チャネル領域Ｊ２３の幅が調整されている。しかしながら、上記した構造の半導体装置の製造時において、チャネル領域の幅にばらつきが生じてしまい、ノーマリーオフ特性を有する半導体装置を得ることが困難であった。
【００２０】
また、仮にノーマリーオフ特性を有する半導体装置が得られても、次のような問題がある。ゲートバイアスが印加されたとき、すなわち、オン時において、チャネル領域Ｊ２３をピンチオフしていた空乏層が小さくなるため、ソース、ドレイン間に電流を流すことができる。しかし、ＭＯＳ構造部からチャネル領域Ｊ２３に伸びる空乏層は酸化膜に電界がかかるため変化が小さく、ほとんどｐｎ接合部からの空乏層だけが小さくなる。つまり、ｐｎ接合部からの空乏層の伸び量のみが制御されるため、オン時におけるチャネルの厚さが狭く、抵抗が大きくなってしまう。
【００２１】
また、図２３及び図２４の構造では、セル領域において、ソース電極Ｊ９とゲート電極Ｊ８、Ｊ２２とが形成されている。また、半導体基板の表面には、ソース電極Ｊ９とゲート電極Ｊ８、Ｊ２２とのコンタクト領域が必要となる。また、特に図２４のように、ソース電極Ｊ９とゲート電極Ｊ２２とが隣り合わせに形成された構造では、ソース電極Ｊ９とゲート電極Ｊ２２とを絶縁するための絶縁領域Ｊ２１ｂが必要となる。これらのことから、セルサイズを縮小させる上で、不利となっていた。
【００２２】
また、図２３及び図２４の構造では、半導体基板の表面は、トレンチＪ４が形成されていることから、表面に段差が生じている。このため、外部に電極を取り出すためのワイヤボンディングを行うとき、良好にボンディングが行うことができず、特に図２４の構造では、段差部Ｊ２５において、ゲート電極Ｊ２２が切断され易い等というような製品不良が発生するという問題が生じる。
【００２３】
本発明は上記点に鑑みて、チャネル層の品質を均一なものとし、さらにノーマリーオフ特性を容易に得ることができる構造のＪ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法を提供することを第１の目的とする。
【００２４】
また、第１の目的に加え、セルサイズを縮小化することができる炭化珪素半導体装置及びその製造方法を提供することを第２の目的とする。
【００２５】
また、第１の目的、若しくは第１の目的及び第２の目的に加え、基板表面に存在する段差によって発生する製品不良を抑制することができる炭化珪素半導体装置及びその製造方法を提供することを第３の目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）と、基板（１）上にエピタキシャル成長によって形成され、基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板を備え、ドリフト層（２）の表層部に形成されたトレンチ（３）と、トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、ドリフト層（２）の表層部のうち、トレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して形成され、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、チャネル領域（６）の上に形成され、ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（７）と、第１ゲート領域（４）に電気的に接続された第１ゲート電極（１２）と、第２ゲート領域（５）に電気的に接続された第２ゲート電極（１２）と、ソース領域（７）に電気的に接続されたソース電極（９）と、基板（１）の裏面側に形成されたドレイン電極（１０）とを有したＪ−ＦＥＴが備えられており、第１ゲート領域（４）は、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで形成されたものであり、トレンチ（３）は、第１ゲート領域（４）によってすべて埋め込まれていることを特徴としている。
【００２７】
このように、ドリフト層をチャネル領域として利用している。このドリフト層は基板の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、チャネル領域の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００２８】
また、本発明の半導体装置では、トレンチ（３）の内壁面に沿って第１ゲート領域（４）と、このトレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）とが形成されている。また、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とし、このチャネル領域（６）と第１、第２ゲート領域（４、５）とにより、チャネル領域（６）の両側に、ｐｎ接合が形成された構造となっている。
【００２９】
このことから、ゲートバイアスが印加されていないときにおいて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。この結果、この半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００３０】
さらに、本発明の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅をトレンチ幅とすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
さらに、本発明の半導体装置では、第１ゲート領域によってトレンチを埋め込む構成としている。これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【００３１】
請求項２に記載の発明では、ドリフト層（２）の表層部において互いに離間するように複数のトレンチ（３）を形成し、このトレンチ（３）内に複数の第１ゲート領域（４）を形成すると共に、ドリフト層（２）の表層部のうち複数の第１ゲート領域（４）の間に位置する部分に第２ゲート領域（５）を形成するようにしている。このような構成としても、請求項１と同様の効果を得ることができる。
【００３２】
請求項３に記載の発明では、半導体基板のうちＪ−ＦＥＴが形成された複数のセルをすべて包括する領域であるセル部と、セル部の周りの外周部領域とを備えており、セル部は、トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、第１ゲート領域（４）から離間して形成され、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、チャネル領域（６）の上に形成され、セル部にのみ形成された第１導電型のソース領域（７）と、セル部にのみ形成されたソース電極（９）とを有し、外周部領域は、トレンチ（３）、第１ゲート領域（４）及び第２ゲート領域（５）と、外周部領域にのみに形成された第１ゲート電極（１２）及び第２ゲート電極（１２）とを有していることを特徴としている。
【００３３】
このように、ドリフト層をチャネル領域として利用している。このドリフト層は基板の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、チャネル領域の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００３４】
また、本発明の半導体装置では、トレンチ（３）の内壁面に沿って第１ゲート領域（４）と、このトレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）とが形成されている。また、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とし、このチャネル領域（６）と第１、第２ゲート領域（４、５）とにより、チャネル領域（６）の両側に、ｐｎ接合が形成された構造となっている。
【００３５】
このことから、ゲートバイアスが印加されていないときにおいて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。この結果、この半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００３６】
また、ソース電極とゲート電極のうち、セル部にはソース電極のみが形成されており、外周部領域にはゲート電極のみが形成されている。このため、ソース電極とゲート電極とのレイアウト設計の自由度を得ることができる。
【００３７】
また、セル部にはゲート電極が形成されていないことから、半導体基板の表面のうち、ゲート電極用のコンタクト領域が不要となる。また、ゲート電極がソース電極と隣り合わせに形成されたときソース電極と絶縁させるために必要となる絶縁領域が不要となる。このため、セル部を縮小化することができる。
【００３８】
さらに、本発明の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅をトレンチ幅とすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
【００３９】
請求項４に記載の発明では、ドリフト層（２）の表層部において互いに離間するように複数のトレンチ（３）を形成し、このトレンチ（３）内に複数の第１ゲート領域（４）を形成すると共に、ドリフト層（２）の表層部のうち複数の第１ゲート領域（４）の間に位置する部分に第２ゲート領域（５）を形成するようにしている。このような構成としても、請求項３と同様の効果を得ることができる。
【００４０】
請求項５に記載の発明では、セル部において、半導体基板表面のうち、チャネル領域上からトレンチの側壁上に至って、若しくは、半導体基板表面全体に、ソース領域（７）及びソース電極（９）が形成されており、ソース電極（９）とソース領域（７）とは、チャネル領域（６）上からトレンチ（３）の側壁上に至って、若しくは、半導体基板表面全体にて、接続されていることを特徴としている。
【００４１】
このように、セル部にて、ソース領域とソース電極とのコンタクト面積が大きな構造とすることもできる。これにより、ソース領域とソース電極とのコンタクト抵抗を低減することができる。なお、トレンチ内が第１のゲート領域（４）にてすべて埋め込まれているときでは、トレンチ側壁上にソース領域を形成することができないので、ソース領域は半導体基板表面全体に形成される。
【００４２】
請求項６に記載の発明では、外周部領域における第１、第２ゲート領域（４、５）に挟まれたドリフト層（２）の上に第１、第２ゲート領域（４、５）を繋ぐ第２導電型領域（１１）が備えられており、第２導電型領域の表面に第１、第２ゲート電極が共通化されたゲート電極（１２）が形成されていることを特徴としている。
【００４３】
このように、第１、第２ゲート電極が共通化されたゲート電極とすることで、第１、第２ゲート領域を同電位として用いるダブルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００４５】
また、請求項７に示すように、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで第１ゲート領域（４）を形成することができる。
【００４６】
請求項８に記載の発明では、トレンチ（３）は、第１ゲート領域（４）によってすべて埋め込まれていることを特徴としている。このように、第１ゲート領域によってトレンチを埋め込む構成としても良い。これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
なお、請求項９に示すように、第２ゲート領域（５）をドリフト層（２）の表層部への第２導電型不純物のイオン注入によって形成された構造とすることができる。これにより、チャネル領域６の幅をノーマリーオフ特性が得られる幅にすることができる。
【００４７】
請求項１０に示すように、ドリフト層（２）の表面に第１導電型の半導体層をエピタキシャル成長させることでソース領域（７）を形成することができる。また、請求項１１に示すように、ドリフト層（２）の表層部に第１導電型不純物をイオン注入することでソース領域（７）を形成することもできる。
【００４８】
請求項１２に記載の発明では、第２ゲート領域（５）とソース領域（７）との間にドリフト層（２）の一部が残った状態となっていることを特徴としている。このような構成とすれば、第２ゲート領域とソース領域との接触が無くなる。このため、第２ゲート領域とソース領域とによるＰＮジャンクションが無くなり、リカバリ特性の向上やリークの抑制が行え、炭化珪素半導体装置の耐圧の向上を図ることができる。
【００４９】
請求項１３乃至２７に記載の発明は、請求項１乃至１２に記載の炭化珪素半導体装置の製造方法に関するものである。これらの方法等により、請求項１乃至１２に記載の炭化珪素半導体装置を製造することができる。
【００５１】
請求項１５に記載の発明では、セル部の形成予定領域にて、チャネル領域（６）上からトレンチ（３）の側壁上に至って、若しくは、半導体基板の表面全体にて、ソース領域（７）とソース電極（９）とが接続されるように、ソース領域（７）とソース電極（９）とを形成することを特徴としている。
【００５２】
このように、セル部にて、ソース領域とソース電極とのコンタクト面積が大きな構造となるように製造することもできる。これにより、ソース領域とソース電極とのコンタクト抵抗を低減することができる。なお、トレンチ内が第１のゲート領域（４）にてすべて埋められているときでは、半導体基板の表面全体にて、ソース領域（７）とソース電極（９）とが接続されるように、ソース領域（７）とソース電極（９）とを形成する。
【００５３】
請求項１８、２０に記載の発明では、第２ゲート領域（５）を形成する工程及びトレンチ（３）を形成する工程では、ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、第１マスク材のうち第２ゲート領域（５）の形成予定位置とトレンチ（３）の形成予定位置とを開口させる工程と、第１マスク材（２０）を含むドリフト層（２）の上に第２マスク材（２１）を配置したのち、第２マスク材（２１）をパターニングすることで、第１マスク材（２０）のうちトレンチ（３）の形成予定位置に形成された開口部を覆う工程と、第１、第２マスク材（２０、２１）をマスクとしたイオン注入を行って、ドリフト層（２）の表層部に第２ゲート領域（５）を形成したのち、第２マスク材（２１）を除去する工程と、第１マスク材（２０）を含むドリフト層（２）の上に第３マスク材（２２）を配置したのち、第３マスク材（２２）をパターニングすることで、第１マスク材（２０）のうち第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、ドリフト層（２）の表層部にトレンチ（３）を形成したのち、第３マスク材（２２）を除去する工程とを有することを特徴としている。
【００５４】
このような製法によれば、第１、第２ゲート領域が自己整合的に形成されるようにでき、各チャネル領域の幅が均一となるようにできるため、よりチャネル領域の品質を均一なものにでき、より均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００５５】
また、第１、第２ゲート領域を形成したとき、チャネル領域６の幅を高い精度にて、ノーマリーオフ特性が得られる幅とすることができる。したがって、自己整合的に第１、第２ゲート領域を形成しない場合と比較して、加工ばらつきを抑制することができる。
【００５６】
また、請求項１９、２１に記載の発明では、第１、第２マスク材（２０、２１）をマスクとしたエッチングを行って、ドリフト層（２）の表層部のうち、第２ゲート領域（５）の形成予定領域に第２ゲート領域（５）形成用トレンチを形成したのち、第２マスク材（２１）を除去する工程と、第２ゲート領域（５）形成用トレンチ内及び第１マスク材（２０）を含むドリフト層（２）の上に第３マスク材（２２）を配置したのち、第３マスク材（２２）をパターニングすることで、第１マスク材（２０）のうち第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、ドリフト層（２）の表層部にトレンチ（３）を形成したのち、第３マスク材（２２）を除去する工程と、第２ゲート領域（５）形成用トレンチ内にエピタキシャル成長法により、第２ゲート領域（５）を形成する工程とを有することを特徴としている。
【００５７】
このような製法によっても、請求項１８、２０と同様の効果を有している。
【００５８】
請求項２２に記載の発明は、第１ゲート領域（４）を形成する工程では、トレンチ（３）を含むドリフト層（２）の表面に第２導電型の半導体層（２３）を成膜したのち、この半導体層（２３）がトレンチ（３）内にのみ残るように平坦化することで、第１ゲート領域（４）を形成することを特徴としている。このように、トレンチ内にのみ第２導電型の半導体層が残るように平坦化を行うことで、トレンチ内に第１ゲート領域を形成することができる。
【００５９】
請求項２３、２４に記載の発明では、ドリフト層（２）の表面に第１マスク材（３０）と第２マスク材（３１）とを順に配置したのち、第２マスク材（３１）をマスクとしたエッチングにより、ドリフト層（２）の表面にトレンチ（３）を形成したのち、第１のマスク材（３０）をマスクとした状態で第２導電型の半導体層をトレンチ（３）内に選択的にエピタキシャル成長させることで、第１ゲート領域（４）を形成することを特徴としている。
【００６０】
このように、トレンチを形成した際に用いたマスク材を用いて、トレンチ内に選択的に第２導電型の半導体層をエピタキシャル成長させることで、トレンチ内にのみ第１ゲート領域が形成されるようにすることができる。
【００６２】
また、請求項１７に示すように、第１ゲート領域（４）を形成する工程では、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで第１ゲート領域（４）を形成するとともに、トレンチ（３）内すべてを第１ゲート領域（４）で埋め込むように第１ゲート領域（４）を形成することができる。
【００６３】
これは、第１ゲート領域（４）を選択的にエピタキシャル成長させることで容易に行うことができ、これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【００６４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００６５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置に備えられるＪ−ＦＥＴの平面図を示す。なお、図１では、セル部と、セル部の周りの外周部領域とを示している。また、図２（ａ）に図１中のセル部におけるＡ−Ａ矢視断面図を示し、図２（ｂ）、図３に図１中の外周部領域におけるＢ−Ｂ矢視断面図、Ｃ−Ｃ矢視断面図を示す。
【００６６】
この炭化珪素半導体装置は、図１に示すように、セル部では、Ｊ−ＦＥＴが形成されているセルがストライプ状に形成されている。なお、外周部領域はトランジスタが形成されていない領域である。
【００６７】
具体的には、図２（ａ）に示すように、例えば１×１０19ｃｍ-3以上の不純物濃度とされたＮ+型基板１と、例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたＮ-型ドリフト層２とを有した炭化珪素からなる半導体基板が用いられている。
【００６８】
セル部においては、Ｎ-型ドリフト層２の表層部には複数のトレンチ３が互いに離間するように形成されている。このトレンチ３は、底面に対して側壁面が成す角度が６０〜９０℃程度となるようにされている。これらのトレンチ３の内壁面の表面にＰ+型層からなる第１ゲート領域４がエピタキシャル成長されている。また、Ｎ-型ドリフト層２のうち各第１ゲート領域４の間に位置する部分には、ほぼ第１ゲート領域４と同等深さを有し、かつＮ-型ドリフト層２の表面で終端するように構成されたＰ+型層からなる第２ゲート領域５が形成されている。これら第１、第２ゲート領域４、５は、例えば５×１０17〜５×１０19ｃｍ-3の不純物濃度とされている。
【００６９】
また、Ｎ-型ドリフト層２のうち第１、第２ゲート領域４、５の間に位置する部分をチャネル領域６として、チャネル領域６の表面を含み、第１、第２ゲート領域４、５の表面にはＮ+型ソース領域７がエピタキシャル成長されている。このＮ+型ソース領域７は、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされている。
【００７０】
さらに、Ｎ+型ソース領域７の表面には、層間絶縁膜８及び層間絶縁膜８に形成されたコンタクトホールを介してＮ+型ソース領域７と電気的に接続されたソース電極９が形成されている。このソース電極９はＮ型領域とオーミック接触可能なＮｉ等で構成されている。そして、Ｎ+型基板１の裏面側にはドレイン電極１０が形成され、図２（ａ）に示す構造が構成されている。
【００７１】
一方、セル部の外周部領域においては、図２（ｂ）、図３に示すように、基本的にはセル部と同様の構成であるが、セル部に備えられていたＮ+型ソース領域７及びソース電極９が備えられておらず、代わりに第１、第２ゲート領域４、５及びＮ-型ドリフト層２の表面にＰ+型層（第２導電型領域）１１が形成され、このＰ+型層１１の表面にゲート電極１２が形成された構成となっている。このゲート電極１２は、層間絶縁膜８に備えられたコンタクトホールを通じてＰ+型層１１と電気的に接続されており、Ｐ型領域とオーミック接触可能となるようにＡｌやＴｉで構成されている。このように、外周部領域において第１、第２ゲート４、５とゲート電極１２との電気的接続が図られた構成とされ、図２（ｂ）、図３に示す構造が構成されている。
【００７２】
本実施形態では、ソース電極９とゲート電極１２のうち、ソース電極９はセル部にのみ形成されており、ゲート電極１２は外周部領域のみに形成されている。図２３、図２４のように、セル部にゲート電極が形成されている構造では、セル部の半導体基板の表面にて、ゲート電極用のコンタクト領域が必要であった。これに対して、本実施形態では、セル部にゲート電極が形成されていないことから、セル部にてゲート電極用のコンタクト領域が不要となる。また、図２４に示すように、ソース電極と隣り合わせに形成された構造では、ソース電極と絶縁させるための絶縁膜２１が形成される領域が必要であったが、本実施形態では、このような絶縁領域が不要となる。このため、セル部にゲート電極が形成されている構造と比較して、セル部を縮小化することができる。
【００７３】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。具体的には、ゲート電極１２の電位に基づいて第１、第２ゲート領域４、５の双方からチャネル領域６側に延びる空乏層の延び量を制御するダブルゲート駆動を行う。例えば、ゲート電極１２に電圧を印加していないときには、チャネル領域６が第１、第２ゲ
ート領域４、５の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域４、５とチャネル領域６との間に順バイアスをかけると、チャネル領域６に延びる空乏層の延び量が縮小される。これによりにキャリアが流される。
【００７４】
次に、図１〜図３に示される炭化珪素半導体装置の製造方法について、図４〜図７に示す炭化珪素半導体装置の製造工程を参照して説明する。なお、セル部と外周部領域とでほぼ同一のプロセスを経ることになるため、図４〜図６では、セル部と外周部領域の共通プロセスとなる部分を示してある。
【００７５】
〔図４（ａ）に示す工程〕
Ｎ+型基板１を用意し、このＮ+型基板１、チャネルが設定されて、図４（ａ）中矢印で示したようにソース−ドレイン間の表面にＮ-型ドリフト層２を成膜する。その後、Ｎ-型ドリフト層２の表面にＰｏｌｙ−Ｓｉ膜（第１マスク材）２０を成膜したのち、フォトリソグラフィにより、Ｐｏｌｙ−Ｓｉ膜２０のうち第２ゲート領域５の形成予定位置及びトレンチ３の形成予定位置と対応する部位を開口させる。続いて、基板表面にＬＴＯ膜（第２マスク材）２１を成膜したのち、フォトリソグラフィにより、ＬＴＯ膜２１のうち第２ゲート領域５の形成予定位置と対応する部位を開口させる。すなわち、ＬＴＯ膜２１によってＰｏｌｙ−Ｓｉ膜２０のうちトレンチ３の形成予定位置に形成された開口部を覆う。
【００７６】
このとき、ＬＴＯ膜２１の開口幅がＰｏｌｙ−Ｓｉ膜２０の開口幅よりも大きくなるようにする。このようにすれば、フォトリソグラフィ時のマスクずれが生じても、確実に第２ゲート領域５の形成予定位置と対応する部位を開口させることができる。
【００７７】
その後、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２１をマスクとしてＰ型不純物（例えばボロンやアルミニウム）をイオン注入し、Ｐ+型の第２ゲート領域５を形成する。このとき、第２ゲート領域５の端部はＰｏｌｙ−Ｓｉ膜２０に形成された開口部の端部によって規定されることになる。
【００７８】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、再びＬＴＯ膜（第３マスク材）２２を成膜し、フォトリソグラフィにより、ＬＴＯ膜２２のうちトレンチ３の形成予定位置を開口させる。すなわち、ＬＴＯ膜２２によってＰｏｌｙ−Ｓｉ膜２０のうち第２ゲート領域５の形成位置に形成された開口部を覆う。
【００７９】
このときも、ＬＴＯ膜２２の開口幅がＰｏｌｙ−Ｓｉ膜２０の開口幅よりも大きくなるようにする。このようにすれば、フォトリソグラフィ時のマスクずれが生じても、確実にトレンチ３の形成予定位置と対応する部位を開口させることができる。
【００８０】
その後、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２をマスクとしたエッチングを行い、トレンチ３を形成する。例えば、ＣＦ4等を用いたＲＩＥ（反応性化学エッチング）を行う。このとき、トレンチ３の端部はＰｏｌｙ−Ｓｉ膜２０に形成された開口部の端部によって規定されることになる。したがって、第２ゲート領域５の端部もトレンチ３の端部も共にＰｏｌｙ−Ｓｉ膜２０の端部によって規定される。このようにすれば、１枚のマスクによって形成されるＰｏｌｙ−Ｓｉ膜２０の開口パターンに基づいて第２ゲート領域５及びトレンチ３を形成することになるため、これらが自己整合的に形成され、各トレンチ３と第２ゲート領域５との間隔が等しくなるようにできる。
【００８１】
なお、ここでは、図４（ａ）に示す工程を行ったのちに、図４（ｂ）に示す工程を行うようにしているが、これらを逆にしても構わない。
【００８２】
〔図５（ａ）に示す工程〕
Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２を除去した後、トレンチ３の内壁面を含む基板表面にＰ+型層２３を成膜する。
【００８３】
〔図５（ｂ）に示す工程〕
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ+型層２３の最上部を除去し、第２ゲート領域５及びＮ-型ドリフト層２を露出させる。これにより、トレンチ３の内壁面の表面にのみＰ+型層２３が残された構成となり、Ｐ+型層２３によって第１ゲート領域４が構成されると共に、第１、第２ゲート領域４、５の間にチャネル領域６が構成される。
【００８４】
なお、上述したように、トレンチ３と第２ゲート領域５とが自己整合的に形成されることから、各第１、第２ゲート領域４、５の間隔が等間隔となり、チャネル領域６の幅が等間隔となる。
【００８５】
また、ここでは、第２ゲート領域５をイオン注入により形成しているが、第２ゲート領域５をエピタキシャル成長法によって形成した場合でも、自己整合的に各トレンチ３と第２ゲート領域５との間隔が等しくなるようにできる。
【００８６】
具体的には、図４（ａ）に示す工程において、第２ゲート領域５を形成するためのイオン注入の代わりに、第２ゲート領域５の形成予定領域にて、トレンチを形成する。図４（ｂ）に示す工程において、そのトレンチ内とＰｏｌｙ−Ｓｉ膜２０の上にＬＴＯ膜２２を形成する。その後は、図４（ｂ）に示されるように、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２をマスクとしたエッチングを行い、トレンチ３を形成する。
【００８７】
続いて、図５（ａ）に示す工程において、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２を除去した後、第２ゲート領域５形成用のトレンチ内に、エピタキシャル成長法により、第２ゲート領域５を形成する。そして、トレンチ３の内壁面を含む基板表面にＰ+型層２３を成膜する。その後は、図５（ｂ）に示す工程を行う。
【００８８】
〔図６、図７に示す工程〕
図６に示すように、基板表面全面にＮ-型ソース領域７を形成する。このとき、エピタキシャル成長法にて、エピタキシャル膜を基板表面上に成膜する方法や、イオン注入法により、基板表層に不純物拡散層を形成する方法にてＮ-型ソース領域７を形成することができる。
【００８９】
この後、図７（ａ）に示すように、Ｎ-型ソース領域７の上にセル部を覆うレジスト又はシリコン酸化膜等のマスク２４を配置したのち、図７（ｂ）に示すように、Ｎ-型ソース領域７のうち外周部領域に位置する部分を選択的にエッチングする。その後は図示しないが、そのマスク２４をそのまま用いてＰ型不純物（例えば、ボロンやアルミニウム）のイオン注入を行うことで、外周部領域にＰ+型層１１を形成する。次いで、Ｎ-型ソース領域７及びＰ+型層１１の表面に層間絶縁膜８を形成したのち、層間絶縁膜８にコンタクトホールを開け、その後、金属膜を配置したのち、金属膜をパターニングしてソース電極９及びゲート電極１２を形成する。そして、Ｎ+型基板１の裏面側にドレイン電極１０を形成した後、シンター工程を行うことで、図１〜３に示すＪ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００９０】
従来の図２４に示す構造の半導体装置では、第１ゲート領域Ｊ２０と第２ゲート領域Ｊ２４とによって挟まれたジャンクション部と、第１ゲート領域Ｊ２０とトレンチＪ４の側壁上の絶縁膜Ｊ２１ａ及びゲート電極Ｊ２２とに挟まれたジャンクション部との２つのジャンクション部を形成する工程が必要であった。
【００９１】
これに対して、本実施形態では、１つのジャンクション部を形成する工程により半導体装置を製造している。これにより、製造工程を削減することができる。具体的には、図２４に示される構造の半導体装置を製造する工程と比較して、トレンチＪ４の側壁上の絶縁膜Ｊ２１ａを形成する工程を削減することができる。
【００９２】
以上説明したように、本実施形態における炭化珪素半導体装置では、Ｎ-型ドリフト層２にてチャネル領域６を構成している。そして、Ｎ-型ドリフト層２はＮ+型基板１の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、本実施形態では、チャネル領域６の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００９３】
さらに、本実施形態では、トレンチ３の内壁面に沿って第１ゲート領域４と、このトレンチ３が形成された場所とは異なる部位において、第１ゲート領域４から離間して、トレンチ３とほぼ同等深さとされた第２導電型の第２ゲート領域５とが形成されている。また、ドリフト層２のうち第１、第２ゲート領域４、５に挟まれる部分をチャネル領域６とし、このチャネル領域６と第１、第２ゲート領域４、５とにより形成されたｐｎ接合をチャネル領域（６）の両側に有する構造となっている。
【００９４】
このことから、トレンチの深さに渡って、２つのゲート領域を対向させることができる。また、ゲートバイアスが印加されていないとき、チャネル領域６にて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。
【００９５】
また、第２ゲート領域５をイオン注入にて形成している。このため、この第２ゲート領域５の位置を制御し、第１ゲート領域４と第２ゲート領域５との間隔を狭くすることができる。すなわち、図２３のように、トレンチエッチングによりチャネル領域の幅が決まっていた場合と比較して、第２ゲート領域５をイオン注入で形成することで、チャネル領域６の幅を容易にノーマリーオフ特性が得られる幅とすることができる。
【００９６】
さらに、第１、第２ゲート領域４、５が自己整合的に形成されるようにしており、各チャネル領域６の幅が均一となるようにできる。このため、よりチャネル領域６の品質を均一なものにでき、より均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。また、第１、第２ゲート領域４、５を形成したとき、チャネル領域６の幅を高い精度にて、ノーマリーオフ特性が得られる幅とすることができる。したがって、自己整合的に第１、第２ゲート領域を形成しない場合と比較して、加工ばらつきを抑制することができる。
【００９７】
これらの結果、この炭化珪素半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００９８】
また、本実施形態の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅を少なくともトレンチ幅程度にすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
【００９９】
（第２実施形態）
図８（ａ）に本実施形態における炭化珪素半導体装置の断面図を示す。この図は図２（ａ）に示されるＡ−Ａ断面に対応している。本実施形態では、第１実施形態における構造に対して、セル部においては層間絶縁膜８を形成せず、基板表面全体にソース電極９を形成した構造となっている。なお、図２（ａ）と同一部分には、同一を符号を付すことで説明を省略する。
【０１００】
図２（ａ）に示される構造では、セル部にて、ソース領域７は基板表面全体に形成されている。そして、ソース領域７の上の層間絶縁膜８のうち、第２ゲート領域５の上に位置する部位にコンタクトホールが形成されており、ソース電極９はコンタクトホールを介してソース領域７と電気的に接続されていた。すなわち、第１実施形態では、ソース電極９とソース領域７との接触領域は基板表面の一部だけである場合を説明してきた。
【０１０１】
これに対して、本実施形態では、図８（ａ）に示すように、セル部においては層間絶縁膜８を形成せず、基板表面全体にソース電極９を形成した構造となっている。これにより、ソース電極９とソース領域７との接触をセル部全域に渡ってとることができる。この結果、図２（ａ）のように、ソース電極９とソース領域７との接触領域が基板表面の一部だけであった場合と比較して、ソース抵抗を低減することができる。
【０１０２】
また、このソース電極９とソース領域７は、少なくとも、チャネル領域６の上からトレンチ３の側壁面上に至って形成されており、少なくとも、チャネル領域６の上からトレンチ３の側壁面上に至る領域にて、ソース電極９とソース領域７とが接触している構造とすることもできる。これによっても、図２（ａ）のように、ソース電極９とソース領域７との接触領域が基板表面の一部だけであった場合と比較して、ソース抵抗を低減することができる。
【０１０３】
なお、この炭化珪素半導体装置の製造方法は、第１実施形態での層間絶縁膜を形成する工程において、セル部に層間絶縁膜８を形成しないようにする。若しくは、セル部に層間絶縁膜８を形成した後、コンタクトホールを少なくとも、チャネル領域６の上からトレンチ３の側壁上に至って、ソース領域７と電気的に接続されたソース電極９が形成できるような開口広さにて形成する。これにより、図８（ａ）に示す構造の炭化珪素半導体装置が得られる。
【０１０４】
また、図８（ｂ）に他の例としての炭化珪素半導体装置の断面図を示す。図８（ｂ）に示すように、図８（ａ）に示す構造に対して、トレンチ３の内部をエピタキシャル成長法によって形成された第１半導体領域４にてすべて埋めることで、半導体基板表面を平坦化することもできる。
【０１０５】
トレンチ３が第１ゲート領域４にてすべて埋め込まれた構成でない場合、半導体基板の表面には段差が存在した状態となり、電極を外部とワイヤボンディング等で接続する際、ボンディング不良が生じる可能性がある。これに対して、本実施形態では、第１ゲート領域４によってトレンチ３が埋め込まれ、半導体基板の表面全体が平坦化されている。この結果、良好にワイヤボンディングを行うことができる。すなわち、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【０１０６】
なお、図８（ｂ）に示される構造では、トレンチ３がすべて第１ゲート領域４にて埋められた構造であるため、トレンチ３の側壁上でなく、トレンチ内の第１ゲート領域４上を含むセル領域における半導体基板の表面全体にて、ソース電極９とソース領域７とが接触している構造となっている。
【０１０７】
また、ソース電極９とソース領域７とがセル領域における半導体基板の表面全体にて、接触している構造に限らず、ソース電極９とソース領域７との接触領域が基板表面の一部だけである構造とすることもできる。すなわち、第１実施形態における構造において、トレンチ３の内部が第１ゲート領域４にてすべて埋め込まれた構造とすることもできる。これによっても、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【０１０８】
（第３実施形態）
本実施形態では、第１実施形態の図１〜３で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図９に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ図９に示してある。
【０１０９】
まず、図９（ａ）に示したようにＮ-型ドリフト層２の表層部に第２ゲート領域５を形成する。このとき、第１実施形態ではＰｏｌｙ−Ｓｉ膜２０とＬＴＯ膜２１をマスクとして用いたが、１つのマスクとしても良い。
【０１１０】
次いで、図９（ａ）に示す工程では、第２ゲート領域５の上を含むＮ-型ドリフト層２の表面にカーボンレジスト（第１マスク材）３０とＬＴＯ膜（第２マスク材）３１を順に成膜する。その後、フォトリソグラフィにてＬＴＯ膜３１をパターニングしたのち、ＬＴＯ膜３１をマスクとしてカーボンレジスト３０をパターニングする。その後、ＬＴＯ膜３１をマスクとしたＲＩＥを行い、Ｎ-型ドリフト層２の表面にトレンチ３を形成する。
【０１１１】
その後、ＬＴＯ膜３１を除去した後、カーボンレジスト３０をマスクとしたエピタキシャル成長を行う。これにより、カーボンレジスト３０が形成された部分にはエピタキシャル成長が行われず、トレンチ３の内壁面上にのみＰ+型層が選択的に成膜され、第１ゲート領域４が形成される。
【０１１２】
そして、図９（ｂ）に示す工程では、カーボンレジスト３０を除去する。これにより、第１実施形態で示した図５（ｂ）に示す工程まで行ったのと同様となる。この後、図６に示す工程及びその後の工程を行うことで、図１〜３に示す炭化珪素半導体装置が完成する。
【０１１３】
このように、トレンチ３内にのみ選択的にエピタキシャル成長が行われるようにし、トレンチ３内に第１ゲート領域４を形成するようにしても良い。
【０１１４】
（第４実施形態）
図１０に、本発明の第４実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１０に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１５】
図１０に示すように、本実施形態では、第２ゲート領域５がＮ-型ドリフト層２の表層部よりも下層まで入り込んでおり、第２ゲート領域５の上にＮ-型ドリフト層２が残った状態となっている。すなわち、Ｎ+型ソース領域７と第２ゲート領域５との間にＮ-型ドリフト層２の一部が挟まれた構成となっている。
【０１１６】
このような炭化珪素半導体装置は、第１実施形態で示した図４（ａ）の工程において、イオン注入エネルギーを調整することにより、第２ゲート領域５がＮ−型ドリフト層２の表面よりも深くに形成することで構成される。
【０１１７】
このような構成によれば、イオン注入によって形成される第２ゲート領域５とＮ+型ソース領域７との接触が無くなるため、イオン注入時に結晶欠陥が形成される可能性がある第２ゲート領域５とＮ+型ソース領域７とによる高濃度領域同士のＰＮジャンクションが無くなる。このため、結晶欠陥を通じて第２ゲート領域５からＮ+型ソース領域７に正孔が注入されることを防止することができ、その結果、リカバリ特性の向上やリークの抑制が行え、炭化珪素半導体装置の耐圧の向上を図ることができる。
【０１１８】
（第５実施形態）
図１１に、本発明の第５実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１１に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１９】
図１１に示すように、本実施形態では、各第１ゲート領域４の間におけるＮ-型ドリフト層２の表層部にＮ型不純物（例えば、窒素やリン）のイオン注入を行うことで、Ｎ+型ソース領域７を形成した構成となっている。
【０１２０】
このような炭化珪素半導体装置の製造方法について、図１２に示す製造工程を参照して説明する。なお、この製造工程は基本的に第１実施形態と同様であるため、第１実施形態と異なる部分のみ示すものとする。
【０１２１】
まず、図１２（ａ）に示す工程では、Ｎ+型基板１の主表面上にＮ-型ドリフト層２を形成する。このとき、Ｎ-型ドリフト層２のドーピング濃度や厚さは設計耐圧に基づいて決められるが、好ましくは５×１０14〜１×１０16ｃｍ-3の不純物濃度、厚さが８〜５０μｍとする。例えば、耐圧１０００Ｖの条件では、ドリフト層２は１×１０16ｃｍ-3の不純物濃度、厚さが１０μｍとなる。その後、Ｎ-型ドリフト層２の表面にＬＴＯ膜４０を成膜する。そして、フォトリソグラフィにより、ＬＴＯ膜４０のうち第２ゲート領域５の形成予定位置を開口させたのち、ＬＴＯ膜４０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の内部に第２ゲート領域５を形成する。
【０１２２】
次いで、図１２（ｂ）に示す工程では、ＬＴＯ膜４０を除去した後、Ｎ-型ドリフト層２の表層部にＮ型不純物のイオン注入を行い、Ｎ+型ソース領域７を形成する。
【０１２３】
この後の工程については図示しないが、図４（ｂ）に示すトレンチ３の形成工程、図５（ａ）、（ｂ）に示す第１ゲート領域４の形成工程を行ったのち、層間絶縁膜８の形成工程、ソース電極９及びゲート電極１２の形成工程、ドレイン電極１０の形成工程を行うことで、炭化珪素半導体装置が完成する。
【０１２４】
このように、Ｎ＋型ソース領域７をイオン注入によって形成することも可能である。このようにしても、第１、第２ゲート４、５の間のチャネル領域６がＮ−型ドリフト層２で構成されることになるため、第１実施形態と同様の効果を得ることができる。勿論、図１２に示す工程においてＮ＋型ソース領域７をエピタキシャル成長によって形成することも可能である。
【０１２５】
（第６実施形態）
図１３に、本発明の第６実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第５実施形態に示す構成において、Ｎ+型ソース領域７と第２ゲート領域５との間にＮ-型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、図１２（ａ）に示した工程において、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第５実施形態の場合よりも深くすることによって可能である。このように、第５実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第５実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１２６】
（第７実施形態）
図１４に、本発明の第７実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、図１１に示す第５実施形態の炭化珪素半導体装置の第１ゲート領域４をＣＭＰによって平坦化せず、第１ゲート領域４の所定領域をエッチングすることでＮ+型ソース領域７が露出するようにしたものである。このような構成は、第５実施形態においてエピタキシャル成長によって第１ゲート領域４を形成したのち、フォトエッチングによって第１ゲート領域４の所定領域を除去することで形成される。
【０１２７】
このように、第１ゲート領域４を平坦化しなくてもＮ+型ソース領域７とソース電極９とのコンタクトをとることができ、第５実施形態と同様の効果を得ることができる。
【０１２８】
（第８実施形態）
図１５に、本発明の第８実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第７実施形態に示す構成において、Ｎ＋型ソース領域７と第２ゲート領域５との間にＮ−型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、第２ゲート領域５を形成するためのイオン注入時に、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第７実施形態の場合よりも深くすることによって可能である。このように、第７実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第７実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１２９】
（第９実施形態）
図１６に、本発明の第９実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、第１ゲート領域４を形成した後にＮ+型ソース領域７をイオン注入によって形成するようにしたものである。すなわち、第１実施形態における図４（ａ）、（ｂ）、図５（ａ）に示す工程を行ったのち、フォトエッチングによって第１ゲート領域４の所定位置を除去し、このとき用いたマスクをそのまま用いてＮ型不純物をイオン注入し、Ｎ+型ソース領域７を形成する。
【０１３０】
このように、第１ゲート領域４を形成した後にＮ+型ソース領域７をイオン注入によって形成することもできる。このようにしても、第１実施形態と同様の効果を得ることができる。
【０１３１】
（第１０実施形態）
図１７に、本発明の第１０実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第９実施形態に示す構成において、Ｎ＋型ソース領域７と第２ゲート領域５との間にＮ−型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、第２ゲート領域５を形成するためのイオン注入時に、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第９実施形態の場合よりも深くすることによって可能である。このように、第９実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第９実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１３２】
（第１１実施形態）
図１８に、本発明の第１１実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１８に基づいて本実施形態の炭化珪素半導体装置の構成を説明する。
【０１３３】
本実施形態は、トレンチ３内を第１ゲート領域４で埋め込んでしまい、第１ゲート領域４の上層にＰ型層とオーミック接触可能なＴｉやＡｌとその上層に形成されたＮｉとからなる金属層にてゲート電極１２を構成したものである。
【０１３４】
このような炭化珪素半導体装置の製造方法について、図１９に示す製造工程を参照して説明する。
【０１３５】
まず、図１９（ａ）に示す工程では、Ｎ+型基板１の主表面上にＮ-型ドリフト層２を形成する。その後、Ｎ-型ドリフト層２の表面にＬＴＯ膜５０を成膜する。そして、フォトリソグラフィにより、ＬＴＯ膜５０のうち第２ゲート領域５の形成予定位置を開口させたのち、ＬＴＯ膜５０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の内部に第２ゲート領域５を形成する。
【０１３６】
次いで、図１９（ｂ）に示す工程では、フォトエッチングにより、先程使用したＬＴＯ膜５０の開口部の幅を広げる。その後、ＬＴＯ膜５０をマスクとしたＮ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の表層部にＮ+型ソース領域７を形成する。このとき、Ｎ+型ソース領域７と第２ゲート領域５との間隔が開くようにするのが好ましい。
【０１３７】
続いて、図１９（ｃ）に示す工程では、ＬＴＯ膜５０を除去したのち、もう一度ＬＴＯ膜を形成し、さらに、ＬＴＯ膜のうちのトレンチ３の形成予定位置を開口させる。その後、ＬＴＯ膜をマスクとしたエッチングを行い、Ｎ-型ドリフト層２の表面に第２ゲート領域５とほぼ同等な深さのトレンチ３を形成する。そして、ＬＴＯ膜を除去した後、トレンチ３内がすべて埋め込まれるようにＰ+型層をエピタキシャル成長させたのち、Ｐ+型層をＣＭＰにて平坦化し、Ｎ+型ソース領域７を露出させる。これにより、Ｐ+型層にて第１ゲート領域４が形成される。
【０１３８】
その後、図１９（ｄ）に示す工程では、金属層を成膜したのち、金属層をパターニングしてゲート電極９を形成する。その後、基板表面に層間絶縁膜８を成膜したのち、層間絶縁膜８にコンタクトホールを形成し、さらに、層間絶縁膜８の上にソース電極９を配置する。この後、Ｎ＋型基板１の裏面側にドレイン電極１０を形成したのち、シンター工程を行うことで図１８に示す本実施形態の炭化珪素半導体装置が完成する。
【０１３９】
このように、第１ゲート領域４によってトレンチ３をすべて埋め込んだ構成としても良い。このような構成としても、第１実施形態と同様の効果を得ることができる。
【０１４０】
トレンチ３が第１ゲート領域４にてすべて埋め込まれた構成でない場合、半導体基板の表面には段差が存在した状態となり、電極を外部とワイヤボンディング等で接続する際、ボンディング不良が生じる可能性がある。これに対して、本実施形態では、第１ゲート領域４によってトレンチ３が埋め込まれ、半導体基板の表面全体が平坦化されている。この結果、良好にワイヤボンディングを行うことができる。
【０１４１】
（第１２実施形態）
図２０に、本発明の第１２実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第１１実施形態に対して、第２ゲート領域５をＮ-型ドリフト層２の表面まで形成し、Ｎ-型ドリフト層２の表面上にＮ+型ソース領域７が形成されるようにしたものである。
【０１４２】
このような炭化珪素半導体装置の製造方法について、図２１に示す製造工程を参照して説明する。なお、この製造工程は基本的に第１１実施形態と同様であるため、第１１実施形態を参照して説明する。
【０１４３】
まず、図２１（ａ）に示す工程では、第１１実施形態における図１９（ａ）と同様の工程を行い、Ｎ-型ドリフト層２の表層部に第２ゲート領域５を形成する。このとき、Ｎ-型ドリフト層２の表面で第２ゲート領域５が終端するようにする。
【０１４４】
次いで、図２１（ｂ）に示す工程では、第１１実施形態における図１９（ｃ）と同様の工程を行い、トレンチ３及び第１ゲート領域を形成する。この後、基板表面に、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度のＮ+型層を成膜したのち、フォトエッチングによってＮ+型層をパターニングし、Ｎ+型ソース領域７を形成する。
【０１４５】
この後は、第１１実施形態における図１９（ｄ）と同様の工程を行うことで、図２０に示す炭化珪素半導体装置が完成する。
【０１４６】
このように、第２ゲート領域５をＮ-型ドリフト層２の表面まで形成し、Ｎ-型ドリフト層２の表面上にＮ+型ソース領域７を形成した構成としても良い。このような構成としても第１実施形態と同様の効果を得ることができる。
【０１４７】
（他の実施形態）
なお、上記各実施形態では、Ｎ-型ドリフト層２の一部がチャネル領域６となるようなＮチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたＰチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１４８】
また、上記実施形態では、第１ゲート領域４が電気的に接続される第１ゲート電極と第２ゲート領域５が電気的に接続される第２ゲート電極とが共通化されたゲート電極１２で駆動されるダブルゲート駆動タイプのＪ−ＦＥＴを例に挙げている。しかしながら、第１ゲート電極と第２ゲート電極とが別々に設けられ、それぞれのゲート電極によるダブルゲート駆動タイプのＪ−ＦＥＴを備えた炭化珪素は導体装置においても本発明を適用することができる。
【０１４９】
また、第１ゲート領域４と第２ゲート領域５のいずれか一方のみが駆動用とされ、他方が例えばソース電極９と接続される等して駆動用とされないようなシングルゲート駆動タイプのＪ−ＦＥＴを備えた炭化珪素半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の平面レイアウト図である。
【図２】図１の炭化珪素半導体装置の断面構成を示す図であり、（ａ）は図１中のＡ−Ａ矢視断面図であり、（ｂ）は図１中のＢ−Ｂ矢視断面図である。
【図３】図１中のＣ−Ｃ矢視断面図である。
【図４】図１〜３に示す炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示す図である。
【図７】図６に続く炭化珪素半導体装置の製造工程を示す図である。
【図８】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図９】本発明の第３実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１０】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１１】本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１２】図１１に示す炭化珪素半導体装置の製造工程を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１７】本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１８】本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１９】図１８に示す炭化珪素半導体装置の製造工程を示す図である。
【図２０】本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２１】図２０に示す炭化珪素半導体装置の製造工程を示す図である。
【図２２】従来の第１の例としての炭化珪素半導体装置の断面構成を示す図である。
【図２３】従来の第２の例としての炭化珪素半導体装置の断面構成を示す図である。
【図２４】従来の第３の例としての炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３…トレンチ、４、５…第１、第２ゲート領域、６…チャネル領域、７…Ｎ型ソース領域、８…層間絶縁膜、９…ソース電極、１０…ドレイン電極、１２…ゲート電極。
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｊ−ＦＥＴを備えた炭化珪素半導体装置として、特開平２０００−３１２００８号公報に示されるものがある。図２２に、この公報に示されるＮチャネル型のＪ−ＦＥＴの断面構成を示す。図２２に示されるように、Ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表面にはＰ型の第１ゲート領域Ｊ３が形成され、この第１ゲート領域Ｊ３を貫通し、Ｎ-型ドリフト層Ｊ２に達するトレンチＪ４が形成されている。
【０００３】
トレンチＪ４内を含み第１ゲート領域Ｊ３の表面には、Ｎ-型チャネル層Ｊ５がエピタキシャル成長され、トレンチＪ４内においてＮ-型チャネル層Ｊ５の表面にはＰ型の第２ゲート領域Ｊ６が形成されている。また、Ｎ-型チャネル層Ｊ５のうち第１、第２ゲート領域Ｊ３、Ｊ６によって挟まれていない部位にＮ+型ソース領域Ｊ７が形成されている。
【０００４】
そして、第１、第２ゲート領域Ｊ３、Ｊ６に電気的に接続されるゲート電極Ｊ８及びＮ+型ソース領域Ｊ７に電気的に接続されるソース電極Ｊ９が備えられ、Ｎ+型基板Ｊ１の裏面側にドレイン電極Ｊ１０が備えられて図１８に示すＪ−ＦＥＴが構成されている。
【０００５】
このような構成のＪ−ＦＥＴは、ゲート電極Ｊ８に対して印加する電圧を制御することにより、Ｎ-型チャネル層Ｊ５に延びる空乏層の延び量を制御し、チャネルを形成することで、チャネルを通じてソース−ドレイン間に電流を流すように動作する。
【０００６】
【発明が解決しようとする課題】
上記従来のＪ−ＦＥＴにおいては、トレンチＪ４内にエピタキシャル成長によってＮ-型チャネル層Ｊ５を形成している。しかしながら、トレンチＪ４の底面がａ面、側壁面がｃ面であったとすると、ａ面とｃ面とで成長レートが異なっていることから、形成されるＮ-型チャネル層Ｊ５の品質がトレンチＪ４の底面上に形成される部分と側壁面上に形成される部分とで異なったものとなってしまう。具体的には、Ｎ-型チャネル層Ｊ５における不純物のドーピング量が各部分で異なり、１桁近く異なってくる。
【０００７】
また、エピタキシャル成長はイオン注入を行う場合と比べて結晶欠陥ができ難いが、トレンチＪ４内にエピタキシャル成長させていることから、結晶欠陥が発生し得る。このエピタキシャル膜をチャネルとして用いている。
【０００８】
このように、チャネルとして使用されるＮ-型チャネル層Ｊ５が、不純物のドーピング量が各部で異なっていたり、結晶欠陥が形成されていると、チャネルを流れる電流特性にバラツキが生じ、均一な品質のＪ−ＦＥＴを形成することができないという問題がある。
【０００９】
この問題を解決する炭化珪素半導体装置として、特開平９−１７２１８７号公報や特開２０００−３１４８３号公報にて提案されているように、ドリフト層をチャネル領域として利用することで、均一な品質とされたＪ−ＦＥＴを備えた炭化珪素半導体装置がある。
【００１０】
図２３に特開平９−１７２１８７号公報に示されている炭化珪素半導体装置を示す。なお、図２２と同一の構造部には、同一の符号を付している。この半導体装置は、Ｎ-型ドリフト層Ｊ２の表層に複数のトレンチＪ４が形成されており、トレンチＪ４の内壁面上にＰ型のエピタキシャル膜Ｊ１１が形成されている。ドリフト層Ｊ２の表層のうち、トレンチＪ４が形成されていない領域の表層にはＮ型ソース領域Ｊ１２が形成されており、このソース領域Ｊ１２の下側の領域がチャネル領域Ｊ１３とされている。この半導体装置は、このチャネル領域Ｊ１３が、チャネル領域Ｊ１３とエピタキシャル膜Ｊ１１とのｐｎ接合に挟まれた構造となっている。
【００１１】
Ｎ-型ドリフト層Ｊ２はエピタキシャル成長法により形成されており、上記した構造は、このドリフト層Ｊ２をチャネル領域Ｊ１３として利用している。このため、このＪ−ＦＥＴは均一な品質となっている。
【００１２】
例えば自動車用途の製品へ適用されるＪ−ＦＥＴは、ゲートバイアスを印加しない状態において、ソース・ドレイン間の電流を遮断する特性、いわゆるノーマリーオフ特性が求められる。ノーマリーオフ特性は、ゲートバイアスを印加しない状態のとき、チャネル領域Ｊ１３とＰ型エピタキシャル膜Ｊ１１とのｐｎ接合部からチャネル領域に空乏層が伸び、チャネル領域をピンチオフすることで得られる。したがって、チャネル領域の幅が狭いものほど、チャネル領域の両側から伸びる空乏層がつながりやすく、チャネル領域をピンチオフさせ易い。
【００１３】
しかしながら、図２３に示される炭化珪素半導体装置では、チャネルの幅は、ドリフト層Ｊ２の表層のうち、隣り合うトレンチとトレンチとの間の幅である。したがって、チャネル領域の幅は、トレンチを形成するときのトレンチエッチングにより、ドリフト層Ｊ２のうち、残された領域の間隔により決定される。
【００１４】
通常、空乏層によりピンチオフするために必要なチャネル領域の幅は、サブミクロン程度の大きさである。トレンチエッチング技術では、隣り合うトレンチの間隔をサブミクロンとすることが困難である。また、トレンチの間隔をサブミクロンとする際には、加工ばらつきが発生してしまい、ノーマリーオフ特性を有するＪ−ＦＥＴを得ることが困難であった。
【００１５】
図２４に特開２０００−３１４８３号公報に示される炭化珪素半導体装置を示す。この半導体装置は、ドリフト層Ｊ２のうち、トレンチエッチングにより残された領域、すなわち、トレンチＪ４が形成されていない領域に、イオン注入により、第１ゲート領域Ｊ２０が形成されている。
【００１６】
トレンチＪ４の内壁上には、酸化膜等により構成された絶縁膜Ｊ２１を介して、ゲート電極Ｊ２２が形成されている。すなわち、トレンチＪ４の側壁近辺は、ドリフト層Ｊ２、絶縁膜Ｊ２１ａ、ゲート電極Ｊ２２から構成されたＭＯＳ構造となっている。そして、ドリフト層Ｊ２のうち、第１ゲート領域Ｊ２０とトレンチＪ４の側壁の間がチャネル領域Ｊ２３となっている。このように、ドリフト層Ｊ２をチャネル領域Ｊ２３として利用している。このため、このＪ−ＦＥＴは均一な品質となっている。
【００１７】
また、ドリフト層Ｊ２のうち、トレンチＪ４の底面に面する領域には、第２ゲート領域Ｊ２４が形成されている。この半導体装置は、第１ゲート領域Ｊ２０と絶縁膜Ｊ２１ａとの間のジャンクション部と、第１ゲート領域Ｊ２０と第２ゲート領域Ｊ２４との間のジャンクション部とを有している。
【００１８】
そして、ゲートバイアスを印加しない状態では、第１ゲート領域Ｊ２０とチャネル領域Ｊ２３とのｐｎ接合部からチャネル領域Ｊ２３に向けて空乏層が伸び、また、絶縁膜Ｊ２１ａからチャネル領域Ｊ２３に向けて空乏層が伸びる。これにより、チャネル領域Ｊ２３がピンチオフさせる構造となっている。
【００１９】
上記したように、この半導体装置は、第１ゲート領域Ｊ２０をイオン注入により形成することで、チャネル領域Ｊ２３の幅が調整されている。しかしながら、上記した構造の半導体装置の製造時において、チャネル領域の幅にばらつきが生じてしまい、ノーマリーオフ特性を有する半導体装置を得ることが困難であった。
【００２０】
また、仮にノーマリーオフ特性を有する半導体装置が得られても、次のような問題がある。ゲートバイアスが印加されたとき、すなわち、オン時において、チャネル領域Ｊ２３をピンチオフしていた空乏層が小さくなるため、ソース、ドレイン間に電流を流すことができる。しかし、ＭＯＳ構造部からチャネル領域Ｊ２３に伸びる空乏層は酸化膜に電界がかかるため変化が小さく、ほとんどｐｎ接合部からの空乏層だけが小さくなる。つまり、ｐｎ接合部からの空乏層の伸び量のみが制御されるため、オン時におけるチャネルの厚さが狭く、抵抗が大きくなってしまう。
【００２１】
また、図２３及び図２４の構造では、セル領域において、ソース電極Ｊ９とゲート電極Ｊ８、Ｊ２２とが形成されている。また、半導体基板の表面には、ソース電極Ｊ９とゲート電極Ｊ８、Ｊ２２とのコンタクト領域が必要となる。また、特に図２４のように、ソース電極Ｊ９とゲート電極Ｊ２２とが隣り合わせに形成された構造では、ソース電極Ｊ９とゲート電極Ｊ２２とを絶縁するための絶縁領域Ｊ２１ｂが必要となる。これらのことから、セルサイズを縮小させる上で、不利となっていた。
【００２２】
また、図２３及び図２４の構造では、半導体基板の表面は、トレンチＪ４が形成されていることから、表面に段差が生じている。このため、外部に電極を取り出すためのワイヤボンディングを行うとき、良好にボンディングが行うことができず、特に図２４の構造では、段差部Ｊ２５において、ゲート電極Ｊ２２が切断され易い等というような製品不良が発生するという問題が生じる。
【００２３】
本発明は上記点に鑑みて、チャネル層の品質を均一なものとし、さらにノーマリーオフ特性を容易に得ることができる構造のＪ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法を提供することを第１の目的とする。
【００２４】
また、第１の目的に加え、セルサイズを縮小化することができる炭化珪素半導体装置及びその製造方法を提供することを第２の目的とする。
【００２５】
また、第１の目的、若しくは第１の目的及び第２の目的に加え、基板表面に存在する段差によって発生する製品不良を抑制することができる炭化珪素半導体装置及びその製造方法を提供することを第３の目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）と、基板（１）上にエピタキシャル成長によって形成され、基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板を備え、ドリフト層（２）の表層部に形成されたトレンチ（３）と、トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、ドリフト層（２）の表層部のうち、トレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して形成され、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、チャネル領域（６）の上に形成され、ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（７）と、第１ゲート領域（４）に電気的に接続された第１ゲート電極（１２）と、第２ゲート領域（５）に電気的に接続された第２ゲート電極（１２）と、ソース領域（７）に電気的に接続されたソース電極（９）と、基板（１）の裏面側に形成されたドレイン電極（１０）とを有したＪ−ＦＥＴが備えられており、第１ゲート領域（４）は、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで形成されたものであり、トレンチ（３）は、第１ゲート領域（４）によってすべて埋め込まれていることを特徴としている。
【００２７】
このように、ドリフト層をチャネル領域として利用している。このドリフト層は基板の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、チャネル領域の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００２８】
また、本発明の半導体装置では、トレンチ（３）の内壁面に沿って第１ゲート領域（４）と、このトレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）とが形成されている。また、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とし、このチャネル領域（６）と第１、第２ゲート領域（４、５）とにより、チャネル領域（６）の両側に、ｐｎ接合が形成された構造となっている。
【００２９】
このことから、ゲートバイアスが印加されていないときにおいて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。この結果、この半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００３０】
さらに、本発明の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅をトレンチ幅とすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
さらに、本発明の半導体装置では、第１ゲート領域によってトレンチを埋め込む構成としている。これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【００３１】
請求項２に記載の発明では、ドリフト層（２）の表層部において互いに離間するように複数のトレンチ（３）を形成し、このトレンチ（３）内に複数の第１ゲート領域（４）を形成すると共に、ドリフト層（２）の表層部のうち複数の第１ゲート領域（４）の間に位置する部分に第２ゲート領域（５）を形成するようにしている。このような構成としても、請求項１と同様の効果を得ることができる。
【００３２】
請求項３に記載の発明では、半導体基板のうちＪ−ＦＥＴが形成された複数のセルをすべて包括する領域であるセル部と、セル部の周りの外周部領域とを備えており、セル部は、トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、第１ゲート領域（４）から離間して形成され、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、チャネル領域（６）の上に形成され、セル部にのみ形成された第１導電型のソース領域（７）と、セル部にのみ形成されたソース電極（９）とを有し、外周部領域は、トレンチ（３）、第１ゲート領域（４）及び第２ゲート領域（５）と、外周部領域にのみに形成された第１ゲート電極（１２）及び第２ゲート電極（１２）とを有していることを特徴としている。
【００３３】
このように、ドリフト層をチャネル領域として利用している。このドリフト層は基板の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、チャネル領域の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００３４】
また、本発明の半導体装置では、トレンチ（３）の内壁面に沿って第１ゲート領域（４）と、このトレンチ（３）が形成された場所とは異なる部位において、第１ゲート領域（４）から離間して、トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）とが形成されている。また、ドリフト層（２）のうち第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とし、このチャネル領域（６）と第１、第２ゲート領域（４、５）とにより、チャネル領域（６）の両側に、ｐｎ接合が形成された構造となっている。
【００３５】
このことから、ゲートバイアスが印加されていないときにおいて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。この結果、この半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００３６】
また、ソース電極とゲート電極のうち、セル部にはソース電極のみが形成されており、外周部領域にはゲート電極のみが形成されている。このため、ソース電極とゲート電極とのレイアウト設計の自由度を得ることができる。
【００３７】
また、セル部にはゲート電極が形成されていないことから、半導体基板の表面のうち、ゲート電極用のコンタクト領域が不要となる。また、ゲート電極がソース電極と隣り合わせに形成されたときソース電極と絶縁させるために必要となる絶縁領域が不要となる。このため、セル部を縮小化することができる。
【００３８】
さらに、本発明の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅をトレンチ幅とすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
【００３９】
請求項４に記載の発明では、ドリフト層（２）の表層部において互いに離間するように複数のトレンチ（３）を形成し、このトレンチ（３）内に複数の第１ゲート領域（４）を形成すると共に、ドリフト層（２）の表層部のうち複数の第１ゲート領域（４）の間に位置する部分に第２ゲート領域（５）を形成するようにしている。このような構成としても、請求項３と同様の効果を得ることができる。
【００４０】
請求項５に記載の発明では、セル部において、半導体基板表面のうち、チャネル領域上からトレンチの側壁上に至って、若しくは、半導体基板表面全体に、ソース領域（７）及びソース電極（９）が形成されており、ソース電極（９）とソース領域（７）とは、チャネル領域（６）上からトレンチ（３）の側壁上に至って、若しくは、半導体基板表面全体にて、接続されていることを特徴としている。
【００４１】
このように、セル部にて、ソース領域とソース電極とのコンタクト面積が大きな構造とすることもできる。これにより、ソース領域とソース電極とのコンタクト抵抗を低減することができる。なお、トレンチ内が第１のゲート領域（４）にてすべて埋め込まれているときでは、トレンチ側壁上にソース領域を形成することができないので、ソース領域は半導体基板表面全体に形成される。
【００４２】
請求項６に記載の発明では、外周部領域における第１、第２ゲート領域（４、５）に挟まれたドリフト層（２）の上に第１、第２ゲート領域（４、５）を繋ぐ第２導電型領域（１１）が備えられており、第２導電型領域の表面に第１、第２ゲート電極が共通化されたゲート電極（１２）が形成されていることを特徴としている。
【００４３】
このように、第１、第２ゲート電極が共通化されたゲート電極とすることで、第１、第２ゲート領域を同電位として用いるダブルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００４５】
また、請求項７に示すように、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで第１ゲート領域（４）を形成することができる。
【００４６】
請求項８に記載の発明では、トレンチ（３）は、第１ゲート領域（４）によってすべて埋め込まれていることを特徴としている。このように、第１ゲート領域によってトレンチを埋め込む構成としても良い。これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
なお、請求項９に示すように、第２ゲート領域（５）をドリフト層（２）の表層部への第２導電型不純物のイオン注入によって形成された構造とすることができる。これにより、チャネル領域６の幅をノーマリーオフ特性が得られる幅にすることができる。
【００４７】
請求項１０に示すように、ドリフト層（２）の表面に第１導電型の半導体層をエピタキシャル成長させることでソース領域（７）を形成することができる。また、請求項１１に示すように、ドリフト層（２）の表層部に第１導電型不純物をイオン注入することでソース領域（７）を形成することもできる。
【００４８】
請求項１２に記載の発明では、第２ゲート領域（５）とソース領域（７）との間にドリフト層（２）の一部が残った状態となっていることを特徴としている。このような構成とすれば、第２ゲート領域とソース領域との接触が無くなる。このため、第２ゲート領域とソース領域とによるＰＮジャンクションが無くなり、リカバリ特性の向上やリークの抑制が行え、炭化珪素半導体装置の耐圧の向上を図ることができる。
【００４９】
請求項１３乃至２７に記載の発明は、請求項１乃至１２に記載の炭化珪素半導体装置の製造方法に関するものである。これらの方法等により、請求項１乃至１２に記載の炭化珪素半導体装置を製造することができる。
【００５１】
請求項１５に記載の発明では、セル部の形成予定領域にて、チャネル領域（６）上からトレンチ（３）の側壁上に至って、若しくは、半導体基板の表面全体にて、ソース領域（７）とソース電極（９）とが接続されるように、ソース領域（７）とソース電極（９）とを形成することを特徴としている。
【００５２】
このように、セル部にて、ソース領域とソース電極とのコンタクト面積が大きな構造となるように製造することもできる。これにより、ソース領域とソース電極とのコンタクト抵抗を低減することができる。なお、トレンチ内が第１のゲート領域（４）にてすべて埋められているときでは、半導体基板の表面全体にて、ソース領域（７）とソース電極（９）とが接続されるように、ソース領域（７）とソース電極（９）とを形成する。
【００５３】
請求項１８、２０に記載の発明では、第２ゲート領域（５）を形成する工程及びトレンチ（３）を形成する工程では、ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、第１マスク材のうち第２ゲート領域（５）の形成予定位置とトレンチ（３）の形成予定位置とを開口させる工程と、第１マスク材（２０）を含むドリフト層（２）の上に第２マスク材（２１）を配置したのち、第２マスク材（２１）をパターニングすることで、第１マスク材（２０）のうちトレンチ（３）の形成予定位置に形成された開口部を覆う工程と、第１、第２マスク材（２０、２１）をマスクとしたイオン注入を行って、ドリフト層（２）の表層部に第２ゲート領域（５）を形成したのち、第２マスク材（２１）を除去する工程と、第１マスク材（２０）を含むドリフト層（２）の上に第３マスク材（２２）を配置したのち、第３マスク材（２２）をパターニングすることで、第１マスク材（２０）のうち第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、ドリフト層（２）の表層部にトレンチ（３）を形成したのち、第３マスク材（２２）を除去する工程とを有することを特徴としている。
【００５４】
このような製法によれば、第１、第２ゲート領域が自己整合的に形成されるようにでき、各チャネル領域の幅が均一となるようにできるため、よりチャネル領域の品質を均一なものにでき、より均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００５５】
また、第１、第２ゲート領域を形成したとき、チャネル領域６の幅を高い精度にて、ノーマリーオフ特性が得られる幅とすることができる。したがって、自己整合的に第１、第２ゲート領域を形成しない場合と比較して、加工ばらつきを抑制することができる。
【００５６】
また、請求項１９、２１に記載の発明では、第１、第２マスク材（２０、２１）をマスクとしたエッチングを行って、ドリフト層（２）の表層部のうち、第２ゲート領域（５）の形成予定領域に第２ゲート領域（５）形成用トレンチを形成したのち、第２マスク材（２１）を除去する工程と、第２ゲート領域（５）形成用トレンチ内及び第１マスク材（２０）を含むドリフト層（２）の上に第３マスク材（２２）を配置したのち、第３マスク材（２２）をパターニングすることで、第１マスク材（２０）のうち第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、ドリフト層（２）の表層部にトレンチ（３）を形成したのち、第３マスク材（２２）を除去する工程と、第２ゲート領域（５）形成用トレンチ内にエピタキシャル成長法により、第２ゲート領域（５）を形成する工程とを有することを特徴としている。
【００５７】
このような製法によっても、請求項１８、２０と同様の効果を有している。
【００５８】
請求項２２に記載の発明は、第１ゲート領域（４）を形成する工程では、トレンチ（３）を含むドリフト層（２）の表面に第２導電型の半導体層（２３）を成膜したのち、この半導体層（２３）がトレンチ（３）内にのみ残るように平坦化することで、第１ゲート領域（４）を形成することを特徴としている。このように、トレンチ内にのみ第２導電型の半導体層が残るように平坦化を行うことで、トレンチ内に第１ゲート領域を形成することができる。
【００５９】
請求項２３、２４に記載の発明では、ドリフト層（２）の表面に第１マスク材（３０）と第２マスク材（３１）とを順に配置したのち、第２マスク材（３１）をマスクとしたエッチングにより、ドリフト層（２）の表面にトレンチ（３）を形成したのち、第１のマスク材（３０）をマスクとした状態で第２導電型の半導体層をトレンチ（３）内に選択的にエピタキシャル成長させることで、第１ゲート領域（４）を形成することを特徴としている。
【００６０】
このように、トレンチを形成した際に用いたマスク材を用いて、トレンチ内に選択的に第２導電型の半導体層をエピタキシャル成長させることで、トレンチ内にのみ第１ゲート領域が形成されるようにすることができる。
【００６２】
また、請求項１７に示すように、第１ゲート領域（４）を形成する工程では、トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで第１ゲート領域（４）を形成するとともに、トレンチ（３）内すべてを第１ゲート領域（４）で埋め込むように第１ゲート領域（４）を形成することができる。
【００６３】
これは、第１ゲート領域（４）を選択的にエピタキシャル成長させることで容易に行うことができ、これにより、半導体基板表面全体を平坦化することができる。この結果、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【００６４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００６５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置に備えられるＪ−ＦＥＴの平面図を示す。なお、図１では、セル部と、セル部の周りの外周部領域とを示している。また、図２（ａ）に図１中のセル部におけるＡ−Ａ矢視断面図を示し、図２（ｂ）、図３に図１中の外周部領域におけるＢ−Ｂ矢視断面図、Ｃ−Ｃ矢視断面図を示す。
【００６６】
この炭化珪素半導体装置は、図１に示すように、セル部では、Ｊ−ＦＥＴが形成されているセルがストライプ状に形成されている。なお、外周部領域はトランジスタが形成されていない領域である。
【００６７】
具体的には、図２（ａ）に示すように、例えば１×１０19ｃｍ-3以上の不純物濃度とされたＮ+型基板１と、例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたＮ-型ドリフト層２とを有した炭化珪素からなる半導体基板が用いられている。
【００６８】
セル部においては、Ｎ-型ドリフト層２の表層部には複数のトレンチ３が互いに離間するように形成されている。このトレンチ３は、底面に対して側壁面が成す角度が６０〜９０℃程度となるようにされている。これらのトレンチ３の内壁面の表面にＰ+型層からなる第１ゲート領域４がエピタキシャル成長されている。また、Ｎ-型ドリフト層２のうち各第１ゲート領域４の間に位置する部分には、ほぼ第１ゲート領域４と同等深さを有し、かつＮ-型ドリフト層２の表面で終端するように構成されたＰ+型層からなる第２ゲート領域５が形成されている。これら第１、第２ゲート領域４、５は、例えば５×１０17〜５×１０19ｃｍ-3の不純物濃度とされている。
【００６９】
また、Ｎ-型ドリフト層２のうち第１、第２ゲート領域４、５の間に位置する部分をチャネル領域６として、チャネル領域６の表面を含み、第１、第２ゲート領域４、５の表面にはＮ+型ソース領域７がエピタキシャル成長されている。このＮ+型ソース領域７は、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされている。
【００７０】
さらに、Ｎ+型ソース領域７の表面には、層間絶縁膜８及び層間絶縁膜８に形成されたコンタクトホールを介してＮ+型ソース領域７と電気的に接続されたソース電極９が形成されている。このソース電極９はＮ型領域とオーミック接触可能なＮｉ等で構成されている。そして、Ｎ+型基板１の裏面側にはドレイン電極１０が形成され、図２（ａ）に示す構造が構成されている。
【００７１】
一方、セル部の外周部領域においては、図２（ｂ）、図３に示すように、基本的にはセル部と同様の構成であるが、セル部に備えられていたＮ+型ソース領域７及びソース電極９が備えられておらず、代わりに第１、第２ゲート領域４、５及びＮ-型ドリフト層２の表面にＰ+型層（第２導電型領域）１１が形成され、このＰ+型層１１の表面にゲート電極１２が形成された構成となっている。このゲート電極１２は、層間絶縁膜８に備えられたコンタクトホールを通じてＰ+型層１１と電気的に接続されており、Ｐ型領域とオーミック接触可能となるようにＡｌやＴｉで構成されている。このように、外周部領域において第１、第２ゲート４、５とゲート電極１２との電気的接続が図られた構成とされ、図２（ｂ）、図３に示す構造が構成されている。
【００７２】
本実施形態では、ソース電極９とゲート電極１２のうち、ソース電極９はセル部にのみ形成されており、ゲート電極１２は外周部領域のみに形成されている。図２３、図２４のように、セル部にゲート電極が形成されている構造では、セル部の半導体基板の表面にて、ゲート電極用のコンタクト領域が必要であった。これに対して、本実施形態では、セル部にゲート電極が形成されていないことから、セル部にてゲート電極用のコンタクト領域が不要となる。また、図２４に示すように、ソース電極と隣り合わせに形成された構造では、ソース電極と絶縁させるための絶縁膜２１が形成される領域が必要であったが、本実施形態では、このような絶縁領域が不要となる。このため、セル部にゲート電極が形成されている構造と比較して、セル部を縮小化することができる。
【００７３】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。具体的には、ゲート電極１２の電位に基づいて第１、第２ゲート領域４、５の双方からチャネル領域６側に延びる空乏層の延び量を制御するダブルゲート駆動を行う。例えば、ゲート電極１２に電圧を印加していないときには、チャネル領域６が第１、第２ゲ
ート領域４、５の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域４、５とチャネル領域６との間に順バイアスをかけると、チャネル領域６に延びる空乏層の延び量が縮小される。これによりにキャリアが流される。
【００７４】
次に、図１〜図３に示される炭化珪素半導体装置の製造方法について、図４〜図７に示す炭化珪素半導体装置の製造工程を参照して説明する。なお、セル部と外周部領域とでほぼ同一のプロセスを経ることになるため、図４〜図６では、セル部と外周部領域の共通プロセスとなる部分を示してある。
【００７５】
〔図４（ａ）に示す工程〕
Ｎ+型基板１を用意し、このＮ+型基板１、チャネルが設定されて、図４（ａ）中矢印で示したようにソース−ドレイン間の表面にＮ-型ドリフト層２を成膜する。その後、Ｎ-型ドリフト層２の表面にＰｏｌｙ−Ｓｉ膜（第１マスク材）２０を成膜したのち、フォトリソグラフィにより、Ｐｏｌｙ−Ｓｉ膜２０のうち第２ゲート領域５の形成予定位置及びトレンチ３の形成予定位置と対応する部位を開口させる。続いて、基板表面にＬＴＯ膜（第２マスク材）２１を成膜したのち、フォトリソグラフィにより、ＬＴＯ膜２１のうち第２ゲート領域５の形成予定位置と対応する部位を開口させる。すなわち、ＬＴＯ膜２１によってＰｏｌｙ−Ｓｉ膜２０のうちトレンチ３の形成予定位置に形成された開口部を覆う。
【００７６】
このとき、ＬＴＯ膜２１の開口幅がＰｏｌｙ−Ｓｉ膜２０の開口幅よりも大きくなるようにする。このようにすれば、フォトリソグラフィ時のマスクずれが生じても、確実に第２ゲート領域５の形成予定位置と対応する部位を開口させることができる。
【００７７】
その後、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２１をマスクとしてＰ型不純物（例えばボロンやアルミニウム）をイオン注入し、Ｐ+型の第２ゲート領域５を形成する。このとき、第２ゲート領域５の端部はＰｏｌｙ−Ｓｉ膜２０に形成された開口部の端部によって規定されることになる。
【００７８】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２１を除去した後、再びＬＴＯ膜（第３マスク材）２２を成膜し、フォトリソグラフィにより、ＬＴＯ膜２２のうちトレンチ３の形成予定位置を開口させる。すなわち、ＬＴＯ膜２２によってＰｏｌｙ−Ｓｉ膜２０のうち第２ゲート領域５の形成位置に形成された開口部を覆う。
【００７９】
このときも、ＬＴＯ膜２２の開口幅がＰｏｌｙ−Ｓｉ膜２０の開口幅よりも大きくなるようにする。このようにすれば、フォトリソグラフィ時のマスクずれが生じても、確実にトレンチ３の形成予定位置と対応する部位を開口させることができる。
【００８０】
その後、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２をマスクとしたエッチングを行い、トレンチ３を形成する。例えば、ＣＦ4等を用いたＲＩＥ（反応性化学エッチング）を行う。このとき、トレンチ３の端部はＰｏｌｙ−Ｓｉ膜２０に形成された開口部の端部によって規定されることになる。したがって、第２ゲート領域５の端部もトレンチ３の端部も共にＰｏｌｙ−Ｓｉ膜２０の端部によって規定される。このようにすれば、１枚のマスクによって形成されるＰｏｌｙ−Ｓｉ膜２０の開口パターンに基づいて第２ゲート領域５及びトレンチ３を形成することになるため、これらが自己整合的に形成され、各トレンチ３と第２ゲート領域５との間隔が等しくなるようにできる。
【００８１】
なお、ここでは、図４（ａ）に示す工程を行ったのちに、図４（ｂ）に示す工程を行うようにしているが、これらを逆にしても構わない。
【００８２】
〔図５（ａ）に示す工程〕
Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２を除去した後、トレンチ３の内壁面を含む基板表面にＰ+型層２３を成膜する。
【００８３】
〔図５（ｂ）に示す工程〕
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ+型層２３の最上部を除去し、第２ゲート領域５及びＮ-型ドリフト層２を露出させる。これにより、トレンチ３の内壁面の表面にのみＰ+型層２３が残された構成となり、Ｐ+型層２３によって第１ゲート領域４が構成されると共に、第１、第２ゲート領域４、５の間にチャネル領域６が構成される。
【００８４】
なお、上述したように、トレンチ３と第２ゲート領域５とが自己整合的に形成されることから、各第１、第２ゲート領域４、５の間隔が等間隔となり、チャネル領域６の幅が等間隔となる。
【００８５】
また、ここでは、第２ゲート領域５をイオン注入により形成しているが、第２ゲート領域５をエピタキシャル成長法によって形成した場合でも、自己整合的に各トレンチ３と第２ゲート領域５との間隔が等しくなるようにできる。
【００８６】
具体的には、図４（ａ）に示す工程において、第２ゲート領域５を形成するためのイオン注入の代わりに、第２ゲート領域５の形成予定領域にて、トレンチを形成する。図４（ｂ）に示す工程において、そのトレンチ内とＰｏｌｙ−Ｓｉ膜２０の上にＬＴＯ膜２２を形成する。その後は、図４（ｂ）に示されるように、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２をマスクとしたエッチングを行い、トレンチ３を形成する。
【００８７】
続いて、図５（ａ）に示す工程において、Ｐｏｌｙ−Ｓｉ膜２０及びＬＴＯ膜２２を除去した後、第２ゲート領域５形成用のトレンチ内に、エピタキシャル成長法により、第２ゲート領域５を形成する。そして、トレンチ３の内壁面を含む基板表面にＰ+型層２３を成膜する。その後は、図５（ｂ）に示す工程を行う。
【００８８】
〔図６、図７に示す工程〕
図６に示すように、基板表面全面にＮ-型ソース領域７を形成する。このとき、エピタキシャル成長法にて、エピタキシャル膜を基板表面上に成膜する方法や、イオン注入法により、基板表層に不純物拡散層を形成する方法にてＮ-型ソース領域７を形成することができる。
【００８９】
この後、図７（ａ）に示すように、Ｎ-型ソース領域７の上にセル部を覆うレジスト又はシリコン酸化膜等のマスク２４を配置したのち、図７（ｂ）に示すように、Ｎ-型ソース領域７のうち外周部領域に位置する部分を選択的にエッチングする。その後は図示しないが、そのマスク２４をそのまま用いてＰ型不純物（例えば、ボロンやアルミニウム）のイオン注入を行うことで、外周部領域にＰ+型層１１を形成する。次いで、Ｎ-型ソース領域７及びＰ+型層１１の表面に層間絶縁膜８を形成したのち、層間絶縁膜８にコンタクトホールを開け、その後、金属膜を配置したのち、金属膜をパターニングしてソース電極９及びゲート電極１２を形成する。そして、Ｎ+型基板１の裏面側にドレイン電極１０を形成した後、シンター工程を行うことで、図１〜３に示すＪ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００９０】
従来の図２４に示す構造の半導体装置では、第１ゲート領域Ｊ２０と第２ゲート領域Ｊ２４とによって挟まれたジャンクション部と、第１ゲート領域Ｊ２０とトレンチＪ４の側壁上の絶縁膜Ｊ２１ａ及びゲート電極Ｊ２２とに挟まれたジャンクション部との２つのジャンクション部を形成する工程が必要であった。
【００９１】
これに対して、本実施形態では、１つのジャンクション部を形成する工程により半導体装置を製造している。これにより、製造工程を削減することができる。具体的には、図２４に示される構造の半導体装置を製造する工程と比較して、トレンチＪ４の側壁上の絶縁膜Ｊ２１ａを形成する工程を削減することができる。
【００９２】
以上説明したように、本実施形態における炭化珪素半導体装置では、Ｎ-型ドリフト層２にてチャネル領域６を構成している。そして、Ｎ-型ドリフト層２はＮ+型基板１の主表面上にエピタキシャル成長されたものであるため、不純物濃度が均一で、かつ、結晶欠陥も少ないものとなっている。このため、従来のようにトレンチ内にエピタキシャル成長させた膜でチャネル領域を構成する場合と比べ、本実施形態では、チャネル領域６の品質を均一なものにできると共に電流特性のバラツキを無くすことができ、均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。
【００９３】
さらに、本実施形態では、トレンチ３の内壁面に沿って第１ゲート領域４と、このトレンチ３が形成された場所とは異なる部位において、第１ゲート領域４から離間して、トレンチ３とほぼ同等深さとされた第２導電型の第２ゲート領域５とが形成されている。また、ドリフト層２のうち第１、第２ゲート領域４、５に挟まれる部分をチャネル領域６とし、このチャネル領域６と第１、第２ゲート領域４、５とにより形成されたｐｎ接合をチャネル領域（６）の両側に有する構造となっている。
【００９４】
このことから、トレンチの深さに渡って、２つのゲート領域を対向させることができる。また、ゲートバイアスが印加されていないとき、チャネル領域６にて、２つのｐｎ接合からの空乏層の伸びを利用してピンチオフさせることができる。
【００９５】
また、第２ゲート領域５をイオン注入にて形成している。このため、この第２ゲート領域５の位置を制御し、第１ゲート領域４と第２ゲート領域５との間隔を狭くすることができる。すなわち、図２３のように、トレンチエッチングによりチャネル領域の幅が決まっていた場合と比較して、第２ゲート領域５をイオン注入で形成することで、チャネル領域６の幅を容易にノーマリーオフ特性が得られる幅とすることができる。
【００９６】
さらに、第１、第２ゲート領域４、５が自己整合的に形成されるようにしており、各チャネル領域６の幅が均一となるようにできる。このため、よりチャネル領域６の品質を均一なものにでき、より均一な品質のＪ−ＦＥＴを備えた炭化珪素半導体装置とすることができる。また、第１、第２ゲート領域４、５を形成したとき、チャネル領域６の幅を高い精度にて、ノーマリーオフ特性が得られる幅とすることができる。したがって、自己整合的に第１、第２ゲート領域を形成しない場合と比較して、加工ばらつきを抑制することができる。
【００９７】
これらの結果、この炭化珪素半導体装置に対して、容易にノーマリーオフ特性を持たせることができる。
【００９８】
また、本実施形態の半導体装置では、トレンチの深さに渡って、２つのゲート領域を対向させている。ゲートバイアスが印加されていないときのドレイン、ソース間の耐圧は、ピンチオフさせている空乏層によって決まる。このことから、空乏層の幅を少なくともトレンチ幅程度にすることができ、ドレイン、ソース間の耐圧を大きくすることができる。
【００９９】
（第２実施形態）
図８（ａ）に本実施形態における炭化珪素半導体装置の断面図を示す。この図は図２（ａ）に示されるＡ−Ａ断面に対応している。本実施形態では、第１実施形態における構造に対して、セル部においては層間絶縁膜８を形成せず、基板表面全体にソース電極９を形成した構造となっている。なお、図２（ａ）と同一部分には、同一を符号を付すことで説明を省略する。
【０１００】
図２（ａ）に示される構造では、セル部にて、ソース領域７は基板表面全体に形成されている。そして、ソース領域７の上の層間絶縁膜８のうち、第２ゲート領域５の上に位置する部位にコンタクトホールが形成されており、ソース電極９はコンタクトホールを介してソース領域７と電気的に接続されていた。すなわち、第１実施形態では、ソース電極９とソース領域７との接触領域は基板表面の一部だけである場合を説明してきた。
【０１０１】
これに対して、本実施形態では、図８（ａ）に示すように、セル部においては層間絶縁膜８を形成せず、基板表面全体にソース電極９を形成した構造となっている。これにより、ソース電極９とソース領域７との接触をセル部全域に渡ってとることができる。この結果、図２（ａ）のように、ソース電極９とソース領域７との接触領域が基板表面の一部だけであった場合と比較して、ソース抵抗を低減することができる。
【０１０２】
また、このソース電極９とソース領域７は、少なくとも、チャネル領域６の上からトレンチ３の側壁面上に至って形成されており、少なくとも、チャネル領域６の上からトレンチ３の側壁面上に至る領域にて、ソース電極９とソース領域７とが接触している構造とすることもできる。これによっても、図２（ａ）のように、ソース電極９とソース領域７との接触領域が基板表面の一部だけであった場合と比較して、ソース抵抗を低減することができる。
【０１０３】
なお、この炭化珪素半導体装置の製造方法は、第１実施形態での層間絶縁膜を形成する工程において、セル部に層間絶縁膜８を形成しないようにする。若しくは、セル部に層間絶縁膜８を形成した後、コンタクトホールを少なくとも、チャネル領域６の上からトレンチ３の側壁上に至って、ソース領域７と電気的に接続されたソース電極９が形成できるような開口広さにて形成する。これにより、図８（ａ）に示す構造の炭化珪素半導体装置が得られる。
【０１０４】
また、図８（ｂ）に他の例としての炭化珪素半導体装置の断面図を示す。図８（ｂ）に示すように、図８（ａ）に示す構造に対して、トレンチ３の内部をエピタキシャル成長法によって形成された第１半導体領域４にてすべて埋めることで、半導体基板表面を平坦化することもできる。
【０１０５】
トレンチ３が第１ゲート領域４にてすべて埋め込まれた構成でない場合、半導体基板の表面には段差が存在した状態となり、電極を外部とワイヤボンディング等で接続する際、ボンディング不良が生じる可能性がある。これに対して、本実施形態では、第１ゲート領域４によってトレンチ３が埋め込まれ、半導体基板の表面全体が平坦化されている。この結果、良好にワイヤボンディングを行うことができる。すなわち、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【０１０６】
なお、図８（ｂ）に示される構造では、トレンチ３がすべて第１ゲート領域４にて埋められた構造であるため、トレンチ３の側壁上でなく、トレンチ内の第１ゲート領域４上を含むセル領域における半導体基板の表面全体にて、ソース電極９とソース領域７とが接触している構造となっている。
【０１０７】
また、ソース電極９とソース領域７とがセル領域における半導体基板の表面全体にて、接触している構造に限らず、ソース電極９とソース領域７との接触領域が基板表面の一部だけである構造とすることもできる。すなわち、第１実施形態における構造において、トレンチ３の内部が第１ゲート領域４にてすべて埋め込まれた構造とすることもできる。これによっても、基板表面に存在する段差によって発生する製品不良を抑制することができる。
【０１０８】
（第３実施形態）
本実施形態では、第１実施形態の図１〜３で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図９に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ図９に示してある。
【０１０９】
まず、図９（ａ）に示したようにＮ-型ドリフト層２の表層部に第２ゲート領域５を形成する。このとき、第１実施形態ではＰｏｌｙ−Ｓｉ膜２０とＬＴＯ膜２１をマスクとして用いたが、１つのマスクとしても良い。
【０１１０】
次いで、図９（ａ）に示す工程では、第２ゲート領域５の上を含むＮ-型ドリフト層２の表面にカーボンレジスト（第１マスク材）３０とＬＴＯ膜（第２マスク材）３１を順に成膜する。その後、フォトリソグラフィにてＬＴＯ膜３１をパターニングしたのち、ＬＴＯ膜３１をマスクとしてカーボンレジスト３０をパターニングする。その後、ＬＴＯ膜３１をマスクとしたＲＩＥを行い、Ｎ-型ドリフト層２の表面にトレンチ３を形成する。
【０１１１】
その後、ＬＴＯ膜３１を除去した後、カーボンレジスト３０をマスクとしたエピタキシャル成長を行う。これにより、カーボンレジスト３０が形成された部分にはエピタキシャル成長が行われず、トレンチ３の内壁面上にのみＰ+型層が選択的に成膜され、第１ゲート領域４が形成される。
【０１１２】
そして、図９（ｂ）に示す工程では、カーボンレジスト３０を除去する。これにより、第１実施形態で示した図５（ｂ）に示す工程まで行ったのと同様となる。この後、図６に示す工程及びその後の工程を行うことで、図１〜３に示す炭化珪素半導体装置が完成する。
【０１１３】
このように、トレンチ３内にのみ選択的にエピタキシャル成長が行われるようにし、トレンチ３内に第１ゲート領域４を形成するようにしても良い。
【０１１４】
（第４実施形態）
図１０に、本発明の第４実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１０に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１５】
図１０に示すように、本実施形態では、第２ゲート領域５がＮ-型ドリフト層２の表層部よりも下層まで入り込んでおり、第２ゲート領域５の上にＮ-型ドリフト層２が残った状態となっている。すなわち、Ｎ+型ソース領域７と第２ゲート領域５との間にＮ-型ドリフト層２の一部が挟まれた構成となっている。
【０１１６】
このような炭化珪素半導体装置は、第１実施形態で示した図４（ａ）の工程において、イオン注入エネルギーを調整することにより、第２ゲート領域５がＮ−型ドリフト層２の表面よりも深くに形成することで構成される。
【０１１７】
このような構成によれば、イオン注入によって形成される第２ゲート領域５とＮ+型ソース領域７との接触が無くなるため、イオン注入時に結晶欠陥が形成される可能性がある第２ゲート領域５とＮ+型ソース領域７とによる高濃度領域同士のＰＮジャンクションが無くなる。このため、結晶欠陥を通じて第２ゲート領域５からＮ+型ソース領域７に正孔が注入されることを防止することができ、その結果、リカバリ特性の向上やリークの抑制が行え、炭化珪素半導体装置の耐圧の向上を図ることができる。
【０１１８】
（第５実施形態）
図１１に、本発明の第５実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１１に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【０１１９】
図１１に示すように、本実施形態では、各第１ゲート領域４の間におけるＮ-型ドリフト層２の表層部にＮ型不純物（例えば、窒素やリン）のイオン注入を行うことで、Ｎ+型ソース領域７を形成した構成となっている。
【０１２０】
このような炭化珪素半導体装置の製造方法について、図１２に示す製造工程を参照して説明する。なお、この製造工程は基本的に第１実施形態と同様であるため、第１実施形態と異なる部分のみ示すものとする。
【０１２１】
まず、図１２（ａ）に示す工程では、Ｎ+型基板１の主表面上にＮ-型ドリフト層２を形成する。このとき、Ｎ-型ドリフト層２のドーピング濃度や厚さは設計耐圧に基づいて決められるが、好ましくは５×１０14〜１×１０16ｃｍ-3の不純物濃度、厚さが８〜５０μｍとする。例えば、耐圧１０００Ｖの条件では、ドリフト層２は１×１０16ｃｍ-3の不純物濃度、厚さが１０μｍとなる。その後、Ｎ-型ドリフト層２の表面にＬＴＯ膜４０を成膜する。そして、フォトリソグラフィにより、ＬＴＯ膜４０のうち第２ゲート領域５の形成予定位置を開口させたのち、ＬＴＯ膜４０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の内部に第２ゲート領域５を形成する。
【０１２２】
次いで、図１２（ｂ）に示す工程では、ＬＴＯ膜４０を除去した後、Ｎ-型ドリフト層２の表層部にＮ型不純物のイオン注入を行い、Ｎ+型ソース領域７を形成する。
【０１２３】
この後の工程については図示しないが、図４（ｂ）に示すトレンチ３の形成工程、図５（ａ）、（ｂ）に示す第１ゲート領域４の形成工程を行ったのち、層間絶縁膜８の形成工程、ソース電極９及びゲート電極１２の形成工程、ドレイン電極１０の形成工程を行うことで、炭化珪素半導体装置が完成する。
【０１２４】
このように、Ｎ＋型ソース領域７をイオン注入によって形成することも可能である。このようにしても、第１、第２ゲート４、５の間のチャネル領域６がＮ−型ドリフト層２で構成されることになるため、第１実施形態と同様の効果を得ることができる。勿論、図１２に示す工程においてＮ＋型ソース領域７をエピタキシャル成長によって形成することも可能である。
【０１２５】
（第６実施形態）
図１３に、本発明の第６実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第５実施形態に示す構成において、Ｎ+型ソース領域７と第２ゲート領域５との間にＮ-型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、図１２（ａ）に示した工程において、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第５実施形態の場合よりも深くすることによって可能である。このように、第５実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第５実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１２６】
（第７実施形態）
図１４に、本発明の第７実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、図１１に示す第５実施形態の炭化珪素半導体装置の第１ゲート領域４をＣＭＰによって平坦化せず、第１ゲート領域４の所定領域をエッチングすることでＮ+型ソース領域７が露出するようにしたものである。このような構成は、第５実施形態においてエピタキシャル成長によって第１ゲート領域４を形成したのち、フォトエッチングによって第１ゲート領域４の所定領域を除去することで形成される。
【０１２７】
このように、第１ゲート領域４を平坦化しなくてもＮ+型ソース領域７とソース電極９とのコンタクトをとることができ、第５実施形態と同様の効果を得ることができる。
【０１２８】
（第８実施形態）
図１５に、本発明の第８実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第７実施形態に示す構成において、Ｎ＋型ソース領域７と第２ゲート領域５との間にＮ−型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、第２ゲート領域５を形成するためのイオン注入時に、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第７実施形態の場合よりも深くすることによって可能である。このように、第７実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第７実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１２９】
（第９実施形態）
図１６に、本発明の第９実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、第１ゲート領域４を形成した後にＮ+型ソース領域７をイオン注入によって形成するようにしたものである。すなわち、第１実施形態における図４（ａ）、（ｂ）、図５（ａ）に示す工程を行ったのち、フォトエッチングによって第１ゲート領域４の所定位置を除去し、このとき用いたマスクをそのまま用いてＮ型不純物をイオン注入し、Ｎ+型ソース領域７を形成する。
【０１３０】
このように、第１ゲート領域４を形成した後にＮ+型ソース領域７をイオン注入によって形成することもできる。このようにしても、第１実施形態と同様の効果を得ることができる。
【０１３１】
（第１０実施形態）
図１７に、本発明の第１０実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第４実施形態と同様、第９実施形態に示す構成において、Ｎ＋型ソース領域７と第２ゲート領域５との間にＮ−型ドリフト層２の一部を挟んだ構成としたものである。このような構成は、第２ゲート領域５を形成するためのイオン注入時に、イオン注入エネルギーを調整することにより第２ゲート領域５の上部位置の深さを第９実施形態の場合よりも深くすることによって可能である。このように、第９実施形態に示す炭化珪素半導体装置においても第４実施形態の構成を採用することができる。これにより、第９実施形態と同様の効果が得られると共に、第４実施形態と同様の効果も得ることができる。
【０１３２】
（第１１実施形態）
図１８に、本発明の第１１実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１８に基づいて本実施形態の炭化珪素半導体装置の構成を説明する。
【０１３３】
本実施形態は、トレンチ３内を第１ゲート領域４で埋め込んでしまい、第１ゲート領域４の上層にＰ型層とオーミック接触可能なＴｉやＡｌとその上層に形成されたＮｉとからなる金属層にてゲート電極１２を構成したものである。
【０１３４】
このような炭化珪素半導体装置の製造方法について、図１９に示す製造工程を参照して説明する。
【０１３５】
まず、図１９（ａ）に示す工程では、Ｎ+型基板１の主表面上にＮ-型ドリフト層２を形成する。その後、Ｎ-型ドリフト層２の表面にＬＴＯ膜５０を成膜する。そして、フォトリソグラフィにより、ＬＴＯ膜５０のうち第２ゲート領域５の形成予定位置を開口させたのち、ＬＴＯ膜５０をマスクとしたＰ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の内部に第２ゲート領域５を形成する。
【０１３６】
次いで、図１９（ｂ）に示す工程では、フォトエッチングにより、先程使用したＬＴＯ膜５０の開口部の幅を広げる。その後、ＬＴＯ膜５０をマスクとしたＮ型不純物のイオン注入を行い、Ｎ-型ドリフト層２の表層部にＮ+型ソース領域７を形成する。このとき、Ｎ+型ソース領域７と第２ゲート領域５との間隔が開くようにするのが好ましい。
【０１３７】
続いて、図１９（ｃ）に示す工程では、ＬＴＯ膜５０を除去したのち、もう一度ＬＴＯ膜を形成し、さらに、ＬＴＯ膜のうちのトレンチ３の形成予定位置を開口させる。その後、ＬＴＯ膜をマスクとしたエッチングを行い、Ｎ-型ドリフト層２の表面に第２ゲート領域５とほぼ同等な深さのトレンチ３を形成する。そして、ＬＴＯ膜を除去した後、トレンチ３内がすべて埋め込まれるようにＰ+型層をエピタキシャル成長させたのち、Ｐ+型層をＣＭＰにて平坦化し、Ｎ+型ソース領域７を露出させる。これにより、Ｐ+型層にて第１ゲート領域４が形成される。
【０１３８】
その後、図１９（ｄ）に示す工程では、金属層を成膜したのち、金属層をパターニングしてゲート電極９を形成する。その後、基板表面に層間絶縁膜８を成膜したのち、層間絶縁膜８にコンタクトホールを形成し、さらに、層間絶縁膜８の上にソース電極９を配置する。この後、Ｎ＋型基板１の裏面側にドレイン電極１０を形成したのち、シンター工程を行うことで図１８に示す本実施形態の炭化珪素半導体装置が完成する。
【０１３９】
このように、第１ゲート領域４によってトレンチ３をすべて埋め込んだ構成としても良い。このような構成としても、第１実施形態と同様の効果を得ることができる。
【０１４０】
トレンチ３が第１ゲート領域４にてすべて埋め込まれた構成でない場合、半導体基板の表面には段差が存在した状態となり、電極を外部とワイヤボンディング等で接続する際、ボンディング不良が生じる可能性がある。これに対して、本実施形態では、第１ゲート領域４によってトレンチ３が埋め込まれ、半導体基板の表面全体が平坦化されている。この結果、良好にワイヤボンディングを行うことができる。
【０１４１】
（第１２実施形態）
図２０に、本発明の第１２実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、上述した第１１実施形態に対して、第２ゲート領域５をＮ-型ドリフト層２の表面まで形成し、Ｎ-型ドリフト層２の表面上にＮ+型ソース領域７が形成されるようにしたものである。
【０１４２】
このような炭化珪素半導体装置の製造方法について、図２１に示す製造工程を参照して説明する。なお、この製造工程は基本的に第１１実施形態と同様であるため、第１１実施形態を参照して説明する。
【０１４３】
まず、図２１（ａ）に示す工程では、第１１実施形態における図１９（ａ）と同様の工程を行い、Ｎ-型ドリフト層２の表層部に第２ゲート領域５を形成する。このとき、Ｎ-型ドリフト層２の表面で第２ゲート領域５が終端するようにする。
【０１４４】
次いで、図２１（ｂ）に示す工程では、第１１実施形態における図１９（ｃ）と同様の工程を行い、トレンチ３及び第１ゲート領域を形成する。この後、基板表面に、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度のＮ+型層を成膜したのち、フォトエッチングによってＮ+型層をパターニングし、Ｎ+型ソース領域７を形成する。
【０１４５】
この後は、第１１実施形態における図１９（ｄ）と同様の工程を行うことで、図２０に示す炭化珪素半導体装置が完成する。
【０１４６】
このように、第２ゲート領域５をＮ-型ドリフト層２の表面まで形成し、Ｎ-型ドリフト層２の表面上にＮ+型ソース領域７を形成した構成としても良い。このような構成としても第１実施形態と同様の効果を得ることができる。
【０１４７】
（他の実施形態）
なお、上記各実施形態では、Ｎ-型ドリフト層２の一部がチャネル領域６となるようなＮチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたＰチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【０１４８】
また、上記実施形態では、第１ゲート領域４が電気的に接続される第１ゲート電極と第２ゲート領域５が電気的に接続される第２ゲート電極とが共通化されたゲート電極１２で駆動されるダブルゲート駆動タイプのＪ−ＦＥＴを例に挙げている。しかしながら、第１ゲート電極と第２ゲート電極とが別々に設けられ、それぞれのゲート電極によるダブルゲート駆動タイプのＪ−ＦＥＴを備えた炭化珪素は導体装置においても本発明を適用することができる。
【０１４９】
また、第１ゲート領域４と第２ゲート領域５のいずれか一方のみが駆動用とされ、他方が例えばソース電極９と接続される等して駆動用とされないようなシングルゲート駆動タイプのＪ−ＦＥＴを備えた炭化珪素半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の平面レイアウト図である。
【図２】図１の炭化珪素半導体装置の断面構成を示す図であり、（ａ）は図１中のＡ−Ａ矢視断面図であり、（ｂ）は図１中のＢ−Ｂ矢視断面図である。
【図３】図１中のＣ−Ｃ矢視断面図である。
【図４】図１〜３に示す炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示す図である。
【図７】図６に続く炭化珪素半導体装置の製造工程を示す図である。
【図８】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図９】本発明の第３実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１０】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１１】本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１２】図１１に示す炭化珪素半導体装置の製造工程を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１７】本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１８】本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１９】図１８に示す炭化珪素半導体装置の製造工程を示す図である。
【図２０】本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２１】図２０に示す炭化珪素半導体装置の製造工程を示す図である。
【図２２】従来の第１の例としての炭化珪素半導体装置の断面構成を示す図である。
【図２３】従来の第２の例としての炭化珪素半導体装置の断面構成を示す図である。
【図２４】従来の第３の例としての炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３…トレンチ、４、５…第１、第２ゲート領域、６…チャネル領域、７…Ｎ型ソース領域、８…層間絶縁膜、９…ソース電極、１０…ドレイン電極、１２…ゲート電極。
Claims (27)
- 第１導電型の炭化珪素からなる基板（１）と、前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板を備え、
前記ドリフト層（２）の表層部に形成されたトレンチ（３）と、
前記トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、
前記ドリフト層（２）の表層部のうち、前記トレンチ（３）が形成された場所とは異なる部位において、前記第１ゲート領域（４）から離間して形成され、前記トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（７）と、
前記第１ゲート領域（４）に電気的に接続された第１ゲート電極（１２）と、
前記第２ゲート領域（５）に電気的に接続された第２ゲート電極（１２）と、
前記ソース領域（７）に電気的に接続されたソース電極（９）と、
前記基板（１）の裏面側に形成されたドレイン電極（１０）とを有したＪ−ＦＥＴが備えられており、
前記第１ゲート領域（４）は、前記トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで形成されたものであり、
前記トレンチ（３）は、前記第１ゲート領域（４）によってすべて埋め込まれていることを特徴とする炭化珪素半導体装置。 - 第１導電型の炭化珪素からなる基板（１）と、前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板を備え、
前記ドリフト層（２）の表層部において、互いに離間するように形成された複数のトレンチ（３）と、
前記複数のトレンチ（３）の内壁面に配置されることで、互いに離間するように形成された第２導電型の複数の第１ゲート領域（４）と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間して形成され、前記第１ゲート領域（４）と同等深さとされた第２導電型の第２ゲート領域（５）と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に形成され、前記ドリフト層（２）よりも高濃度とされた第１導電型のソース領域（７）と、
前記第１ゲート領域（４）に電気的に接続された第１ゲート電極（１２）と、
前記第２ゲート領域（５）に電気的に接続された第２ゲート電極（１２）と、
前記ソース領域（７）に電気的に接続されたソース電極（９）と、
前記基板（１）の裏面側に形成されたドレイン電極（１０）とを有したＪ−ＦＥＴが備えられており、
前記第１ゲート領域（４）は、前記トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで形成されたものであり、
前記トレンチ（３）は、前記第１ゲート領域（４）によってすべて埋め込まれていることを特徴とする炭化珪素半導体装置。 - 第１導電型の炭化珪素からなる基板（１）と、前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板と、
前記基板（１）の裏面側に形成されたドレイン電極（１０）と、
前記半導体基板のうちＪ−ＦＥＴが形成された複数のセルをすべて包括する領域であるセル部と、
該セル部の周りの外周部領域とを備える炭化珪素半導体装置であって、
前記セル部は、
前記ドリフト層（２）の表層部に形成されたトレンチ（３）と、
前記トレンチ（３）の内壁面に形成された第２導電型の第１ゲート領域（４）と、
前記ドリフト層（２）の表層部のうち、前記トレンチ（３）が形成された場所とは異なる部位において、前記第１ゲート領域（４）から離間して形成され、前記トレンチ（３）と同等深さとされた第２導電型の第２ゲート領域（５）と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に形成され、前記ドリフト層（２）よりも高濃度とされ、前記セル部にのみ形成された第１導電型のソース領域（７）と、
前記ソース領域（７）に電気的に接続され、前記セル部にのみ形成されたソース電極（９）とを有し、
前記外周部領域は、
前記トレンチ（３）、前記第１ゲート領域（４）及び前記第２ゲート領域（５）と、
前記第１ゲート領域（４）に電気的に接続され、前記外周部領域にのみに形成された第１ゲート電極（１２）と、
前記第２ゲート領域（５）に電気的に接続され、前記外周部領域にのみに形成された第２ゲート電極（１２）とを有していることを特徴とする炭化珪素半導体装置。 - 第１導電型の炭化珪素からなる基板（１）と、前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板と、
前記基板（１）の裏面側に形成されたドレイン電極（１０）と、
前記半導体基板のうちＪ−ＦＥＴが形成された複数のセルをすべて包括する領域であるセル部と、
該セル部の周りの外周部領域とを備える炭化珪素半導体装置であって、
前記セル部は、
前記ドリフト層（２）の表層部において、互いに離間するように形成された複数のトレンチ（３）と、
前記複数のトレンチ（３）の内壁面に配置されることで、互いに離間するように形成された第２導電型の複数の第１ゲート領域（４）と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間して形成され、前記第１ゲート領域（４）と同等深さとされた第２導電型の第２ゲート領域（５）と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に形成され、前記ドリフト層（２）よりも高濃度とされ、前記セル部にのみ形成された第１導電型のソース領域（７）と、
前記ソース領域（７）に電気的に接続され、前記セル部にのみ形成されたソース電極（９）とを有し、
前記外周部領域は、
前記トレンチ（３）、前記第１ゲート領域（４）及び前記第２ゲート領域（５）と、
前記第１ゲート領域（４）に電気的に接続され、前記外周部領域にのみに形成された第１ゲート電極（１２）と、
前記第２ゲート領域（５）に電気的に接続され、前記外周部領域にのみに形成された第２ゲート電極（１２）とを有していることを特徴とする炭化珪素半導体装置。 - 前記セル部において、前記半導体基板表面のうち、前記チャネル領域（６）上から前記トレンチ（３）の側壁上に至って、若しくは、前記半導体基板表面全体に、前記ソース領域（７）及び前記ソース電極（９）が形成されており、前記ソース電極（９）と前記ソース領域（７）とは、前記チャネル領域（６）上から前記トレンチ（３）の側壁上に至って、若しくは、前記半導体基板表面全体にて、接続されていることを特徴とする請求項３又は４に記載の炭化珪素半導体装置。
- 前記外周部領域における前記第１、第２ゲート領域（４、５）に挟まれた前記ドリフト層（２）の上に前記第１、第２ゲート領域（４、５）を繋ぐ第２導電型領域（１１）が備えられており、該第２導電型領域の表面に前記第１、第２ゲート電極が共通化されたゲート電極（１２）が形成されていることを特徴とする請求項３乃至５のいずれか１つに記載の炭化珪素半導体装置。
- 前記第１ゲート領域（４）は、前記トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで形成されたものであることを特徴とする請求項３乃至６のいずれか１つに記載の炭化珪素半導体装置。
- 前記トレンチ（３）は、前記第１ゲート領域（４）によってすべて埋め込まれていることを特徴とする請求項７に記載の炭化珪素半導体装置。
- 前記第２ゲート領域（５）は、前記ドリフト層（２）の表層部に第２導電型不純物をイオン注入することで形成されたものであることを特徴とする請求項１乃至８のいずれか１つに記載の炭化珪素半導体装置。
- 前記ソース領域（７）は、前記ドリフト層（２）の表面に第１導電型の半導体層をエピタキシャル成長させることで形成されたものであることを特徴とする請求項１乃至９のいずれか１つに記載の炭化珪素半導体装置。
- 前記ソース領域（７）は、前記ドリフト層（２）の表層部に第１導電型不純物をイオン注入することで形成されたものであることを特徴とする請求項１乃至９のいずれか１つに記載の炭化珪素半導体装置。
- 前記第２ゲート領域（５）と前記ソース領域（７）との間に前記ドリフト層（２）の一部が残った状態となっていることを特徴とする請求項１乃至１１のいずれか１つに記載の炭化珪素半導体装置。
- 第１導電型の炭化珪素からなる基板（１）と、該基板（１）上に前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）が備えられた半導体基板にＪ−ＦＥＴを備えた炭化珪素半導体装置を製造する方法であって、
前記ドリフト層（２）の表層部に、互いに離間するように複数のトレンチ（３）を形成する工程と、
前記複数のトレンチ（３）それぞれの内壁面に、互いに離間する第２導電型の複数の第１ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間するように、前記第１ゲート領域（４）と同等深さとなる第２導電型の第２ゲート領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（７）を形成する工程と、
前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（１２）を形成する工程と、
前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（１２）を形成する工程と、
前記ソース領域（７）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１０）を形成する工程とを有し、
前記第１ゲート領域（４）を形成する工程では、前記トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで前記第１ゲート領域（４）を形成するとともに、前記トレンチ（３）内すべてを前記第１ゲート領域（４）で埋め込むことを特徴とする炭化珪素半導体装置の製造方法。 - 第１導電型の炭化珪素からなる基板（１）と、前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）とを有する半導体基板と、
前記基板（１）の裏面側に形成されたドレイン電極（１０）と、
前記半導体基板のうちＪ−ＦＥＴが形成されたセル部と、
該セル部の周りの外周部領域とを備える炭化珪素半導体装置の製造方法であって、
前記セル部を形成するときでは、
前記セル部の形成予定領域にて、前記ドリフト層（２）の表層部に、互いに離間するように複数のトレンチ（３）を形成する工程と、
前記複数のトレンチ（３）それぞれの内壁面に、互いに離間する第２導電型の複数の第１ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間するように、前記第１ゲート領域（４）と同等深さとなる第２導電型の第２ゲート領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（７）を、前記セル部の形成予定領域にのみ形成する工程と、
前記ソース領域（７）に電気的に接続されるソース電極（９）を、前記セル部の形成予定領域にのみ形成する工程とを行い、
前記外周部領域を形成するときでは、
前記外周部領域の形成予定領域にて、前記トレンチ（３）、前記第１ゲート領域（４）及び前記第２ゲート領域（５）とを形成する工程と、
前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（１２）と、前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（１２）とを、前記外周部領域の形成予定領域のみに形成する工程とを行うことを特徴とする炭化珪素半導体装置の製造方法。 - 前記ソース領域（７）及び前記ソース電極（９）を形成する工程では、前記セル部の形成予定領域にて、前記チャネル領域（６）上から前記トレンチ（３）の側壁上に至って、若しくは、前記半導体基板の表面全体にて、前記ソース領域（７）と前記ソース電極（９）とが接続されるように、前記ソース領域（７）と前記ソース電極（９）とを形成することを特徴とする請求項１４に記載の炭化珪素半導体装置の製造方法。
- 前記第１ゲート領域（４）及び前記第２ゲート領域（５）を形成する工程では、前記第１ゲート領域（４）及び前記第２ゲート領域（５）を形成した後、前記第１、第２ゲート領域（４、５）を第２導電型領域（１１）でつなぎ、
前記第１ゲート電極（１２）と、前記第２ゲート電極（１２）とを形成する工程では、前記第２導電型領域（１１）の表面に前記第１、第２ゲート電極が共通化されたゲート電極（１２）を形成することを特徴とする請求項１４又は１５に記載の炭化珪素半導体装置の製造方法。 - 前記第１ゲート領域（４）を形成する工程では、前記トレンチ（３）内に第２導電型の半導体層をエピタキシャル成長させることで前記第１ゲート領域（４）を形成するとともに、前記トレンチ（３）内すべてを前記第１ゲート領域（４）で埋め込むことを特徴とする請求項１４乃至１６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記第２ゲート領域（５）を形成する工程及び前記トレンチ（３）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、該第１マスク材のうち前記第２ゲート領域（５）の形成予定位置と前記トレンチ（３）の形成予定位置とを開口させる工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第２マスク材（２１）を配置したのち、該第２マスク材（２１）をパターニングすることで、前記第１マスク材（２０）のうち前記トレンチ（３）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第２マスク材（２０、２１）をマスクとしたイオン注入を行って、前記ドリフト層（２）の表層部に前記第２ゲート領域（５）を形成したのち、前記第２マスク材（２１）を除去する工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第３マスク材（２２）を配置したのち、該第３マスク材（２２）をパターニングすることで、前記第１マスク材（２０）のうち前記第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部に前記トレンチ（３）を形成したのち、前記第３マスク材（２２）を除去する工程とを有することを特徴とする請求項１３乃至１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。 - 前記第２ゲート領域（５）を形成する工程及び前記トレンチ（３）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、該第１マスク材のうち前記第２ゲート領域（５）の形成予定位置と前記トレンチ（３）の形成予定位置とを開口させる工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第２マスク材（２１）を配置したのち、該第２マスク材（２１）をパターニングすることで、前記第１マスク材（２０）のうち前記トレンチ（３）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第２マスク材（２０、２１）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部のうち、前記第２ゲート領域（５）の形成予定領域に前記第２ゲート領域（５）形成用トレンチを形成したのち、前記第２マスク材（２１）を除去する工程と、
前記第２ゲート領域（５）形成用トレンチ内及び前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第３マスク材（２２）を配置したのち、該第３マスク材（２２）をパターニングすることで、前記第１マスク材（２０）のうち前記第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部に前記トレンチ（３）を形成したのち、前記第３マスク材（２２）を除去する工程と、
前記第２ゲート領域（５）形成用トレンチ内にエピタキシャル成長法により、前記第２ゲート領域（５）を形成する工程とを有することを特徴とする請求項１３乃至１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。 - 第１導電型の炭化珪素からなる基板（１）と、該基板（１）上に前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）が備えられた半導体基板にＪ−ＦＥＴを備えた炭化珪素半導体装置を製造する方法であって、
前記ドリフト層（２）の表層部に、互いに離間するように複数のトレンチ（３）を形成する工程と、
前記複数のトレンチ（３）それぞれの内壁面に、互いに離間する第２導電型の複数の第１ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間するように、前記第１ゲート領域（４）と同等深さとなる第２導電型の第２ゲート領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（７）を形成する工程と、
前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（１２）を形成する工程と、
前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（１２）を形成する工程と、
前記ソース領域（７）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１０）を形成する工程とを有し、
前記第２ゲート領域（５）を形成する工程及び前記トレンチ（３）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、該第１マスク材のうち前記第２ゲート領域（５）の形成予定位置と前記トレンチ（３）の形成予定位置とを開口させる工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第２マスク材（２１）を配置したのち、該第２マスク材（２１）をパターニングすることで、前記第１マスク材（２０）のうち前記トレンチ（３）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第２マスク材（２０、２１）をマスクとしたイオン注入を行って、前記ドリフト層（２）の表層部に前記第２ゲート領域（５）を形成したのち、前記第２マスク材（２１）を除去する工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第３マスク材（２２）を配置したのち、該第３マスク材（２２）をパターニングすることで、前記第１マスク材（２０）のうち前記第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部に前記トレンチ（３）を形成したのち、前記第３マスク材（２２）を除去する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 第１導電型の炭化珪素からなる基板（１）と、該基板（１）上に前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）が備えられた半導体基板にＪ−ＦＥＴを備えた炭化珪素半導体装置を製造する方法であって、
前記ドリフト層（２）の表層部に、互いに離間するように複数のトレンチ（３）を形成する工程と、
前記複数のトレンチ（３）それぞれの内壁面に、互いに離間する第２導電型の複数の第１ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間するように、前記第１ゲート領域（４）と同等深さとなる第２導電型の第２ゲート領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（７）を形成する工程と、
前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（１２）を形成する工程と、
前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（１２）を形成する工程と、
前記ソース領域（７）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１０）を形成する工程とを有し、
前記第２ゲート領域（５）を形成する工程及び前記トレンチ（３）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（２０）を配置したのち、該第１マスク材のうち前記第２ゲート領域（５）の形成予定位置と前記トレンチ（３）の形成予定位置とを開口させる工程と、
前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第２マスク材（２１）を配置したのち、該第２マスク材（２１）をパターニングすることで、前記第１マスク材（２０）のうち前記トレンチ（３）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第２マスク材（２０、２１）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部のうち、前記第２ゲート領域（５）の形成予定領域に前記第２ゲート領域（５）形成用トレンチを形成したのち、前記第２マスク材（２１）を除去する工程と、
前記第２ゲート領域（５）形成用トレンチ内及び前記第１マスク材（２０）を含む前記ドリフト層（２）の上に第３マスク材（２２）を配置したのち、該第３マスク材（２２）をパターニングすることで、前記第１マスク材（２０）のうち前記第２ゲート領域（５）の形成予定位置に形成された開口部を覆う工程と、
前記第１、第３マスク材（２０、２２）をマスクとしたエッチングを行って、前記ドリフト層（２）の表層部に前記トレンチ（３）を形成したのち、前記第３マスク材（２２）を除去する工程と、
前記第２ゲート領域（５）形成用トレンチ内にエピタキシャル成長法により、前記第２ゲート領域（５）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記第１ゲート領域（４）を形成する工程では、前記トレンチ（３）を含む前記ドリフト層（２）の表面に第２導電型の半導体層（２３）を成膜したのち、この半導体層（２３）が前記トレンチ（３）内にのみ残るように平坦化することで、前記第１ゲート領域（４）を形成することを特徴とする請求項１３乃至２１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記トレンチ（３）を形成する工程及び前記第１ゲート領域（４）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（３０）と第２マスク材（３１）とを順に配置したのち、これら第１、第２マスク材（３０、３１）のうちの前記トレンチ（３）の形成予定位置を開口させる工程と、
前記第２マスク材（３１）をマスクとしたエッチングにより、前記ドリフト層（２）の表面に前記トレンチ（３）を形成する工程と、
前記第２マスク材（３１）を除去した後、前記第１のマスク材（３０）をマスクとした状態で第２導電型の半導体層を前記トレンチ（３）内に選択的にエピタキシャル成長させることで、前記第１ゲート領域（４）を形成する工程とを有することを特徴とする請求項１３乃至２２のいずれか１つに記載の炭化珪素半導体装置の製造方法。 - 第１導電型の炭化珪素からなる基板（１）と、該基板（１）上に前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）が備えられた半導体基板にＪ−ＦＥＴを備えた炭化珪素半導体装置を製造する方法であって、
前記ドリフト層（２）の表層部に、互いに離間するように複数のトレンチ（３）を形成する工程と、
前記複数のトレンチ（３）それぞれの内壁面に、互いに離間する第２導電型の複数の第１ゲート領域（４）を形成する工程と、
前記ドリフト層（２）の表層部のうち、前記複数の第１ゲート領域（４）の間に位置する部分において、前記第１ゲート領域（４）から離間するように、前記第１ゲート領域（４）と同等深さとなる第２導電型の第２ゲート領域（５）を形成する工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、該チャネル領域（６）の上に、前記ドリフト層（２）よりも高濃度とされる第１導電型のソース領域（７）を形成する工程と、
前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（１２）を形成する工程と、
前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（１２）を形成する工程と、
前記ソース領域（７）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１０）を形成する工程とを有し、
前記トレンチ（３）を形成する工程及び前記第１ゲート領域（４）を形成する工程では、
前記ドリフト層（２）の表面に第１マスク材（３０）と第２マスク材（３１）とを順に配置したのち、これら第１、第２マスク材（３０、３１）のうちの前記トレンチ（３）の形成予定位置を開口させる工程と、
前記第２マスク材（３１）をマスクとしたエッチングにより、前記ドリフト層（２）の表面に前記トレンチ（３）を形成する工程と、
前記第２マスク材（３１）を除去した後、前記第１のマスク材（３０）をマスクとした状態で第２導電型の半導体層を前記トレンチ（３）内に選択的にエピタキシャル成長させることで、前記第１ゲート領域（４）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記ソース領域（７）を形成する工程では、前記第１、第２ゲート領域（４、５）の表面に第１導電型の半導体層をエピタキシャル成長させることで前記ソース領域（７）を形成することを特徴とする請求項１３乃至２４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記ソース領域（７）を形成する工程では、前記ドリフト層（２）の表層部に第１導電型不純物をイオン注入することで前記ソース領域（７）を形成することを特徴とする請求項１３乃至２４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 前記第２ゲート領域（５）を形成する工程では、前記第２ゲート領域（５）と前記ソース領域（７）との間隔が開くようにすることを特徴とする請求項１３乃至２６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
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