WO2023067997A1 - サイリスタ及びその製造方法 - Google Patents

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thyristor
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junction
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可菜枝 遠藤
征 井上
行裕 柴田
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新電元工業株式会社
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    • H01L29/744—Gate-turn-off devices

Definitions

  • the present invention relates to a thyristor and its manufacturing method.
  • a conventional thyristor is used in a protection circuit to prevent inrush current when an LED light is turned on.
  • gate sensitivity increases when changing to highly reliable passivation.
  • a protection circuit for preventing rush current using such a thyristor there is a possibility that an abnormal operation occurs or malfunction due to minute noise. Therefore, a thyristor with low gate sensitivity is required.
  • Patent Document 1 A technique related to this is disclosed in Patent Document 1.
  • An object of various aspects of the present invention is to provide a thyristor with desensitized gate sensitivity and a method for manufacturing the same.
  • a first P-type semiconductor layer a first N-type semiconductor layer disposed in contact with the first P-type semiconductor layer; a second P-type semiconductor layer arranged in contact with the first N-type semiconductor layer and separated from the first P-type semiconductor layer; a second N-type semiconductor layer disposed in contact with the second P-type semiconductor layer; a third P-type semiconductor layer disposed in contact with the second P-type semiconductor layer and having an impurity concentration higher than that of the second P-type semiconductor layer; a gate electrode electrically connected to the third P-type semiconductor layer; a cathode electrode electrically connected to the second N-type semiconductor layer; a fourth P-type semiconductor which is in contact with the second P-type semiconductor layer and the second N-type semiconductor layer, is arranged under the cathode electrode, and has an impurity concentration higher than that of the second P-type semiconductor layer; layer and has The third P-type semiconductor layer and the fourth P-type semiconductor layer are separated by the second P-type semiconductor layer, A thyristor, wherein
  • the ratio of the area of the fourth P-type semiconductor layer in contact with the second N-type semiconductor layer to the area of the second N-type semiconductor layer is 10% or more and 99% or less. and thyristor.
  • the third P-type semiconductor layer has an impurity concentration higher than that of the second P-type semiconductor layer
  • the fourth P-type semiconductor layer is formed under the cathode electrode and has an impurity concentration higher than that of the second P-type semiconductor layer, the third P-type semiconductor layer and the fourth P-type semiconductor layer are separated by the second P-type semiconductor layer; A method of manufacturing a thyristor, wherein the third P-type semiconductor layer and the second N-type semiconductor layer are separated by the second P-type semiconductor layer.
  • the fourth P-type semiconductor layer is arranged in contact with each of the two N-type semiconductor layers and under the cathode electrode, and has a higher impurity concentration than the second P-type semiconductor layer, so that the gate sensitivity of the thyristor is desensitized.
  • the fourth P-type semiconductor layer is arranged on the side of the third P-type semiconductor layer in plan view, thereby making the gate sensitivity of the thyristor less sensitive.
  • the first PN junction is positioned closer to the gate electrode than the second PN junction in plan view, so that the gate sensitivity of the thyristor can be further desensitized. .
  • the fourth P-type semiconductor layer is arranged so as to cover part of the bottom of the second N-type semiconductor layer and the side portion on the side of the gate electrode. , the gate sensitivity of the thyristor can be further desensitized.
  • FIG. 1 is a cross-sectional view showing a thyristor according to one aspect of the present invention
  • FIG. (A) is a plan view of a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b on the surface side of the thyristor shown in FIG. 1
  • FIG. (A) is a plan view of a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b on the surface side of the thyristor shown in FIG. 1
  • FIG. 2 is a plan view of a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b on the surface side of the thyristor shown in FIG. 3, and (B) is a surface side of the thyristor shown in FIG. 2 is a plan view showing a second N-type semiconductor layer (emitter layer: N + ) 14 of FIG.
  • FIG. 2 is a partial cross-sectional view enlarging the vicinity of an emitter layer (N + ) 14 for explaining the impurity concentration of a second N-type semiconductor layer (emitter layer: N + ) 14 of the thyristor shown in FIG. 1 ;
  • FIG. 4 is a diagram showing the dv/dt capability of samples of thyristors of Structure 1 of the present invention, Structure 2 of the present invention and a conventional structure.
  • FIG. 1 is a cross-sectional view showing a thyristor according to one aspect of the present invention.
  • FIG. 2A is a plan view of a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b on the surface side of the thyristor shown in FIG. 2 is a plan view showing a second N-type semiconductor layer (emitter layer: N + ) 14 on the surface side of the thyristor shown in FIG.
  • N + N-type semiconductor layer
  • the thyristor of [1] above comprises a first P-type semiconductor layer (P + ) 11, a first N-type semiconductor layer (N ⁇ ) 12 arranged in contact with the first P-type semiconductor layer (P + ) 11 and separated from the first P-type semiconductor layer (P + ) 11; a second P-type semiconductor layer (P + ) 13 arranged in contact with the first N-type semiconductor layer (N ⁇ ) 12; a second N-type semiconductor layer (N + ) 14 arranged in contact with the second P-type semiconductor layer 13; a third P-type semiconductor layer (P ++ ) 15a arranged in contact with the second P-type semiconductor layer (P + ) 13 and having an impurity concentration higher than that of the second P-type semiconductor layer ( P + ) 13; , a gate electrode G electrically connected to the third P-type semiconductor layer (P ++ ) 15a; a cathode electrode K electrically connected to the second N-type semiconductor layer (N + ) 11,
  • the thyristor shown in FIG. 1 has an N-type semiconductor wafer 9 which has a first P-type semiconductor layer (P + ) 11 .
  • 1 and 2 show one thyristor chip after the N-type semiconductor wafer 9 is cut by dicing.
  • a first N-type semiconductor layer (N ⁇ ) 12 is arranged on and in contact with the first P-type semiconductor layer (P + ) 11 .
  • a second P-type semiconductor layer (1st base layer: P + ) 13 is arranged in contact with the first N-type semiconductor layer (N ⁇ ) 12 .
  • the concentrations of the first P-type semiconductor layer (P + ) 11 and the second P-type semiconductor layer (P + ) 13 may be the same, or either may be higher. Further, the concentration range of each of the first P-type semiconductor layer (P + ) 11 and the second P-type semiconductor layer (P + ) 13 is 1 ⁇ 10 16 atoms ⁇ cm ⁇ 3 to 5 ⁇ 10 18 atoms ⁇ cm ⁇ 3 . cm ⁇ 3 .
  • a second N-type semiconductor layer (emitter layer: N + ) 14 is arranged on and in contact with the second P-type semiconductor layer (1st base layer: P + ) 13 .
  • the planar shape of the emitter layer (N + ) 14 is shown in FIG. 2(B).
  • a third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a is arranged on and in contact with the second P-type semiconductor layer (1st base layer: P + ) 13.
  • the 2nd base layer (P ++ ) 15 a has a higher impurity concentration than the 1st base layer (P + ) 13 .
  • a gate electrode G is electrically connected to the third P-type semiconductor layer (P ++ ) 15a.
  • the gate electrode G is preferably made of Al.
  • a cathode electrode K is electrically connected to the second N-type semiconductor layer (N + ) 14 .
  • the cathode electrode K is preferably made of Al.
  • a fourth P-type semiconductor layer is in contact with the 1st base layer 13 and the second N-type semiconductor layer (emitter layer: N + ) 14 respectively.
  • (Second 2nd base layer: P ++ ) 15b is arranged.
  • This second 2nd base layer (P ++ ) 15b is arranged under the cathode electrode K (see FIGS. 2 and 3).
  • the second 2nd base layer (P ++ ) 15 b has a higher impurity concentration than the 1st base layer (P + ) 13 .
  • the planar shape of the second 2nd base layer (P ++ ) 15b is shown in FIG. 2(A).
  • the third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a and the fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b are connected to the second P-type semiconductor layer (1st Base layer: separated by P + ) 13 .
  • the first 2nd base layer (P ++ ) 15 a and the second N-type semiconductor layer (emitter layer: N + ) 14 are separated by the 1st base layer (P + ) 13 .
  • a SiO 2 film 21 is formed on the emitter layer (N + ) 14, the 1st base layer (P + ) 13, and the first 2nd base layer (P ++ ) 15a.
  • a cathode electrode K is formed on the emitter layer (N + ) 14 and the SiO 2 film 21 .
  • a gate electrode G is formed on the first 2nd base layer (P ++ ) 15 a and the SiO 2 film 21 .
  • a glass passivation film 22 is formed at each end of the first N-type semiconductor layer (N ⁇ ) 12, 1st base layer (P + ) 13, emitter layer (N + ) 14, and first 2nd base layer (P ++ ) 15a.
  • a glass passivation film 22 is formed at each end of the first N-type semiconductor layer (N ⁇ ) 12, 1st base layer (P + ) 13, emitter layer (N + ) 14, and first 2nd base layer (P ++ ) 15a.
  • a glass passivation film 22 is formed at each end of the first N-type semiconductor layer (N ⁇ ) 12, 1st base layer (P + ) 13, emitter layer (N + ) 14, and first 2nd base layer (P ++ ) 15a.
  • the first 2nd base layer (P ++ ) 15a connected to the gate electrode G and having a higher impurity concentration than the 1st base layer (P + ) 13, the 1st base layer (P + ) 13 and Since it has the second 2nd base layer (P ++ ) 15b which is in contact with each emitter layer (N + ) 14 and under the cathode electrode K and has a higher impurity concentration than the 1st base layer (P ++ ) 13, the thyristor can desensitize the gate sensitivity of As a result, even when this thyristor is used in a protective circuit for preventing inrush current when an LED lighting is turned on, for example, it is possible to suppress malfunction of the protective circuit for preventing inrush current or malfunction due to minute noise. . In addition to this, the critical off-voltage rise rate dv/dt capability also increases. Details of this will be described later.
  • the gate sensitivity of the thyristor can be further desensitized. .
  • a thyristor requires G (gate) current to turn on between A and K (between anode A and cathode K).
  • G gate
  • the depletion layer at the junction between the first N-type semiconductor layer (N ⁇ ) 12 and the 1st base layer (P + ) 13 shown in FIG. 2 expands. This is the capacitance C of the capacitor. Electrons move inside the thyristor to charge the capacitance C of the capacitor. This charge current behaves the same as the G current.
  • This current i is determined by the following equation.
  • FIG. 6 is a diagram showing the dv/dt capability of samples of thyristors of Structure 1 of the present invention, Structure 2 of the present invention, and a conventional structure.
  • Structure 1 of the present invention and structure 2 of the present invention are thyristors having the structure shown in FIG.
  • the structure 2 of the present invention contacts the emitter layer (N + ) 14 with respect to the area of the emitter layer (N + ) 14 shown in FIG. A) differs only in that the ratio of the area of the second 2nd base layer (P ++ ) 15b is larger than that of Structure 1 of the present invention, and in other respects both structures are the same.
  • the conventional structure differs from the structures 1 and 2 of the present invention in that there is no second 2nd base layer (P ++ ) 15b shown in FIG. 1, and the other points are the same.
  • the fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b is arranged on the side of the third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a. (see FIGS. 1-4). Thereby, the gate sensitivity of the thyristor can be further desensitized.
  • a first PN junction is formed.
  • a second PN junction is formed between the second P-type semiconductor layer (1st base layer: P + ) 13 and the bottom portion 14 c of the emitter layer (N + ) 14 other than the bottom portion 14 a.
  • the first PN junction is located closer to the gate electrode G than the second PN junction (see FIG. 1).
  • the gate sensitivity of the thyristor can be further desensitized.
  • this thyristor is used in a protective circuit for preventing inrush current when an LED lighting is turned on, for example, it is possible to suppress malfunction of the protective circuit for preventing inrush current or malfunction due to minute noise.
  • the critical off-voltage rise rate dv/dt capability also increases.
  • a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b includes a bottom portion 14a of the second N-type semiconductor layer (emitter layer: N + ) 14 and a side portion on the gate electrode G side. 14b.
  • the gate sensitivity of the thyristor can be further desensitized. Therefore, even if this thyristor is used in a protective circuit for preventing inrush current when an LED lighting is turned on, for example, it is possible to suppress malfunction of the protective circuit for preventing inrush current or malfunction due to minute noise.
  • the critical off-voltage rise rate dv/dt capability also increases.
  • FIG. 5 is a partial cross-sectional view enlarging the vicinity of the emitter layer (N + ) 14 for explaining the impurity concentration of the second N-type semiconductor layer (emitter layer: N + ) 14 of the thyristor shown in FIG. .
  • the impurity concentration of the second N-type semiconductor layer (emitter layer: N + ) 14 is higher in the portion in contact with the fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b than in the portion not in contact with it. It can be expensive.
  • this semiconductor device includes a second N-type semiconductor layer (N ++ ) 14, a second 2nd base layer (P ++ ) 15b and a second P-type semiconductor layer ( 1st base layer: has a structure with an NPN-Tr at the junction of P + ) 13 and the first N-type semiconductor layer (N ⁇ ) 12 .
  • FIG. 3 is a cross-sectional view showing a thyristor according to one aspect of the present invention, the same parts as those in FIG.
  • a first PN junction is formed by the fourth P-type semiconductor layer (P ++ ) 15b and a bottom part (N ++ ) 14a of the second N-type semiconductor layer (N + ) 14 .
  • a second PN junction is formed between the second P-type semiconductor layer (P + ) 13 and the first bottom portion (N + ) 14 c other than the bottom portion 14 a of the second N-type semiconductor layer (N + ) 14 . is formed.
  • a third PN junction is formed between the second P-type semiconductor layer (P + ) 13 and the second bottom portion (N + ) 14d other than the bottom portion 14a of the second N-type semiconductor layer (N + ) 14. is formed.
  • the impurity concentration of a portion (N ++ ) 14a of the bottom portion of the second N-type semiconductor layer (N + ) 14 is introduced higher than that of each of the first and second bottom portions (N + ) 14c and 14d.
  • the first PN junction is located closer to the gate electrode G than the second PN junction
  • the third PN junction is located closer to the gate electrode G than the first PN junction.
  • a second PN junction is formed between the second P-type semiconductor layer (1st base layer: P + ) 13 and the first bottom portion (N + ) 14 c other than the bottom portion 14 a of the emitter layer (N + ) 14 . It is formed.
  • a third PN junction is formed between the 1st base layer (P + ) 13 and the second bottom portion (N + ) 14d other than the bottom portion 14a of the emitter layer (N + ) 14 .
  • the impurity concentration of a portion (N ++ ) 14a of the bottom portion of the second N-type semiconductor layer (N + ) 14 is higher than that of each of the first and second bottom portions (N + ) 14c, 14d (FIGS. 3 and 4). 5). This is because it is manufactured by the manufacturing method described in the third embodiment, which will be described later.
  • Reference numeral 15b in FIG. 5 has a shape corresponding to reference numeral 15b in FIG.
  • the first PN junction is located closer to the gate electrode G than the second PN junction (see FIG. 3). With such a structure, gate characteristics can be adjusted.
  • the second base layer (P ++ ) 15b covers the bottom part 14a of the emitter layer (N + ) 14, so that the gate sensitivity of the thyristor can be further desensitized. Therefore, even if this thyristor is used in a protective circuit for preventing inrush current when an LED lighting is turned on, for example, it is possible to suppress malfunction of the protective circuit for preventing inrush current or malfunction due to minute noise. In addition to this, the critical off-voltage rise rate dv/dt tolerance also increases.
  • the method for manufacturing a thyristor according to [9] above forms the first P-type semiconductor layer (P + ) 11 under the first N-type semiconductor layer (N ⁇ ) 12, forming a second P-type semiconductor layer (P + ) 13 on the first N-type semiconductor layer (N ⁇ ) 12; forming a third P-type semiconductor layer (P ++ ) 15a and a fourth P-type semiconductor layer (P ++ ) 15b on the surface side of the second P-type semiconductor layer (P + ) 13; On the surface side of the second P-type semiconductor layer (P + ) 13, second N-type semiconductor layers (N + , N ++ ) 14; forming a gate electrode G on the third P-type semiconductor layer (P ++ ) 15a and forming a cathode electrode K on the second N-type semiconductor layer (N + ) 14; have
  • an N-type semiconductor wafer 9 is prepared.
  • isolation regions regions on both sides of the first N-type semiconductor layer (N ⁇ ) 12 are formed to partition the N-type semiconductor wafer 9 into a plurality of thyristor forming regions.
  • 1 and 3 show one thyristor chip after the N-type semiconductor wafer 9 is cut by dicing. Note that the N-type semiconductor wafer 9 includes a first N-type semiconductor layer (N ⁇ ) 12 .
  • the method for forming the isolation region described above is that both surfaces of the N-type semiconductor wafer 9 (the surface on the side of the second N-type semiconductor layer (emitter layer: N + ) 14 and the surface on the opposite side thereof) are formed by a deposition method. ) to introduce and diffuse a P+ type impurity.
  • P + -type impurities are introduced and diffused from both sides of the N-type semiconductor wafer 9 by a deposition method.
  • a first P-type semiconductor layer (P + ) 11 is formed under the first N-type semiconductor layer (N ⁇ ) 12 and a A second P-type semiconductor layer (1st base layer: P + ) 13 is formed.
  • P-type impurities are introduced and diffused on both surfaces of the semiconductor wafer 9 by a deposition method.
  • a third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a and a fourth P-type semiconductor layer (second 2nd base layer) are formed on the surface side of the 1st base layer (P + ) 13 .
  • P ++ ) 15 b are formed, and a fifth P-type semiconductor layer (P ++ ) 10 is formed on the back side of the first P-type semiconductor layer (P + ) 11 .
  • a mask (not shown) is formed on the surface of the 1st base layer (P + ) 13 .
  • This mask has an opening in the second 2nd base layer 15b except for the fourth P-type semiconductor layer (first 2nd base layer: P ++ ) 15a side.
  • an N-type impurity is introduced and diffused into the 1st base layer (P + ) 13 by a deposition method.
  • a second N-type semiconductor layer (emitter layer: N ++ ) 14 is formed on the surface side of the second 2nd base layer (P ++ ) 15b.
  • a second N-type semiconductor layer (N + , N ++ ) 14 can be formed on the surface side of the 1st base layer (P + ) 13 so as to partially overlap with the second 2nd base layer 15b.
  • the opposite conductivity type emitter layer (N ++ ) 14 in order to make the surface side of the second 2nd base layer (P ++ ) 15b the opposite conductivity type emitter layer (N ++ ) 14, The emitter layer (N ++ ) 14 on the surface side of the second 2nd base layer (P ++ ) 15b becomes a region with excessive N-type impurities, and the depth of this region is greater than that of the second 2nd base layer (P ++ ) 15b. Don't go too deep. That is, the boundary portion 14a between the emitter layer (N ++ ) 14 and the second 2nd base layer (P ++ ) 15b is slightly shallower than the second 2nd base layer (P ++ ) 15b (see FIG. 5).
  • a gate electrode G is formed on the third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a. This gate electrode is electrically connected to the first 2nd base layer (P ++ ) 15a.
  • the first 2nd base layer (P ++ ) 15a and the second 2nd base layer (P ++ ) 15b are formed on the surface side of the 1st base layer (P + ) 13 in the same process. be able to.
  • the third P-type semiconductor layer (first 2nd base layer: P ++ ) 15 a has an impurity concentration higher than that of the second P-type semiconductor layer (P + ) 13 .
  • a fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b is formed under the cathode electrode K and has an impurity concentration higher than that of the second P-type semiconductor layer (P + ) 13. .
  • the third P-type semiconductor layer (first 2nd base layer: P ++ ) 15a and the fourth P-type semiconductor layer (second 2nd base layer: P ++ ) 15b are the second P-type semiconductor layers.
  • the first 2nd base layer (P ++ ) 15a and the second N-type semiconductor layer (emitter layer: N + ) 14 are separated by the 1st base layer (P + ) 13 separated by
  • the first 2nd base layer (P ++ ) 15a connected to the gate electrode G and having a higher impurity concentration than the 1st base layer (P + ) 13, the 1st base layer (P + ) 13 and Since it has the second 2nd base layer (P ++ ) 15b which is in contact with each emitter layer (N + ) 14 and under the cathode electrode K and has a higher impurity concentration than the 1st base layer (P ++ ) 13, the thyristor can desensitize the gate sensitivity of

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Abstract

【課題】ゲート感度を鈍感度化させたサイリスタを提供する。 【解決手段】本発明は、第１のＰ型半導体層１１と、第１のＰ型半導体層に接して配置された第１のＮ型半導体層１２と、前記第１のＮ型半導体層に接して配置された第２のＰ型半導体層１３と、前記第２のＰ型半導体層に接して配置された第２のＮ型半導体層１４と、前記第２のＰ型半導体層に接して配置され、前記第２のＰ型半導体層より不純物濃度の高い第３のＰ型半導体層１５ａと、ゲート電極Ｇと、カソード電極Ｋと、前記第２のＰ型半導体層及び前記第２のＮ型半導体層それぞれに接し、前記第２のＰ型半導体層より不純物濃度の高い第４のＰ型半導体層１５ｂを有し、前記第３のＰ型半導体層と前記第４のＰ型半導体層は前記第２のＰ型半導体層によって分離され、前記第３のＰ型半導体層と前記第２のＮ型半導体層は前記第２のＰ型半導体層によって分離されているサイリスタである。

Description

サイリスタ及びその製造方法
　本発明は、サイリスタ及びその製造方法に関する。
　従来のサイリスタがＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用されている。
　しかし、高信頼度のパッシベーションに変更した場合、ゲート感度が高くなってしまう事例がある。そのようなサイリスタを使用した突入電流防止用保護回路では、動作異常が発生したり、微小なノイズにより誤動作してしまう恐れがある。そのため、ゲート感度を低くしたサイリスタが必要となる。これに関連した技術が特許文献１に開示されている。
特開２００５－１４２５１８号公報
　本発明の種々の態様は、ゲート感度を鈍感度化させたサイリスタ及びその製造方法を提供することを目的とする。
　以下に本発明の種々の態様について説明する。
［１］第１のＰ型半導体層と、
　第１のＰ型半導体層に接して配置された第１のＮ型半導体層と、
　前記第１のＮ型半導体層に接して配置され、前記第１のＰ型半導体層と分離された第２のＰ型半導体層と、
　前記第２のＰ型半導体層に接して配置された第２のＮ型半導体層と、
　前記第２のＰ型半導体層に接して配置され、前記第２のＰ型半導体層より不純物濃度の高い第３のＰ型半導体層と、
　前記第３のＰ型半導体層に電気的に接続されたゲート電極と、
　前記第２のＮ型半導体層に電気的に接続されたカソード電極と、
　前記第２のＰ型半導体層及び前記第２のＮ型半導体層それぞれに接し、且つ前記カソード電極の下に配置され、前記第２のＰ型半導体層より不純物濃度の高い第４のＰ型半導体層と、
を有し、
　前記第３のＰ型半導体層と前記第４のＰ型半導体層は、前記第２のＰ型半導体層によって分離されており、
　前記第３のＰ型半導体層と前記第２のＮ型半導体層は、前記第２のＰ型半導体層によって分離されていることを特徴とするサイリスタ。
［２］上記［１］において、
　平面視において前記第４のＰ型半導体層は、前記第３のＰ型半導体層の側に配置されていることを特徴とするサイリスタ。
［３］上記［１］又は［２］において、
　前記第４のＰ型半導体層と前記第２のＮ型半導体層の底部の一部とで第１のＰＮ接合が形成され、
　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第１の底部とで第２のＰＮ接合が形成され、
　平面視において前記第１のＰＮ接合は前記第２のＰＮ接合よりゲート電極Ｇ側に位置していることを特徴とするサイリスタ。
［４］上記［１］から［３］のいずれか一項において、
　前記第４のＰ型半導体層は、前記第２のＮ型半導体層の底部の一部及び前記ゲート電極側の側部を覆うように配置されていることを特徴とするサイリスタ。
［５］上記［１］又は［２］において、
　前記第４のＰ型半導体層と前記第２のＮ型半導体層の底部の一部とで第１のＰＮ接合が形成され、
　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第１の底部とで第２のＰＮ接合が形成され、
　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第２の底部とで第３のＰＮ接合が形成され、
　前記第２のＮ型半導体層の底部の一部の不純物濃度は、前記第１及び第２の底部の各々より高く、
　平面視において前記第１のＰＮ接合は前記第２のＰＮ接合よりゲート電極側に位置し、且つ前記第３のＰＮ接合は前記第１のＰＮ接合よりゲート電極側に位置することを特徴とするサイリスタ。
［６］上記［１］、［２］及び［５］のいずれか一項において、
　前記第４のＰ型半導体層は、前記第２のＮ型半導体層の底部の一部を覆い、且つ前記ゲート電極側の側部を覆わないように配置されていることを特徴とするサイリスタ。
［７］上記［１］から［６］のいずれか一項において、
　前記第２のＮ型半導体層の不純物濃度は、前記第４のＰ型半導体層と接触しない部分より接触する部分の方が高いことを特徴とするサイリスタ。
［８］上記［１］から［７］のいずれか一項において、
　平面視において、前記第２のＮ型半導体層の面積に対する前記第２のＮ型半導体層と接触する第４のＰ型半導体層の面積の比率は、１０％以上９９％以下であることを特徴とするサイリスタ。
［９］第１のＮ型半導体層の下に第１のＰ型半導体層を形成し、前記第１のＮ型半導体層の上に第２のＰ型半導体層を形成する工程と、
　前記第２のＰ型半導体層の表面側に第３のＰ型半導体層及び第４のＰ型半導体層を形成する工程と、
　前記第２のＰ型半導体層の表面側に、前記第４のＰ型半導体層と一部が重なるように第２のＮ型半導体層を形成する工程と、
　前記第３のＰ型半導体層上にゲート電極を形成するとともに、前記第２のＮ型半導体層上にカソード電極を形成する工程と、
を有することを特徴とするサイリスタの製造方法。
［１０］上記［９］において、
　前記第３のＰ型半導体層は、前記第２のＰ型半導体層より高い不純物濃度を有し、
　前記第４のＰ型半導体層は、前記カソード電極の下に形成され、前記第２のＰ型半導体層より高い不純物濃度を有し、
　前記第３のＰ型半導体層と前記第４のＰ型半導体層は、前記第２のＰ型半導体層によって分離され、
　前記第３のＰ型半導体層と前記第２のＮ型半導体層は、前記第２のＰ型半導体層によって分離されることを特徴とするサイリスタの製造方法。
　本発明の種々の態様によれば、ゲート感度を鈍感度化させたサイリスタ及びその製造方法を提供することができる。
　以下に詳細に説明する。
　本発明の上記［１］のサイリスタによれば、ゲート電極に接続された、第２のＰ型半導体層より不純物濃度が高い第３のＰ型半導体層と、第２のＰ型半導体層及び第２のＮ型半導体層それぞれに接し、且つカソード電極の下に配置され、第２のＰ型半導体層より不純物濃度が高い第４のＰ型半導体層を有するため、サイリスタのゲート感度を鈍感度化させることができる。
　本発明の上記［２］のサイリスタによれば、平面視において、第４のＰ型半導体層は、第３のＰ型半導体層の側に配置されることで、サイリスタのゲート感度をより鈍感度化させることができる。
　本発明の上記［３］のサイリスタによれば、平面視において第１のＰＮ接合は第２のＰＮ接合よりゲート電極側に位置することで、サイリスタのゲート感度をより鈍感度化させることができる。
　本発明の上記［４］のサイリスタによれば、第４のＰ型半導体層は、第２のＮ型半導体層の底部の一部及びゲート電極側の側部を覆うように配置されることで、サイリスタのゲート感度をより鈍感度化させることができる。
本発明の一態様に係るサイリスタを示す断面図である。 （Ａ）は、図１に示すサイリスタの表面側の第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂの平面図、（Ｂ）は、図１に示すサイリスタの表面側の第２のＮ型半導体層（エミッタ層：Ｎ＋）１４を示す平面図である。 本発明の一態様に係るサイリスタを示す断面図である。 （Ａ）は、図３に示すサイリスタの表面側の第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂの平面図、（Ｂ）は、図３に示すサイリスタの表面側の第２のＮ型半導体層（エミッタ層：Ｎ＋）１４を示す平面図である。 図１に示すサイリスタの第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の不純物濃度を説明するためにエミッタ層（Ｎ＋）１４の付近を拡大した部分断面図である。 本発明の構造１、本発明の構造２及び従来の構造の各々のサイリスタのサンプルのdv／ｄｔ耐量を示す図である。
　以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　（第１の実施形態）
　図１は、本発明の一態様に係るサイリスタを示す断面図である。図２（Ａ）は、図１に示すサイリスタの表面側の第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂの平面図であり、図２（Ｂ）は、図１に示すサイリスタの表面側の第２のＮ型半導体層（エミッタ層：Ｎ＋）１４を示す平面図である。図１に示すサイリスタを上から視た平面図とすると複数の層が重なり合っているため、図２（Ａ）、（Ｂ）を分かりやすくするために、特定の層を平面視した場合を図示している。
　本発明の一態様に係る上記［１］のサイリスタは、第１のＰ型半導体層（Ｐ＋）１１と、
　第１のＰ型半導体層（Ｐ＋）１１に接して配置され、第１のＰ型半導体層（Ｐ＋）１１と分離された第１のＮ型半導体層（Ｎ－）１２と、
　前記第１のＮ型半導体層（Ｎ－）１２に接して配置された第２のＰ型半導体層（Ｐ＋）１３と、
　前記第２のＰ型半導体層１３に接して配置された第２のＮ型半導体層（Ｎ＋）１４と、
　前記第２のＰ型半導体層（Ｐ＋）１３に接して配置され、前記第２のＰ型半導体層（Ｐ＋）１３より不純物濃度の高い第３のＰ型半導体層（Ｐ＋＋）１５ａと、
　前記第３のＰ型半導体層（Ｐ＋＋）１５ａに電気的に接続されたゲート電極Ｇと、
　前記第２のＮ型半導体層（Ｎ＋）１４に電気的に接続されたカソード電極Ｋと、
　前記第２のＰ型半導体層（Ｐ＋）１３及び前記第２のＮ型半導体層（Ｎ＋）１４それぞれに接し、且つ前記カソード電極Ｋの下に配置され、前記第２のＰ型半導体層（Ｐ＋）１３より不純物濃度の高い第４のＰ型半導体層（Ｐ＋＋）１５ｂと、
を有し、
　前記第３のＰ型半導体層（Ｐ＋＋）１５ａと前記第４のＰ型半導体層（Ｐ＋＋）１５ｂは、前記第２のＰ型半導体層（Ｐ＋）１３によって分離されており、
　前記第３のＰ型半導体層（Ｐ＋＋）１５ａと前記第２のＮ型半導体層（Ｎ＋）１４は、前記第２のＰ型半導体層（Ｐ＋）１３によって分離されている。
　以下に詳細に説明する。
　図１に示すサイリスタはＮ型半導体ウェーハ９を有し、このＮ型半導体ウェーハ９は第１のＰ型半導体層（Ｐ＋）１１を有している。なお、図１及び図２は、Ｎ型半導体ウェーハ９をダイシングカットした後の１つのサイリスタのチップを示している。
　図１に示すように、第１のＰ型半導体層（Ｐ＋）１１上には第１のＮ型半導体層（Ｎ－）１２が接して配置されている。
　第１のＮ型半導体層（Ｎ－）１２上には第２のＰ型半導体層（1stベース層：Ｐ＋）１３が接して配置されている。なお、第１のＰ型半導体層（Ｐ＋）１１と第２のＰ型半導体層（Ｐ＋）１３の濃度は、同じでもよいし、どちらが高くてもよい。また、第１のＰ型半導体層（Ｐ＋）１１と第２のＰ型半導体層（Ｐ＋）１３の各々の濃度範囲は、１×１０１６ａｔｏｍｓ・ｃｍ－３から５×１０１８ａｔｏｍｓ・ｃｍ－３までの間であるとよい。
　第２のＰ型半導体層（1stベース層：Ｐ＋）１３上には第２のＮ型半導体層（エミッタ層：Ｎ＋）１４が接して配置されている。エミッタ層（Ｎ＋）１４の平面形状は、図２（Ｂ）に示されている。
　また第２のＰ型半導体層（1stベース層：Ｐ＋）１３上には第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａが接して配置されており、第１の2ndベース層（Ｐ＋＋）１５ａは1stベース層（Ｐ＋）１３より不純物濃度が高い。
　第３のＰ型半導体層（Ｐ＋＋）１５ａ上にはゲート電極Ｇが電気的に接続されている。
ゲート電極ＧはＡｌにより形成されているとよい。
　第２のＮ型半導体層（Ｎ＋）１４上にはカソード電極Ｋが電気的に接続されている。カソード電極ＫはＡｌにより形成されているとよい。
　第２のＰ型半導体層（1stベース層：Ｐ＋）１３上には、1stベース層１３及び第２のＮ型半導体層（エミッタ層：Ｎ＋）１４それぞれに接する第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂが配置されている。この第２の2ndベース層（Ｐ＋＋）１５ｂはカソード電極Ｋの下に配置されている（図２及び図３参照）。また第２の2ndベース層（Ｐ＋＋）１５ｂは1stベース層（Ｐ＋）１３より不純物濃度が高い。第２の2ndベース層（Ｐ＋＋）１５ｂの平面形状は図２（Ａ）に示されている。
　第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａと第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、第２のＰ型半導体層（１stベース層：Ｐ＋）１３によって分離されている。また第１の2ndベース層（Ｐ＋＋）１５ａと第２のＮ型半導体層（エミッタ層：Ｎ＋）１４は、１stベース層（Ｐ＋）１３によって分離されている。
　また、図１に示すように、エミッタ層（Ｎ＋）１４、1stベース層（Ｐ＋）１３、及び第１の2ndベース層（Ｐ＋＋）１５ａの上にはＳｉＯ２膜２１が形成されている。カソード電極Ｋは、エミッタ層（Ｎ＋）１４及びＳｉＯ２膜２１の上に形成されている。ゲート電極Ｇは、第１の2ndベース層（Ｐ＋＋）１５ａ及びＳｉＯ２膜２１の上に形成されている。また、第１のＮ型半導体層（Ｎ－）１２、1stベース層（Ｐ＋）１３、エミッタ層（Ｎ＋）１４、及び第１の2ndベース層（Ｐ＋＋）１５ａの各々の端にはガラスパッシベーション膜２２が形成されている。また、カソード電極Ｋとゲート電極Ｇとの間にはガラスパッシベーション膜２２ａが形成されている。
　本実施形態によれば、ゲート電極Ｇに接続された、１stベース層（Ｐ＋）１３より不純物濃度が高い第１の2ndベース層（Ｐ＋＋）１５ａと、１stベース層（Ｐ＋）１３及びエミッタ層（Ｎ＋）１４それぞれに接し、且つカソード電極Ｋの下に配置され、１stベース層（Ｐ＋）１３より不純物濃度が高い第２の2ndベース層（Ｐ＋＋）１５ｂを有するため、サイリスタのゲート感度を鈍感度化させることができる。その結果、このサイリスタを例えばＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用した場合でも、その突入電流防止用保護回路の動作異常や微小なノイズによる誤動作の発生を抑制することができる。これに加えて、臨界オフ電圧上昇率 dv/dt耐量も上昇する。この詳細は後述する。
　また、第１の2ndベース層（Ｐ＋＋）１５ａと第２の2ndベース層（Ｐ＋＋）１５ｂを、１stベース層１３によって分離することで、サイリスタのゲート感度をより鈍感度化させることができる。
　上記のdv/dt耐量も上昇する理由は以下のとおりである。
　サイリスタは、Ａ－Ｋ間（アノードＡとカソードＫ間）をオンさせるためにＧ（ゲート）電流が必要となる。サイリスタをオン動作させず、アノードＡをプラスに印加した場合、図２に示す第１のＮ型半導体層（Ｎ－）１２と１stベース層（Ｐ＋）１３の接合部の空乏層が広がる。これがコンデンサ容量Ｃである。このコンデンサ容量Ｃをチャージするためにサイリスタ内部に電子の動きが生じる。このチャージ電流がＧ電流と同じ振る舞いをする。この電流ｉは以下の式で決まる。
　ｉ＝Ｃ・（dv/dt）
　従って、dv/dt値が高いほど電流が大きくなり、Ｇ電流を流さなくてもオン動作(誤動作)しやすくなる。
　よって、ゲート感度を鈍感度化させることにより、dv/dt値が高く、大きなチャージ電流が流れてもオン動作しづらい構造とすることができる。
　図６は、本発明の構造１、本発明の構造２及び従来の構造の各々のサイリスタのサンプルのdv／ｄｔ耐量を示す図である。本発明の構造１及び本発明の構造２は、図１に示す構造のサイリスタである。本発明の構造２は、図１に示す本発明の一態様に係るサイリスタにおいて図２（Ｂ）に示すエミッタ層（Ｎ＋）１４の面積に対するエミッタ層（Ｎ＋）１４と接触する図２（Ａ）に示す第２の2ndベース層（Ｐ＋＋）１５ｂの面積の比率が本発明の構造１のそれより大きい点のみが異なり、その他の点で両者は同一の構造である。従来の構造は、図１に示す第２の2ndベース層（Ｐ＋＋）１５ｂが無い点が本発明の構造１及び本発明の構造２と異なり、その他の点は同一の構造である。
　図６に示すように、第２の2ndベース層（Ｐ＋＋）１５ｂがあることによってｄｖ／ｄｔ耐量が上昇することが確認され、エミッタ層（Ｎ＋）１４と接触する第２の2ndベース層（Ｐ＋＋）１５ｂの面積が広いほど、ｄｖ／ｄｔ耐量が上昇することが確認された。
　また、平面視において、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａの側に配置されている（図１～図４参照）。これにより、サイリスタのゲート感度をより鈍感度化させることができる。
　図１に示すように、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂと第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の底部の一部１４ａとで第１のＰＮ接合が形成される。また第２のＰ型半導体層（1stベース層：Ｐ＋）１３とエミッタ層（Ｎ＋）１４の底部の一部１４ａ以外の底部１４ｃとで第２のＰＮ接合が形成される。
　平面視において第１のＰＮ接合は第２のＰＮ接合よりゲート電極Ｇ側に位置している（図１参照）。これにより、サイリスタのゲート感度をより鈍感度化させることができる。その結果、このサイリスタを例えばＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用した場合でも、その突入電流防止用保護回路の動作異常や微小なノイズによる誤動作の発生を抑制することができる。これに加えて、臨界オフ電圧上昇率 dv/dt耐量も上昇する。
　第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の底部の一部１４ａ及びゲート電極Ｇ側の側部１４ｂを覆うように配置されている。これにより、サイリスタのゲート感度をより鈍感度化させることができる。従って、このサイリスタを例えばＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用した場合でも、その突入電流防止用保護回路の動作異常や微小なノイズによる誤動作の発生を抑制することができる。これに加えて、臨界オフ電圧上昇率 dv/dt耐量も上昇する。
　図５は、図１に示すサイリスタの第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の不純物濃度を説明するためにエミッタ層（Ｎ＋）１４の付近を拡大した部分断面図である。
　第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の不純物濃度は、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂと接触しない部分より接触する部分の方が高くてもよい。詳細には、第２の2ndベース層（Ｐ＋＋）１５ｂ上に位置する第２のＮ型半導体層（Ｎ＋＋）１４の不純物濃度は、第２の2ndベース層（Ｐ＋＋）１５ｂが下に存在しない第２のＮ型半導体層（Ｎ＋）１４の不純物濃度より高い。また、図５に示すように、この半導体装置（サイリスタ）は、第２のＮ型半導体層（Ｎ＋＋）１４と第２の2ndベース層（Ｐ＋＋）１５ｂ及び第２のＰ型半導体層（1stベース層：Ｐ＋）１３と第１のＮ型半導体層（Ｎ－）１２の接合部のＮＰＮ－Ｔｒを備えた構造を有する。このような図５の構造とすることで、このＮＰＮ－Ｔｒ電流増幅率を変更することができ、ゲート感度を鈍感度化した上で更に感度調整が容易となる。
　平面視において、図２（Ａ）、（Ｂ）に示すように、第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の面積に対する第２のＮ型半導体層（Ｎ＋）１４と接触する第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂの面積の比率は、１０％以上９９％以下であるとよい。これにより、サイリスタのゲート感度をより鈍感度化させることができる。従って、このサイリスタを例えばＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用した場合でも、その突入電流防止用保護回路の動作異常や微小なノイズによる誤動作の発生を抑制することができる。これに加えて、臨界オフ電圧上昇率 dv/dt耐量も上昇する。
　（第２の実施形態）
　図３は、本発明の一態様に係るサイリスタを示す断面図であり、図１と同一部分には同一符号を付し、同一部分の説明は省略する。
　第４のＰ型半導体層（Ｐ＋＋）１５ｂと第２のＮ型半導体層（Ｎ＋）１４の底部の一部（Ｎ＋＋）１４ａとで第１のＰＮ接合が形成されている。また第２のＰ型半導体層（Ｐ＋）１３と第２のＮ型半導体層（Ｎ＋）１４の底部の一部１４ａ以外の第１の底部（Ｎ＋）１４ｃとで第２のＰＮ接合が形成されている。また第２のＰ型半導体層（Ｐ＋）１３と第２のＮ型半導体層（Ｎ＋）１４の底部の一部１４ａ以外の第２の底部（Ｎ＋）１４ｄとで第３のＰＮ接合が形成されている。第２のＮ型半導体層（Ｎ＋）１４の底部の一部（Ｎ＋＋）１４ａの不純物濃度は、第１及び第２の底部（Ｎ＋）１４ｃ，１４ｄの各々より高く導入されている。平面視において上記の第１のＰＮ接合は上記の第２のＰＮ接合よりゲート電極Ｇ側に位置し、且つ上記の第３のＰＮ接合は上記の第１のＰＮ接合よりゲート電極Ｇ側に位置している。
　以下に詳細に説明する。
　図３に示すように、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂと第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の底部の一部（Ｎ＋＋）１４ａとで第１のＰＮ接合が形成される。また第２のＰ型半導体層（1stベース層：Ｐ＋）１３とエミッタ層（Ｎ＋）１４の底部の一部１４ａ以外の第１の底部（Ｎ＋）１４ｃとで第２のＰＮ接合が形成される。また1stベース層（Ｐ＋）１３とエミッタ層（Ｎ＋）１４の底部の一部１４ａ以外の第２の底部（Ｎ＋）１４ｄとで第３のＰＮ接合が形成される。
　第２のＮ型半導体層（Ｎ＋）１４の底部の一部（Ｎ＋＋）１４ａの不純物濃度は、第１及び第２の底部（Ｎ＋）１４ｃ，１４ｄの各々より高い（図３，図５参照）。これは、後述する第３の実施形態で説明する製造方法によって製造されるためである。なお、図５の参照符号１５ｂは、図１の参照符号１５ｂに対応する形状となっている。
　本実施形態においても第１の実施形態と同様の効果を得ることができる。
　また、平面視において第１のＰＮ接合は第２のＰＮ接合よりゲート電極Ｇ側に位置している（図３参照）。このような構造とすることで、ゲート特性を調整することができる。
　図３に示す第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、第２のＮ型半導体層（エミッタ層：Ｎ＋）１４の底部の一部１４ａを覆い、且つゲート電極Ｇ側の側部１４ｂを覆わないように配置されている。
　本実施形態によれば、第２の2ndベース層（Ｐ＋＋）１５ｂがエミッタ層（Ｎ＋）１４の底部の一部１４ａを覆うため、サイリスタのゲート感度をより鈍感度化させることができる。従って、このサイリスタを例えばＬＥＤ照明の点灯時の突入電流防止用保護回路内に使用した場合でも、その突入電流防止用保護回路の動作異常や微小なノイズによる誤動作の発生を抑制することができる。これに加えて、臨界オフ電圧上昇率dv/dt耐量も上昇する。
　（第３の実施形態：サイリスタの製造方法）
　本発明の一態様に係る上記［９］のサイリスタの製造方法は、第１のＮ型半導体層（Ｎ－）１２の下に第１のＰ型半導体層（Ｐ＋）１１を形成し、第１のＮ型半導体層（Ｎ－）１２の上に第２のＰ型半導体層（Ｐ＋）１３を形成する工程と、
　第２のＰ型半導体層（Ｐ＋）１３の表面側に第３のＰ型半導体層（Ｐ＋＋）１５ａ及び第４のＰ型半導体層（Ｐ＋＋）１５ｂを形成する工程と、
　第２のＰ型半導体層（Ｐ＋）１３の表面側に、前記第４のＰ型半導体層（Ｐ＋＋）１５ｂと一部が重なるように第２のＮ型半導体層（Ｎ＋，Ｎ＋＋）１４を形成する工程と、
　第３のＰ型半導体層（Ｐ＋＋）１５ａ上にゲート電極Ｇを形成するとともに、第２のＮ型半導体層（Ｎ＋）１４上にカソード電極Ｋを形成する工程と、
を有する。
　以下に詳細に説明する。
　まず、図１に示すように、Ｎ型半導体ウェーハ９を用意する。
　次に、Ｎ型半導体ウェーハ９を複数のサイリスタ形成領域に区画するアイソレーション領域（第１のＮ型半導体層（Ｎ－）１２の両側の領域）を形成する。なお、図１及び図３は、Ｎ型半導体ウェーハ９をダイシングカットした後の１つのサイリスタのチップを示している。なお、Ｎ型半導体ウェーハ９は第１のＮ型半導体層（Ｎ－）１２を含む。
　ここで、上記のアイソレーション領域の形成方法は、デポジション法により、Ｎ型半導体ウェーハ９の両面（第２のＮ型半導体層（エミッタ層：Ｎ＋）１４側の面及びその逆側の面）からＰ＋型の不純物を導入し拡散させるというものである。
　次に、上記のＮ型半導体ウェーハ９の両面からＰ＋型の不純物をデポジション法により導入し拡散させる。これにより、第１のＮ型半導体層（Ｎ－）１２の下には第１のＰ型半導体層（Ｐ＋）１１が形成され、第１のＮ型半導体層（Ｎ－）１２の上には第２のＰ型半導体層（1stベース層：Ｐ＋）１３が形成される。
　次に、第２のＰ型半導体層（Ｐ＋）１３の上に図示せぬマスクを形成した後、半導体ウェーハ９の両面にデポジション法によりＰ型の不純物を導入し拡散させる。これにより、1stベース層（Ｐ＋）１３の表面側には第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａ及び第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂが形成され、第１のＰ型半導体層（Ｐ＋）１１の裏面側には第５のＰ型半導体層（Ｐ＋＋）１０が形成される。
　次に、上記のマスクを除去し、第２のＰ型半導体層（1stベース層：Ｐ＋）１３の表面に図示せぬマスクを形成した後、1stベース層（Ｐ＋）１３にデポジション法によりＮ型の不純物を導入し拡散させる。これにより、1stベース層（Ｐ＋）１３の表面側に、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂと一部が重なるように第２のＮ型半導体層（エミッタ層：Ｎ＋）１４が形成される。（図１及び図２（Ａ）、（Ｂ）参照）。
　次に、上記のマスクを除去し、1stベース層（Ｐ＋）１３の表面に図示せぬマスクを形成する。このマスクは第２の2ndベース層１５ｂの第４のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａ側を除く部分が開口されている。次いで、1stベース層（Ｐ＋）１３にデポジション法によりＮ型の不純物を導入し拡散させる。これにより、図５に示すように、第２の2ndベース層（Ｐ＋＋）１５ｂの表面側に第２のＮ型半導体層（エミッタ層：Ｎ＋＋）１４を形成する。これにより、1stベース層（Ｐ＋）１３の表面側に、第２の2ndベース層１５ｂと一部が重なるように第２のＮ型半導体層（Ｎ＋，Ｎ＋＋）１４を形成できる。このように第２の2ndベース層（Ｐ＋＋）１５ｂを形成した後に、その第２の2ndベース層（Ｐ＋＋）１５ｂの表面側を逆導電型のエミッタ層（Ｎ＋＋）１４にするため、第２の2ndベース層（Ｐ＋＋）１５ｂの表面側のエミッタ層（Ｎ＋＋）１４はＮ型不純物が過多の領域となり、この領域の深さは第２の2ndベース層（Ｐ＋＋）１５ｂより深くならないようにする。つまり、エミッタ層（Ｎ＋＋）１４と第２の2ndベース層（Ｐ＋＋）１５ｂとの境界部分１４ａは、第２の2ndベース層（Ｐ＋＋）１５ｂよりわずかに浅い（図５参照）。
　次に、上記のマスクを除去し、第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａ上にゲート電極Ｇを形成する。このゲート電極は第１の2ndベース層（Ｐ＋＋）１５ａに電気的に接続される。
　本実施形態においても第１の実施形態と同様の効果を得ることができる。
　また、本実施形態によれば、1stベース層（Ｐ＋）１３の表面側に第１の2ndベース層（Ｐ＋＋）１５ａ及び第２の2ndベース層（Ｐ＋＋）１５ｂを同一工程で形成することができる。
　また、第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａは、第２のＰ型半導体層（Ｐ＋）１３より高い不純物濃度を有する。
　また、第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、カソード電極Ｋの下に形成され、第２のＰ型半導体層（Ｐ＋）１３より高い不純物濃度を有する。
　また、第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）１５ａと第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）１５ｂは、第２のＰ型半導体層（1stベース層：Ｐ＋）１３によって分離され、第１の2ndベース層（Ｐ＋＋）１５ａと第２のＮ型半導体層（エミッタ層：Ｎ＋）１４は、1stベース層（Ｐ＋）１３によって分離される。
　本実施形態によれば、ゲート電極Ｇに接続された、１stベース層（Ｐ＋）１３より不純物濃度が高い第１の2ndベース層（Ｐ＋＋）１５ａと、１stベース層（Ｐ＋）１３及びエミッタ層（Ｎ＋）１４それぞれに接し、且つカソード電極Ｋの下に配置され、１stベース層（Ｐ＋）１３より不純物濃度が高い第２の2ndベース層（Ｐ＋＋）１５ｂを有するため、サイリスタのゲート感度を鈍感度化させることができる。
　１１　第１のＰ型半導体層（Ｐ＋）
　１２　第１のＮ型半導体層（Ｎ－）
　１３　第２のＰ型半導体層（1stベース層：Ｐ＋）
　１４　第２のＮ型半導体層（エミッタ層：Ｎ＋）
　１４ａ　第２のＮ型半導体層（Ｎ＋）の底部の一部（Ｎ＋＋）
　１４ｂ　ゲート電極側の側部
　１４ｃ　第２のＮ型半導体層（Ｎ＋）の底部の一部以外の第１の底部（Ｎ＋）
　１４ｄ　第２のＮ型半導体層の底部の一部以外の第２の底部（Ｎ＋）
　１５ａ　第３のＰ型半導体層（第１の2ndベース層：Ｐ＋＋）
　１５ｂ　第４のＰ型半導体層（第２の2ndベース層：Ｐ＋＋）
　Ｇ　ゲート電極
　Ｋ　カソード電極

Claims (10)

  1. 　第１のＰ型半導体層と、
    　第１のＰ型半導体層に接して配置された第１のＮ型半導体層と、
    　前記第１のＮ型半導体層に接して配置され、前記第１のＰ型半導体層と分離された第２のＰ型半導体層と、
    　前記第２のＰ型半導体層に接して配置された第２のＮ型半導体層と、
    　前記第２のＰ型半導体層に接して配置され、前記第２のＰ型半導体層より不純物濃度の高い第３のＰ型半導体層と、
    　前記第３のＰ型半導体層に電気的に接続されたゲート電極と、
    　前記第２のＮ型半導体層に電気的に接続されたカソード電極と、
    　前記第２のＰ型半導体層及び前記第２のＮ型半導体層それぞれに接し、且つ前記カソード電極の下に配置され、前記第２のＰ型半導体層より不純物濃度の高い第４のＰ型半導体層と、
    を有し、
    　前記第３のＰ型半導体層と前記第４のＰ型半導体層は、前記第２のＰ型半導体層によって分離されており、
    　前記第３のＰ型半導体層と前記第２のＮ型半導体層は、前記第２のＰ型半導体層によって分離されていることを特徴とするサイリスタ。
  2. 　請求項１において、
    　平面視において前記第４のＰ型半導体層は、前記第３のＰ型半導体層の側に配置されていることを特徴とするサイリスタ。
  3. 　請求項１又は２において、
    　前記第４のＰ型半導体層と前記第２のＮ型半導体層の底部の一部とで第１のＰＮ接合が形成され、
    　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第１の底部とで第２のＰＮ接合が形成され、
    　平面視において前記第１のＰＮ接合は前記第２のＰＮ接合よりゲート電極Ｇ側に位置していることを特徴とするサイリスタ。
  4. 　請求項１又は２において、
    　前記第４のＰ型半導体層は、前記第２のＮ型半導体層の底部の一部及び前記ゲート電極側の側部を覆うように配置されていることを特徴とするサイリスタ。
  5. 　請求項１又は２において、
    　前記第４のＰ型半導体層と前記第２のＮ型半導体層の底部の一部とで第１のＰＮ接合が形成され、
    　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第１の底部とで第２のＰＮ接合が形成され、
    　前記第２のＰ型半導体層と前記第２のＮ型半導体層の底部の一部以外の第２の底部とで第３のＰＮ接合が形成され、
    　前記第２のＮ型半導体層の底部の一部の不純物濃度は、前記第１及び第２の底部の各々より高く、
    　平面視において前記第１のＰＮ接合は前記第２のＰＮ接合よりゲート電極側に位置し、且つ前記第３のＰＮ接合は前記第１のＰＮ接合よりゲート電極側に位置することを特徴とするサイリスタ。
  6. 　請求項１又は２において、
    　前記第４のＰ型半導体層は、前記第２のＮ型半導体層の底部の一部を覆い、且つ前記ゲート電極側の側部を覆わないように配置されていることを特徴とするサイリスタ。
  7. 　請求項１又は２において、
    　前記第２のＮ型半導体層の不純物濃度は、前記第４のＰ型半導体層と接触しない部分より接触する部分の方が高いことを特徴とするサイリスタ。
  8. 　請求項１又は２において、
    　平面視において、前記第２のＮ型半導体層の面積に対する前記第２のＮ型半導体層と接触する第４のＰ型半導体層の面積の比率は、１０％以上９９％以下であることを特徴とするサイリスタ。
  9. 　第１のＮ型半導体層の下に第１のＰ型半導体層を形成し、前記第１のＮ型半導体層の上に第２のＰ型半導体層を形成する工程と、
    　前記第２のＰ型半導体層の表面側に第３のＰ型半導体層及び第４のＰ型半導体層を形成する工程と、
    　前記第２のＰ型半導体層の表面側に、前記第４のＰ型半導体層と一部が重なるように第２のＮ型半導体層を形成する工程と、
    　前記第３のＰ型半導体層上にゲート電極を形成するとともに、前記第２のＮ型半導体層上にカソード電極を形成する工程と、
    を有することを特徴とするサイリスタの製造方法。
  10. 　請求項９において、
    　前記第３のＰ型半導体層は、前記第２のＰ型半導体層より高い不純物濃度を有し、
    　前記第４のＰ型半導体層は、前記カソード電極の下に形成され、前記第２のＰ型半導体層より高い不純物濃度を有し、
    　前記第３のＰ型半導体層と前記第４のＰ型半導体層は、前記第２のＰ型半導体層によって分離され、
    　前記第３のＰ型半導体層と前記第２のＮ型半導体層は、前記第２のＰ型半導体層によって分離されることを特徴とするサイリスタの製造方法。
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