KR100625362B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

과도 전압 억제 소자 및 그 제조 방법 Download PDF

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KR100625362B1
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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로서, 소형화하기 쉽고, 전류가 수평 방향 및 수직 방향으로 모두 흐를 수 있음으로써, 효율을 향상시킬 수 있도록, 판상의 P+ 섭스트레이트와, P+ 섭스트레이트의 상면에 일정 두께로 형성된 P- 에피층과, P- 에피층의 둘레에 상면에서 상기 P+ 섭스트레이트까지 형성된 P+ 격리층과, P- 에피층의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 P+ 격리층에 접하여 형성된 P+ 둘레 영역과, P- 에피층의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 상기 P+ 둘레 영역에 접하여 형성된 N+ 영역과, N+ 영역의 상면으로부터 일정 깊이까지 형성된 P+ 중앙 영역을 포함한다.
과도 전압 억제 소자, P+ 섭스트레이트, P- 에피층, N+ 영역, P+ 중앙 영역

Description

과도 전압 억제 소자 및 그 제조 방법{Transient voltage suppressor and its manufacturing method}
도 1은 통상적인 과도 전압 억제 소자의 등가 회로도이다.
도 2a는 종래의 과도 전압 억제 소자를 도시한 평면도이고, 도 2b는 도 2a의 2-2선 단면도이다.
도 3a는 본 발명에 의한 과도 전압 억제 소자를 도시한 평면도이고, 도 3b는 도 3a의 3-3선 단면도이다.
도 4a는 섭스트레이트에 대하여 메탈 전극이 +극일 경우, 도 4b는 섭스트레이트에 대하여 메탈 전극이 -극일 경우의 전류 흐름 통로를 도시한 것이다.
도 5a 내지 5d는 본 발명에 의한 과도 전압 억제 소자의 제조 방법을 도시한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 의한 과도 전압 억제 소자
110; P+ 섭스트레이트 120; P- 에피층
130; P+ 격리층 140; P+ 둘레 영역
150; N+ 영역 160; P+ 중앙 영역
170; 메탈 패드 180; 절연막
190; 마스크
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게 설명하면 소형화하기 쉽고, 전류가 수평 방향 및 수직 방향으로 모두 흐를 수 있음으로써, 효율을 향상시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도1을 참조하면, 통상적인 과도 전압 억제 소자의 등가 회로가 도시되어 있다. 도시된 바와 같이 일측에는 역방향 전류를 이용하는 제1제너 다이오드(ZD1')가 연결되고, 타측에도 역방향 전류를 이용하는 제2제너다이오드(ZD2')가 서로 마주하며 연결되어 있다. 이러한 회로는 예를 들면, 상기 제1제너 다이오드(ZD1')의 입력측이 +극이 되고, 제2제너 다이오드(ZD2')의 출력측이 -극이 될 수 있다. 따라서, 상기 회로가 부하와 병렬로 연결되면 갑작스런 과도 전압 및 전류가 상기 부하로 흐르는 대신 상기 제1제너 다이오드(ZD1') 및 제2제너 다이오드(Z2D')로 흘러, 과도 전압 및 전류로부터 상기 부하를 보호하게 된다. 물론, 이러한 회로는 그 역방향으로 흐르는 과도 전압 및 전류로부터도 부하를 보호하게 된다.
도2a를 참조하면, 종래의 과도 전압 억제 소자(10')를 도시한 평면도가 도시되어 있고, 도2b를 참조하면 도2a의 2-2선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 과도 전압 억제 소자(10')는 P형 섭스트레이트 (12')와, 상기 P형 섭스트레이트(12') 위에 형성된 N-형 에피층(14')과, 상기 섭스트레이트(12') 및 에피층(14') 사이에 확산 형성된 N+형 매입층(16')과, 상기 N-형 에피층(14')을 감싸는 형태로 상기 섭스트레이트(12')까지 형성된 P+형 분리 영역(18')과, 상기 에피층(14')에 일정 깊이로 이온주입 또는 확산 형성된 P+형 애노드 영역(20')과, 상기 P+형 애노드 영역(20')과 일정 거리 이격된 채 상기 에피층(14')에 일정 깊이로 이온주입 또는 확산 형성된 P+형 캐소드 영역(30')으로 이루어져 있다.
물론, 상기 각각 P+형 애노드 영역(20')과 P+형 캐소드 영역(30')에는 + 메탈 패드(21') 및 - 메탈 패드(31')가 부착되고, 상기 + 메탈 패드(21') 및 - 메탈 패드(31')를 제외한 상부 표면 전체는 절연막(60')이 덮여 있다.
이러한 과도 전압 억제 소자(10')는 상기 + 메탈 패드(21')에 + 전원을 인가하고, - 메탈 패드(31')에 -전원을 인가하면, 일정치 이상의 전압에서 갑자기 전류가 상기 P+형 애노드 영역(20')에서 P+형 캐소드 영역(30')으로 흐르게 됨으로써, 부하에 인가될 수 있는 과도 전압을 억제하게 된다.
한편, 종래 구조에서 수평적 전류의 흐름을 감안했을 경우, 상술한 애노드 영역과 캐소드 영역의 서로 마주보는 영역에서만 주로 흐른다. 따라서, 수평적 전류의 흐름 통로가 상기 애노드 영역과 캐소드 영역의 서로 마주보는 형상에 의존하여 한정됨으로써, 전류의 흐름 통로를 증가시키는데 한계가 있다. 여기서, 상기 도2a에는 상기 수평적 전류의 흐름 통로가 좌측에서 우측을 향하는 화살표로 도시되어 있다. 물론, 역방향으로 전류가 흐를 경우에는 상기 화살표가 반대 방향으로 된 다.
더불어, 종래 구조에서 수직적 전류의 흐름을 감안했을 경우, 상기 애노드 영역과 캐소드 영역 사이의 가장 짧은 거리인 에피층 표면을 따라서 전류가 주로 흐르는 경향이 있다. 즉, 상기 애노드 영역과 캐소드 영역 사이의 에피층 표면 저항이 가장 작기 때문에, 상기 에피층 표면을 따라서 전류가 주로 흐른다. 따라서, 수직적 전류의 흐름이 에피층 표면에 집중되어 소자가 열화되고, 또한 소자 특성도 악화되는 문제가 있다. 여기서, 도2b에는 상기 수직적 전류의 흐름 통로가 좌측에서 우측을 향하는 화살표로 도시되어 있다. 물론, 역방향으로 전류가 흐를 경우에는 상기 화살표가 반대 방향으로 된다.
더욱이, 종래 구조는 와이어 본딩을 위해 애노드 영역 및 캐소드 영역이 모두 상부에 형성됨으로써, 그 소자 크기를 축소하는데 한계가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 소형화하기 쉽고, 전류가 수평 방향 및 수직 방향으로 모두 흐를 수 있음으로써, 효율을 향상시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자는 판상의 P+ 섭스트레이트와, 상기 P+ 섭스트레이트의 상면에 일정 두께로 형성된 P- 에피층과, 상기 P- 에피층의 둘레에 상면에서 상기 P+ 섭스트레이트까지 형성된 P+ 격리 층과, 상기 P- 에피층의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 상기 P+ 격리층에 접하여 형성된 P+ 둘레 영역과, 상기 P- 에피층의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 상기 P+ 둘레 영역에 접하여 형성된 N+ 영역과, 상기 N+ 영역의 상면으로부터 일정 깊이까지 형성된 P+ 중앙 영역으로 이루어진 것을 특징으로 한다.
상기 N+ 영역은 깊이가 상기 P+ 둘레 영역보다 깊게 형성될 수 있다.
상기 P- 에피층, N+ 영역 및 P+ 중앙 영역의 상대적 농도는 P- 에피층 < N+ 영역 < P+ 중앙 영역일 수 있다.
상기 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 +극일 경우, 전류는 P+ 중앙 영역, N+ 영역, P+ 둘레 영역, P+ 격리층 및 P+ 섭스트레이트로 흐를 수 있다.
상기 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 -극일 경우, 전류는 P+ 섭스트레이트, P- 에피층, N+ 영역 및 P+ 중앙 영역으로 흐를 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 판상의 P+ 섭스트레이트에 일정 두께의 P- 에피층을 형성하는 단계와, 상기 P- 에피층의 둘레를 제외한 대략 중앙에 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P- 에피층의 상면에서 상기 P+ 섭스트레이트까지 P+ 격리층을 형성하는 단계와, 상기 P+ 격리층을 포함하여 P- 에피층의 일부까지 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P- 에피층의 상면에서 일정 깊이까지 N+ 영역을 형성하는 단계와, 상기 P+ 격리층 및 그 내측으로 일정 거리 떨어진 영역에 중앙이 개방된 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P+ 격리층에 일 측이 접한채 상기 N+ 영역 및 P- 에피층까지 일정 깊이의 P+ 둘레 영역이 형성되도록 하고, 상기 N+ 영역의 중앙 상면으로부터 일정깊이까지 P+ 중앙 영역이 형성되도록 하는 단계로 이루어진 것을 특징으로 한다.
상기 N+ 영역은 깊이가 상기 P+ 둘레 영역보다 깊게 형성되도록 할 수 있다.
상기 P- 에피층, N+ 영역 및 P+ 중앙 영역의 상대적 농도는 P- 에피층 < N+ 영역 < P+ 중앙 영역이 되도록 할 수 있다.
상기와 같이 하여 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법은 P+ 중앙 영역이 +극 또는 -극, P+ 섭스트레이트가 -극 또는 +극이 됨으로써, 와이어 본딩 영역을 상부에만 형성할 수 있고, 따라서 소자의 크기를 축소할 수 있게 된다. 즉, 하나의 반도체 칩에 한번의 와이어 본딩으로 양방향 다이오드 특성을 얻을 수 있게 된다.
또한, 본 발명은 전류의 흐름 통로가 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 +극일 경우, P+ 중앙 영역--> N+ 영역--> P+ 둘레 영역--> P+ 격리층--> P+ 섭스트레이트이고, P+ 섭스트레이트에 대하여 P+ 중앙 영역이 -극일 경우, P+ 섭스트레이트--> P- 에피층--> N+ 영역--> P+ 중앙 영역이 됨으로써, 전류 흐름 통로가 수평 방향 및 수직 방향 모두 될 수 있어, 소자 효율이 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3a를 참조하면, 본 발명에 의한 과도 전압 억제 소자(100)의 평면도가 도시되어 있고, 도 3b를 참조하면, 도 3a의 3-3선 단면도이다.
도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자(100)는 P+ 섭스트레이트(110)와, P- 에피층(120)과, P+ 격리층(130)과, P+ 둘레 영역(140)과, N+ 영역(150)과, P+ 중앙 영역(160)으로 이루어져 있다.
먼저 상기 섭스트레이트(110)는 대략 판상으로서 3족 원소인 B 또는 In 등의 불순물이 포함된 P+ 형이다.
또한, 상기 에피층(120)은 상기 P+ 섭스트레이트(110) 상면에 3족 원소인 B 또는 In 등의 불순물이 포함되어 일정 두께로 성장된 P- 형이다.
또한, 상기 격리층(130)은 상기 P- 에피층(120)의 둘레에 상면에서 상기 P+ 섭스트레이트(110)까지 형성되어 있다. 이러한 P+ 격리층(130)은 3족 원소인 B 또는 In 등의 불순물이 이온주입 또는 확산되어 형성된 P+ 형이다.
또한, 상기 둘레 영역(140)은 상기 P- 에피층(120)의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 상기 P+ 격리층(130)에 접하여 형성되어 있다. 이러한 둘레 영역(140) 역시 3족 원소인 B 또는 In 등의 불순물이 이온주입 또는 확산되어 형성된 P+형이다.
또한, 상기 영역(150)은 상기 P- 에피층(120)의 상면으로부터 일정 깊이까지 형성되어 있되, 일측은 상기 P+ 둘레 영역(140)에 접하여 형성되어 있다. 이러한 영역(150)은 5족 원소인 P 또는 As 등의 불순물이 이온주입 또는 확산되어 형성된 N+형이다.
또한, 상기 중앙 영역(160)은 상기 N+ 영역(150)의 상면으로부터 일정 깊이까지 형성되어 있다. 이러한 중앙 영역(160)은 3족 원소인 B 또는In 등의 불순물이 이온주입 또는 확산되어 형성된 P+형이다.
여기서, 상기 P- 에피층(120), N+ 영역(150) 및 P+ 중앙 영역(160)의 상대적 농도는 P- 에피층(120) < N+ 영역(150) < P+ 중앙 영역(160)으로 되어 있다. 좀더 구체적으로 상기 P- 에피층(120)은 농도가 대략 2×1015ions/cm3이고, 상기 N+ 영역(150)은 대략 2×1018ions/cm3이며, P+ 중앙 영역(160)은 대략 1×1020ions/cm 3이다. 물론, 상기 P+ 둘레 영역(140)과 P+ 중앙 영역(160)은 같은 단계에서 형성되므로, 그 농도도 같다.
한편, 상기 농도차에 의해 상기 P+ 섭스트레이트(110)에 대하여 P+ 중앙 영역(160)이 +극일 경우, 도 4a에 도시된 바와 같이 전류는 P+ 중앙 영역(160), N+ 영역(150), P+ 둘레 영역(140), P+ 격리층(130) 및 P+ 섭스트레이트(110)로 흐르게 되고, 상기 P+ 섭스트레이트(110)에 대하여 P+ 중앙 영역(160)이 -극일 경우, 도 4b에 도시된 바와 같이 전류는 P+ 섭스트레이트(110), P- 에피층(120), N+ 영역(150) 및 P+ 중앙 영역(160)으로 흐르게 된다.
좀더 구체적으로 P+ 중앙 영역(160)이 +극이고, P+ 섭스트레이트(110)가 -극일 경우, PNP 접합 구조에서 대부분의 인가 전압이 P+ 스트레이트(110)의 NP 접합에 인가되고, 농도 기울기가 큰 N+ 영역(150)과 P+ 둘레 영역(140) 사이에서 브레이크 다운(break down)이 발생되며, 더욱이 낮은 저항(농도가 크기 때문에 상대적 으로 저항이 작음)으로 전류 밀도가 높게 되기 때문에, 전류는 P+ 중앙 영역(160), N+ 영역(150), P+ 둘레 영역(140), P+ 격리층(130) 및 P+ 섭스트레이트(110)로 흐르게 된다. 물론, P+ 중앙 영역(160), N+ 영역(150), P- 에피층(120) 및 P+ 섭스트레이트(110)로 흐르는 전류가 아주 없는 것은 아니지만 그 전류량은 상대적으로 적다.
이와는 반대로 P+ 섭스트레이트(110)가 +극이고, P+ 중앙 영역(160)이 -극일 경우, P+ 섭스트레이트(110)와 N+ 영역(150) 사이에 순방향이 N+ 영역(150)과 P+ 중앙 영역(160) 사이의 접합이 역방향이 되어 주요 전류 통로가 중앙이 된다. 즉, 전류는 P+ 섭스트레이트(110), P- 에피층(120), N+ 영역(150) 및 P+ 중앙 영역(160)으로 주로 흐르게 된다.
한편, 상기 P+ 중앙 영역(160)의 상면에는 와이어 본딩을 위한 Al과 같은 금속으로 메탈 패드(170)가 형성되어 있고, 그 외주연은 외부 환경으로부터 소자를 보호하기 위해 절연막(180)이 형성되어 있다.
도 5a 내지 5d를 참조하면, 본 발명에 의한 과도 전압 억제 소자(100)의 제조 방법이 도시되어 있다.
도시된 바와 같이 본 발명에 의한 과도 전압 억제 소자(100)의 제조 방법은 P- 에피층(120) 형성 단계와, P+ 격리층(130) 형성 단계와, N+ 영역(150) 형성 단계와, P+ 둘레 영역(140) 및 P+ 중앙 영역(160) 형성 단계로 이루어져 있다.
먼저 도 5a에 도시된 바와 같이 상기 P- 에피층(120) 형성 단계에서는, 대략 판상의 P+ 섭스트레이트(110)에 일정 두께의 P- 에피층(120)이 형성된다. 일례로, P+ 섭스트레이트(110)를 세척한 후, 대략 1000℃ 이상의 고온에서 SiCl2 등의 가스와 B2H6 가스 등의 불순물을 같이 흘려 보냄으로써, 일정 두께의 P- 에피층(120)을 형성한다. 여기서, 상기 P- 에피층(120)의 농도는 대략 2×1015ions/cm3정도 되도록 제어한다.
이어서 도 5b에 도시된 바와 같이 상기 P+ 격리층(130) 형성 단계에서는, 그 형성하고자 하는 영역을 제외한 P- 에피층(120) 표면에 산화막 또는 질화막과 같은 마스크(190)를 형성하고, 3족 불순물인 B 또는 In 등을 직접 이온 주입하거나 또는 열확산 공정을 이용하여 P+ 격리층(130)이 형성되도록 한다. 물론, 상기 P+ 격리층(130)은 상기 P+ 섭스트레이트(110)에 접촉할만큼 깊게 형성한다.
이어서, 도 5c에 도시된 바와 같이 상기 N+ 영역(150) 형성 단계에서는, 그 형성하고자 하는 영역을 제외한 P- 에피층(120)의 일부 및 P+ 격리층(130) 표면에 산화막 또는 질화막과 같은 마스크(190)를 형성하고, 5족 불순물인 P 또는 As 등을 직접 이온 주입하거나 또는 열확산 공정을 이용하여 N+ 영역(150)이 형성되도록 한다. 여기서, 상기 N+ 영역(150)의 농도는 대략 2×1018ions/cm3정도 되도록 제어한다.
이어서, 도 5d에 도시된 바와 같이 상기 P+ 둘레 영역(140) 및 P+ 중앙 영역(160) 형성 단계에서는, 그 형성하고자 하는 영역을 제외한 P+ 격리층(130) 및 그 내측으로 일정 거리 떨어진 영역에 중앙이 개방된 마스크(190)를 형성하고, 3족 불 순물인 B 또는 In 등을 직접 이온 주입하거나 열확산 공정을 이용하여 P+ 둘레 영역(140) 및 P+ 중앙 영역(160)이 형성되도록 한다. 여기서, 상기 P+ 둘레 영역(140) 및 P+ 중앙 영역(160)의 농도는 대략 1×1020ions/cm3 정도 되도록 제어한다.
물론, 상기 P+ 둘레 영역(140) 및 P+ 중앙 영역(160)은 상기 N+ 영역(150)보다 작은 깊이를 갖도록 형성한다.
또한, 도시되어 있지는 않지만 상술한 단계 이후에는 Al 등으로 메탈 패드를 형성하여, 와이어 본딩이 가능하도록 하고, 또한 그 외주연에는 절연막을 형성하여 외부 환경으로부터 보호되도록 한다.
상술한 바와 같이, 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법은 P+ 중앙 영역이 +극 또는 -극, P+ 섭스트레이트가 -극 또는 +극이 됨으로써, 와이어 본딩 영역을 상부에만 형성할 수 있고, 따라서 소자의 크기를 축소할 수 있는 효과가 있다. 즉, 하나의 반도체 칩에 한번의 와이어 본딩으로 양방향 다이오드 특성을 얻을 수 있게 된다.
또한, 본 발명은 전류의 흐름 통로가 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 +극일 경우, P+ 중앙 영역--> N+ 영역--> P+ 둘레 영역--> P+ 격리층--> P+ 섭스트레이트이고, P+ 섭스트레이트에 대하여 P+ 중앙 영역이 -극일 경우, P+ 섭스트레이트--> P- 에피층--> N+ 영역--> P+ 중앙 영역이 됨으로써, 전류 흐름 통로가 수평 방향 및 수직 방향 모두 될 수 있어, 소자 효율이 향상되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (8)

  1. 판상의 P+ 섭스트레이트;
    상기 P+ 섭스트레이트의 상면에 형성된 P- 에피층;
    상기 P- 에피층의 둘레에 상면에서 상기 P+ 섭스트레이트까지 형성된 P+ 격리층;
    상기 P- 에피층의 상면으로부터 형성되어 있되, 일측은 상기 P+ 격리층에 접하여 형성된 P+ 둘레 영역;
    상기 P- 에피층의 상면으로부터 형성되어 있되, 일측은 상기 P+ 둘레 영역에 접하여 형성된 N+ 영역; 및,
    상기 N+ 영역의 상면으로부터 형성된 P+ 중앙 영역을 포함하여 이루어진 것을 특징으로 하는 과도 전압 억제 소자.
  2. 제 1 항에 있어서, 상기 N+ 영역은 깊이가 상기 P+ 둘레 영역보다 깊게 형성된 것을 특징으로 하는 과도 전압 억제 소자.
  3. 제 1 항에 있어서, 상기 P- 에피층, N+ 영역 및 P+ 중앙 영역의 상대적 농도는 P- 에피층 < N+ 영역 < P+ 중앙 영역인 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제 1 항에 있어서, 상기 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 +극일 경우, 전류는 P+ 중앙 영역, N+ 영역, P+ 둘레 영역, P+ 격리층 및 P+ 섭스트레이트로 흐르는 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제 1 항에 있어서, 상기 P+ 섭스트레이트에 대하여 P+ 중앙 영역이 -극일 경우, 전류는 P+ 섭스트레이트, P- 에피층, N+ 영역 및 P+ 중앙 영역으로 흐르는 것을 특징으로 하는 과도 전압 억제 소자.
  6. 판상의 P+ 섭스트레이트에 P- 에피층을 형성하는 단계;
    상기 P- 에피층의 둘레를 제외한 중앙에 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P- 에피층의 상면에서 상기 P+ 섭스트레이트까지 P+ 격리층을 형성하는 단계;
    상기 P+ 격리층을 포함하여 P- 에피층의 일부까지 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P- 에피층의 상면에서 N+ 영역을 형성하는 단계; 및,
    상기 P+ 격리층 및 그 내측으로 중앙이 개방된 마스크를 형성한 후, 이온주입 또는 확산에 의해 상기 P+ 격리층에 일측이 접한채 상기 N+ 영역 및 P- 에피층까지 P+ 둘레 영역이 형성되도록 하고, 상기 N+ 영역의 중앙 상면으로부터 P+ 중앙 영역이 형성되도록 하는 단계를 포함하여 이루어진 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 N+ 영역은 깊이가 상기 P+ 둘레 영역보다 깊게 형성되도록 함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 P- 에피층, N+ 영역 및 P+ 중앙 영역의 상대적 농도는 P- 에피층 < N+ 영역 < P+ 중앙 영역이 되도록 함을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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Publication number Priority date Publication date Assignee Title
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KR100868022B1 (ko) * 2007-06-12 2008-11-11 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
CN105206680B (zh) * 2014-06-24 2018-09-11 比亚迪股份有限公司 双向瞬态电压抑制二极管及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (ja) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (ja) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971460B1 (ko) * 2010-01-15 2010-07-22 주식회사 오디텍 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법
KR100981793B1 (ko) * 2010-01-15 2010-09-10 주식회사 오디텍 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법

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