KR100791259B1 - 과도 전압 억제 소자 및 이를 이용한 집적 회로 - Google Patents

과도 전압 억제 소자 및 이를 이용한 집적 회로 Download PDF

Info

Publication number
KR100791259B1
KR100791259B1 KR1020070057503A KR20070057503A KR100791259B1 KR 100791259 B1 KR100791259 B1 KR 100791259B1 KR 1020070057503 A KR1020070057503 A KR 1020070057503A KR 20070057503 A KR20070057503 A KR 20070057503A KR 100791259 B1 KR100791259 B1 KR 100791259B1
Authority
KR
South Korea
Prior art keywords
region
type
epitaxial layer
electrode
substrate
Prior art date
Application number
KR1020070057503A
Other languages
English (en)
Inventor
김원찬
김인수
송인혁
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020070057503A priority Critical patent/KR100791259B1/ko
Application granted granted Critical
Publication of KR100791259B1 publication Critical patent/KR100791259B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 두 개의 전극을 표면에 형성하여 커패시터 또는 JFET와 같은 소자와 집적 회로로 형성될 수 있도록 하는 과도 전압 억제 소자 및 이를 이용한 집적 회로에 관한 것이다.
본 발명의 실시예에 따른 과도 전압 억제 소자는 서브스트레이트와, 상기 서브스트레이트의 표면에 증착된 에피텍셜층과, 상기 에피텍셜층에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 표면까지 형성된 도핑 영역과, 상기 에피텍셜층에서 상기 도핑 영역의 측면과 이격되어 상기 도핑 영역의 둘레에 형성되며 동시에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 상면에 접하도록 형성된 격리 영역과, 상기 도핑 영역과 상기 격리 영역 사이에 위치하는 상기 에피텍셜층의 표면을 포함하는 영역에 형성되는 절연막과 상기 도핑 영역의 표면에 형성된 제1전극; 및 상기 격리 영역의 표면에 형성된 제2전극을 포함하여 형성될 수 있다.
과도 전압 억제 소자, 노이즈 필터, JFET, 집적 회로

Description

과도 전압 억제 소자 및 이를 이용한 집적 회로{Transient voltage suppressor and Integrated Circuit using the Same}
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자를 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 집적 회로를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 집적 회로를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 집적 회로를 도시한 단면도이다.
도 6은 도 4의 집적 회로를 포함하는 실질적인 회로 소자의 회로도를 나타낸다.
도 7은 도 4의 집적 회로를 포함하는 다른 회로 소자의 회로도를 나타낸다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 과도 전압 억제 소자
110: 서브스트레이트(substrate) 120: 에피텍셜층(epitaxial layer)
130: 도핑 영역(doping region) 140: 격리 영역(isolation region)
150: 절연막 160: 제1전극
170: 제2전극
200, 300, 400: 집적 회로
250: 제1절연막 255: 제2절연막
260: 제1전극 270: 제2전극
280: 제3전극
350, 350a, 350b, 350c, 350d: 제3절연막
380: 채널 영역
390: 소스 영역 391: 소스 전극
392: 게이트 영역 393: 게이트 전극
394: 드레인 영역 395: 드레인 전극
본 발명은 과도 전압 억제 소자 및 이를 이용한 집적 회로에 관한 것으로서, 보다 상세히는 두 개의 전극을 표면에 형성하여 커패시터 또는 JFET와 같은 소자와 집적 회로로 형성될 수 있도록 하는 과도 전압 억제 소자 및 이를 이용한 집적 회로에 관한 것이다.
일반적인 과도 전압 억제 소자(TVS)는, 도 1에 도시된 바와 같이, 전원(VG)과 부하(Load) 사이에 병렬로 연결되어 있으며, 일측이 접지와 연결되어 있다. 도면 부호 RG는 입력 저항 성분이며, Rd는 과도 전압 억제 소자의 저항 성분이다.
상기 과도 전압 억제 소자는 이러한 구성에 의하여 부하에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류가 과도 전압 억 제 소자(TVS)를 통하여 접지로 흐르도록 하며, 클램핑되어 안정화된 저전압만이 부하에 인가되도록 함으로써, 그 부하가 과도 전압으로부터 안전하게 보호되도록 한다.
종래의 과도 전압 억제 소자는 일반적으로 서브스트레이트와 서브스트레이트 표면에 형성되는 도핑 영역을 구비하며, 서브스트레이트의 하부와 도핑 영역의 상부로 인출되는 두 개의 전극을 구비하여 형성된다.
종래의 과도 전압 억제 소자는 커패시터 또는 트랜지스터와 하나의 집적 회로로 형성될 수 없으므로 인쇄회로기판에 별도로 실장되어 다른 소자들과 전기적으로 연결된다. 따라서, 종래의 과도 전압 억제 소자는 커패시터 또는 트랜지스터와 같은 소자 사이에 임피턴스를 증가시키며, 회로의 집적도를 저하시키는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 두 개의 전극을 표면에 형성하여 커패시터 또는 JFET와 같은 소자와 집적 회로로 형성될 수 있도록 하는 과도 전압 억제 소자 및 이를 이용한 집적 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 안출된 본 발명의 과도 전압 억제 소자는 서브스트레이트와, 상기 서브스트레이트의 표면에 증착된 에피텍셜층과, 상기 에피텍셜층에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 표면까지 형 성된 도핑 영역과, 상기 에피텍셜층에서 상기 도핑 영역의 측면과 이격되어 상기 도핑 영역의 둘레에 형성되며 동시에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 상면에 접하도록 형성된 격리 영역과, 상기 도핑 영역과 상기 격리 영역 사이에 위치하는 상기 에피텍셜층의 표면을 포함하는 영역에 형성되는 절연막과, 상기 격리 영역의 표면에 형성된 제1전극 및 상기 도핑 영역의 표면에 형성된 제2전극을 포함하는 것을 특징으로 한다.
또한, 상기 과도 전압 억제 소자는 상기 서브스트레이트가 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형이고, 상기 도핑 영역이 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형으로 형성될 수 있다. 이때, 상기 격리 영역은 상기 서브스트레이트와 동일하게 N+형으로 형성될 수 있다.
또한, 상기 과도 전압 억제 소자는 상기 서브스트레이트가 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형이고, 상기 도핑 영역이 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형으로 형성될 수 있다. 이때, 상기 격리 영역은 상기 서브스트레이트와 동일하게 P+형으로 형성될 수 있다.
또한, 상기 과도 전압 억제 소자는 상기 에피텍셜층이 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 P형으로 형성될 수 있다.
또한, 본 발명의 집적 회로는 N+형 서브스트레이트와, 상기 N+형 서브스트레이트의 상면에 증착된 P형 에피텍셜층과, 상기 P형 에피텍셜층에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면까지 형성된 P+형 도핑 영역 과, 상기 P형 에피텍셜층에 상기 P+형 도핑 영역의 측면과 이격되어 상기 P+형 도핑 영역의 둘레에 형성되며 동시에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면에 접하도록 형성된 N+형 격리 영역과, 상기 N+형 격리 영역의 표면에 형성된 제1전극과, 상기 P+형 도핑 영역의 표면에 형성된 제2전극과, 상기 P+형 도핑 영역과 상기 N+형 격리 영역 사이에 위치하는 상기 P형 에피텍셜층의 표면 및 상기 P+형 도핑 영역의 표면에서 상기 P형 에피텍셜층과 상기 제2전극 사이의 캡 영역에 형성되는 제1절연막과, 상기 제1절연막의 표면에서 상기 캡 영역에 대응되는 영역을 포함하며 상기 제1전극에 접하도록 형성되는 제3전극 및 상기 제1전극과 상기 제2전극 사이에서 상기 제3전극의 표면에 형성되는 제2절연막을 포함하여 형성되는 것을 특징으로 한다.
또한, 상기 집적 회로는 상기 N+형 격리 영역을 사이에 두고 상기 P+형 도핑 영역의 반대 영역의 상기 P형 에피텍셜층에 상기 N+형 서브스트레이트의 표면과 이격되어 형성되는 N형 채널 영역과, 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 소스 영역과, 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 P+ 게이트 영역 및 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 드레인 영역을 포함하여 형성될 수 있다.
또한, 상기 집적 회로는 상기 N+ 소스 영역과 상기 P+ 게이트 영역 및 상기 N+ 드레인 영역의 표면이 노출되도록 상기 N형 채널 영역과 P형 에피텍셜층의 표면에 형성되는 제3절연막과 상기 N+ 소스 영역의 표면에 형성되는 소스 전극과 상기 P+ 게이트 영역의 표면에 형성되는 게이트 전극 및 상기 N+ 드레인 영역의 표면에 형성되는 드레인 전극을 더 포함하여 형성될 수 있다. 이때, 상기 드레인 전극은 상기 N+ 드레인 영역에 인접하여 형성되는 상기 격리 영역의 표면에 접하도록 형성될 수 있다. 또한, 상기 소스 전극은 상기 제2전극과 전기적으로 연결되도록 형성될 수 있다.
또한, 본 발명의 집적회로는 N+형 서브스트레이트와, 상기 N+형 서브스트레이트의 상면에 증착된 P형 에피텍셜층과, 상기 P형 에피텍셜층에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면까지 형성된 P+형 도핑 영역과, 상기 P+형 도핑 영역의 측면과 이격되어 상기 P+형 도핑 영역의 둘레에 형성되며 동시에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면에 접하도록 형성된 N+형 격리 영역과, 상기 N+형 격리 영역의 표면에 형성된 제1전극과, 상기 P+형 도핑 영역의 표면에 형성된 제2전극과, 상기 N+형 격리 영역을 사이에 두고 상기 P+형 도핑 영역의 반대 영역의 상기 P형 에피텍셜층에 상기 N+형 서브스트레이트의 표면과 이격되어 형성되는 N형 채널 영역, 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 소스 영역과, 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 P+ 게이트 영역 및 상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 드레인 영역을 포함하여 형성될 수 있다.
또한, 상기 집적 회로는 상기 N+ 소스 영역과 상기 P+ 게이트 영역 및 상기 N+ 드레인 영역의 표면이 노출되도록 상기 N형 채널 영역과 P형 에피텍셜층의 표면에 형성되는 절연막과, 상기 N+ 소스 영역의 표면에 형성되는 소스 전극과, 상기 P+ 게이트 영역의 표면에 형성되는 게이트 전극 및 상기 N+ 드레인 영역의 표면에 형성되는 드레인 전극을 더 포함하여 형성도리 수 있다. 또한, 상기 드레인 전극이 상기 N+ 드레인 영역에 인접하여 형성되는 상기 N+형 격리 영역의 표면에 접하도록 형성될 수 있다. 또한, 상기 소스 전극은 상기 제2전극과 전기적으로 연결되도록 형성될 수 있다.
이하, 본 발명의 실시예와 도면을 통하여 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이를 이용한 집적 회로를 보다 상세히 설명한다.
먼저 본 발명의 실시예에 따른 과도 전압 억제 소자를 설명한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 과도 전압 억제 소자(100)는, 도 2를 참조하면, 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 절연막(150), 제1전극(160) 및 제2전극(170)을 포함하여 형성된다.
상기 과도 전압 억제 소자(100)는 제1전극(160)과 제2전극(170)이 모두 에피텍셜층의 표면과 동일한 평면에 형성되어 다른 소자들과 함께 집적 회로로 형성하는 것이 가능하게 된다. 또한, 상기 과도 전압 억제 소자(100)는 제1전극(160)과 격리 영역(140)과 서브스트레이트(110)와 도핑 영역(130)및 제2전극(170)을 따라 형성되는 전류 경로가 형성된다.
상기 서브스트레이트(110)는 대략 판상으로서 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N+형 반도체로 형성된다. 물론, 상기 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 P+형 반도체로 형성될 수 있다. 여기서, 상기 고농도는 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 상기 서브스트레이트(110)는 하면에 절연층이 형성되어 전기적으로 절연되도록 형성될 수 있다.
상기 에피텍셜층(120)은 서브스트레이트(110)의 표면에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 저농도로 포함되어 증착된 P형 반도체층으로 형성된다. 물론, 상기 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에, 상기 에피텍셜층(120)은 서브스트레이트(110)의 표면에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 저농도로 포함되어 증착된 N형 반도체층으로 형성될 수도 있다. 여기서, 저농도는 상기 서브스트레이트(110) 및 도핑 영역(130)의 불순물 농도에 비해 상대적으로 농도가 작다는 의미이다.
상기 도핑 영역(130)은 에피텍셜층(120)에 에피텍셜층(120)의 표면으로부터 서브스트레이트(110)의 표면까지 형성된다. 즉, 상기 도핑 영역(130)은 서브스트레이트(110)의 표면과 접합면을 이루도록 형성된다. 상기 도핑 영역(130)은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 된 P+형 반도 체층으로 형성된다. 물론, 상기 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에, 상기 도핑 영역(130)은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N+형 반도체층으로 형성될 수도 있다. 여기서, 상기 고농도는 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
또한, 상기 도핑 영역(130)은 에피텍셜층(120)에 형성되므로, 도핑 영역(130)의 측면은 에피텍셜층(120)과 접합면을 이루게 된다. 따라서, 상기 도핑 영역(130)은 측면이 서브스트레이트(110)의 표면 위에 위치하고 에피텍셜층(120)과 접합면을 이루게 된다. 상기 도핑 영역(130)의 측면이 저농도의 에피텍셜층(120)과 저농도 접합면을 이루게 되므로, 과도 전압 억제 소자(100)는 커패시턴스 성분이 현저하게 감소된다. 보다 상세하게는, 상기 도핑 영역(130)의 하면이 고농도인 서브스트레이트(110)와 고농도 접합면을 이루게 되므로, 과도 전압 억제 소자(100)는 서브스트레이트(110)와 도핑 영역(130) 사이에 저항이 작게 되어 대량의 전류 경로가 형성될 수 있다. 그러나, 상기 도핑 영역(130)은 측면이 저농도인 에피텍셜층(120)과 저농도 접합면을 이루게 되므로, 에피텍셜층(120)과 도핑 영역(130) 사이에 저항이 크게 되어 전류 경로가 거의 형성되지 않는다. 결과적으로, 상기 과도 전압 억제 소자(100)는 이러한 구조에 의해 로우 커패시턴스(low capacitance)를 갖도록 형성된다.
한편, 본 발명에 따른 과도 전압 억제 소자(100)는 브레이크 다운 전압이 서브스트레이트(110)의 농도에 의해 한정되지 않는다. 즉, 본 발명에 따른 과도 전압 억제 소자(100)는 에피텍셜층(120)의 두께와 도핑 영역(130)의 농도 조절을 통해서 브레이크 다운 전압이 조절될 수 있다. 달리 말하면, 본 발명의 과도 전압 억제 소자(100)는 브레이크 다운 전압의 정격에 관계없이 고농도 서브스트레이트의 사용이 가능하게 되며, 낮은 클램핑 전압 특성을 요구하는 과도 전압 억제 소자에 적합하게 된다.
상기 격리 영역(140)은 에피텍셜층(120)에 도핑 영역(130)의 측면과 이격되어 도핑 영역(130)의 둘레에 형성되며, 동시에 에피텍셜층(120)의 표면으로부터 서브스트레이트(110)의 상면에 접하도록 형성된다. 즉, 상기 격리 영역(140)은 측면이 에피텍셜층(120)과 접합면을 이루며, 하면이 서브스트레이트(110)와 접합면을 이루도록 형성된다. 또한, 상기 격리 영역(140)은 에피텍셜층(120)을 사이에 두고 도핑 영역(130)과 이격되어 형성된다.
상기 격리 영역(140)은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N+형 반도체층으로 형성된다. 즉, 상기 격리 영역(140)은 서브스트레이트(110)와 동일한 형의 반도체층으로 형성된다. 따라서, 상기 격리 영역(140)은 서브스트레이트(110)와 함께 전류 경로를 형성하게 된다. 한편, 상기 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에, 상기 격리 영역(140)은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 된 P+형 반도체층으로 형성될 수 있다.
상기 절연막(150)은 도핑 영역(130)과 격리 영역(140) 사이에 위치하는 에피텍셜층(120)의 표면을 포함하는 영역에 형성된다. 즉, 상기 절연막(150)은 도핑 영 역(130)의 둘레인 동시에 에피텍셜층(120)의 표면에 형성된다. 또한, 상기 절연막(150)은 도핑 영역(130)과 격리 영역(140)이 전기적으로 절연되도록 형성된다.
상기 절연막(150)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘 (undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나의 재질로 형성될 수 있다. 다만, 여기서 상기 절연막(150)의 재질을 한정하는 것은 아니다.
상기 제1전극(160)은 절연막(150)을 통해 노출된 격리 영역(140)의 표면에 형성된다. 상기 제1전극(160)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 제1전극(160)의 적층 구조 또는 재질을 한정하는 것은 아니다.
상기 제2전극(170)은 절연막(150)을 통해 노출된 도핑 영역(130)의 표면에 형성된다. 상기 제2전극(170)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 제2전극(170)의 적층 구조 또는 재질을 한정하는 것은 아니다.
다음은 본 발명의 실시예에 따른 집적 회로에 대하여 설명한다.
도 3은 본 발명의 실시예에 따른 집적 회로를 도시한 단면도이다.
본 발명의 실시예에 따른 집적 회로는 도 2의 과도 전압 억제 소자를 구비하여 형성되며, 이하의 설명에서 도 2의 과도 전압 억제 소자와 동일 또는 유사한 부분은 동일한 명칭과 도면 부호를 사용하며 여기서 상세한 설명을 생략한다. 따라 서, 이하에서 상기 집적 회로는 과도 전압 억제 소자와 연결되는 소자를 중심으로 설명한다.
상기 집적 회로(200)는, 도 3을 참조하면, 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 제1절연막(250), 제2절연막(255), 제1전극(260), 제2전극(270) 및 제3전극(280)을 포함하여 형성된다.
상기 집적 회로(200)는 제1전극(260)과 제3전극(280)이 전기적으로 연결되며 제2전극(270)과 제3전극(280) 사이에 커패시터가 형성된다. 즉, 상기 집적 회로(200)는 과도 전압 억제 소자와 커패시터가 제1전극(260)과 제2전극(270) 사이에 병렬로 형성된다. 상기 집적 회로(200)는 과도 전압 억제 소자와 커패시터가 반도체 기판에 동시에 형성될 수 있다. 따라서, 상기 집적 회로(200)는 과도 전압 억제 소자와 커패시터 사이의 임피던스를 줄이게 된다. 또한, 상기 집적 회로(200)는 과도 전압의 억제와 노이즈 필터의 기능을 수행하게 된다.
상기 서브스트레이트(110)는 N+형 반도체로 형성된다. 물론 상기 서브스트레이트(110)는 P+형 반도체로 형성될 수 있다.
상기 에피텍셜층(120)은 P형 반도체층으로 형성된다. 물론 상기 에피텍셜층(120)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 N형 반도체층으로 형성될 수 있다.
상기 도핑 영역(130)은 P+형 반도체층으로 형성된다. 물론 상기 도핑 영역(130)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 N+형 반도체층으로 형성될 수 있다.
상기 격리 영역(140)은 N+형 반도체층으로 형성된다. 물론 상기 격리 영역(140)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 P+형 반도체층으로 형성될 수 있다.
상기 제1전극(260)은 격리 영역(140)의 표면에 형성된다. 상기 제1전극(260)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 제1전극(260)의 적층 구조 또는 재질을 한정하는 것은 아니다.
상기 제2전극(270)은 도핑 영역(130)의 표면에 형성된다. 상기 제2전극(270)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 제2전극(270)의 적층 구조 또는 재질을 한정하는 것은 아니다.
상기 제1절연막(250)은 도핑 영역(130)과 격리 영역(140)에 위치하는 에피텍셜층(120)의 표면 및 도핑 영역(130)의 캡 영역(130a)의 표면에 형성된다. 즉, 상기 제1절연막(250)은 에피텍셜층(120)의 표면 영역 및 에피텍셜층(120)으로부터 도핑 영역(130)의 중심 방향으로 소정 거리까지 연장되는 영역에 형성된다. 여기서, 상기 캡 영역(130a)은 제1절연막(250)과 도핑 영역(130)이 접하는 영역을 의미한다. 즉, 상기 캡 영역(130a)은 에피텍셜층(120)과 제1전극(260) 사이의 도핑 영역(130)의 표면을 의미한다. 상기 제1절연막(250)은 규소 산화막, 질소 산화막, 언도프트 폴리실리콘(undoped poly silicon),PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나의 재질로 형성될 수 있다. 다만, 여기서 상기 제1절연막(250)의 재질을 한정하는 것은 아니다.
상기 제3전극(280)은 제1절연막(250)의 표면에서 캡 영역(130a)에 대응되는 영역을 포함하며 제1전극(260)에 전기적으로 연결되도록 형성된다. 따라서, 상기 제3전극(280)은 캡 영역(130a)에서 에피텍셜층(120)의 상부 영역을 포함하여 제1전극(260)에 접하도록 연장되어 형성된다. 또한, 상기 제3전극(280)은 제2전극(270)과 전기적으로 절연되어 형성된다.
상기 제2절연막(255)은 제1전극(260)과 제2전극(270)사이에서 제3전극(280)의 표면을 감싸도록 형성된다. 즉, 상기 제2절연막(255)은 제3전극(280)이 제2전극(270)과 절연되도록 형성된다. 상기 제2절연막(255)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나의 재질로 형성될 수 있다. 다만, 여기서 상기 제2절연막(255)의 재질을 한정하는 것은 아니다.
다음은 본 발명의 다른 실시예에 따른 집적 회로에 대하여 설명한다.
도 4는 본 발명의 다른 실시예에 따른 집적 회로를 도시한 단면도이다.
본 발명의 다른 실시예에 따른 집적 회로는 도 3의 집적 회로를 구비하여 형성되므로, 이하의 설명에서 도 3의 집적 회로와 동일 또는 유사한 부분은 동일한 명칭과 도면 부호를 사용하며 여기서 상세한 설명을 생략한다. 따라서, 이하에서 상기 집적 회로는 도 3의 집적 회로와 연결되는 소자를 중심으로 설명한다.
상기 집적 회로(300)는, 도 4를 참조하면, 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 제1절연막(250), 제2절연막(255), 제1전극(260), 제2전극(270) 및 제3전극(280)을 포함하여 형성된다. 또한, 상기 집적 회로(300)는 채널 영역(380)과 소스 영역(390)과 게이트 영역(392)과 드레인 영역(394)을 포함하여 형성된다. 또한, 상기 집적 회로(300)는 제3절연막(350)과 소스 전극(391)과 게이트 전극(393) 및 드레인 전극(395)을 포함하여 형성된다.
상기 집적 회로(300)는 도 3에 도시되어 있는 집적 회로(200)와 접합전계효과 트랜지스터(junction field effect transistor; 이하 "JFET"이하 한다)를 포함하여 형성된다. 즉, 상기 집적 회로(300)는 본 발명의 실시예에 따른 과도 전압 억제 소자(100)와 커패시터 및 JFET가 하나의 반도체 기판에 동시에 형성되어 이루어진다.
상기 집적 회로(300)는 서브스트레이트(110)를 드레인 단자로 사용하며 게이트 단자와 소스 단자를 표면에 형성하여 JFET 소자에서 게이트 단자와 소스 단자 사이의 임피던스의 감소를 최소화하게 된다. 즉, 상기 집적 회로(300)는 게이트 단자와 소스 단자를 표면에 형성하여 게이트 단자와 소스 단자의 커패시턴스를 줄여 입력 임피던스를 상대적으로 증가시킴으로써 게이트 단자와 소스 단자 사이의 임피던스 감소를 최소화하게 된다. 또한, 상기 집적 회로(300)는 JFET 소자와 함께 커패시터와 과도 전압 억제 소자를 내장할 수 있게 된다. 또한, 상기 집적 회로(300)는 과도 전압 억제 소자의 전류 경로를 수직으로 형성하여 정전기 보호 기능이 향 상되도록 형성된다.
상기 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 제1절연막(250), 제2절연막(255), 제1전극(260), 제2전극(270) 및 제3전극(280)은 상기에서 설명에서 설명한 바 있으므로 여기서 상세한 설명은 생략한다.
상기 채널 영역(380)은 격리 영역(140)을 사이에 두고 도핑 영역(130)의 반대 영역의 에피텍셜층(120)에 서브스트레이트(110)의 표면과 이격되도록 형성된다. 즉, 상기 채널 영역(380)은 에피텍셜층(120)에서 격리 영역(140)과 서브스트레이트(110)와 이격되도록 형성된다. 상기 채널 영역은 N형 반도체층으로 형성된다. 물론 상기 채널 영역(380)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 P형 반도체층으로 형성될 수 있다.
상기 소스 영역(390)은 채널 영역(380)에서 채널 영역(380)의 표면으로부터 하부로 일정 깊이로 형성된다. 이때, 상기 소스 영역(390)은 채널 영역(380)의 하면과 이격되어 형성되어 에피텍셜층(120)과 접하지 않도록 형성된다. 또한, 상기 소스 영역(390)은 측면이 에피텍셜층(120)과 접하지 않도록 형성된다. 상기 소스 영역(390)은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N+형 반도체층으로 형성된다. 물론, 상기 소스 영역(390)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 P+형 반도체층으로 형성될 수 있다. 여기서, 고농도는 에피텍셜층(120) 또는 채널 영역(380)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 소스 전극(391)은 소스 영역(390)의 표면에 형성된다. 상기 소스 전 극(391)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 소스 전극(391)의 적층 구조 또는 재질을 한정하는 것은 아니다.
상기 소스 전극(391)은 별도의 패턴(도면에 도시하지 않음)을 통하여 제2전극(270)과 전기적으로 연결되도록 형성된다.
상기 게이트 영역(392)은 채널 영역(380)에서 채널 영역(380)의 표면으로부터 하부로 일정 깊이로 형성된다. 이때, 상기 게이트 영역(392)은 채널 영역(380)의 하면과 이격되어 형성되어 에피텍셜층(120)과 접하지 않도록 형성된다. 또한, 상기 게이트 영역(392)은 소스 영역(390)과 접하지 않도록 형성된다. 상기 게이트 영역(392)은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 된 P+형 반도체층으로 형성된다. 물론, 상기 게이트 영역(390)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 N+형 반도체층으로 형성될 수 있다. 여기서, 고농도는 에피텍셜층(120) 또는 채널 영역(380)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 게이트 전극(393)은 게이트 영역(392)의 표면에 형성된다. 상기 게이트 전극(391)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)과 같은 도전성 물질의 적층 구조이거나 또는 그 등가 구조로 형성될 수 있으며, 여기서 게이트 전극(391)의 적층 구조 또는 재질을 한정하는 것은 아니다.
상기 게이트 전극(393)은 에피텍셜층(120)의 상부에 형성되는 게이트 전극(393a)과 전기적으로 연결된다.
상기 드레인 영역(394)은 채널 영역(380)에서 채널 영역(380)의 표면으로부터 하부로 일정 깊이로 형성된다. 이때, 상기 소스 영역(390)은 채널 영역(380)의 하면과 이격되어 형성되어 에피텍셜층(120)과 접하지 않도록 형성된다. 또한, 상기 드레인 영역(394)은 게이트 영역(392)과 접하지 않도록 형성된다. 또한, 상기 드레인 영역(394)은 에피텍셜층(120)의 측면과 접하지 않도록 형성된다. 상기 드레인 영역(394)은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N+형 반도체층으로 형성된다. 물론, 상기 드레인 영역(390)은 서브스트레이트(110)가 P+형 반도체로 형성되는 경우에 P+형 반도체층으로 형성될 수 있다. 여기서, 고농도는 에피텍셜층(120) 또는 채널 영역(380)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 드레인 전극(395)은 드레인 영역(394)의 표면에 형성된다. 또한, 상기 드레인 전극(395)은 드레인 영역에 인접하여 형성되는 격리 영역(140)과 전기적으로 연결되도록 형성된다. 즉, 상기 드레인 전극(395)은 드레인 영역(394)에 인접하여 형성되는 격리 영역(140)의 표면과 접하도록 형성된다. 이때, 상기 드레인 전극(395)은 제3절연막(350)에 의하여 에피텍셜층(120)과 전기적으로 절연되면서 제3절연막의 표면을 따라 격리 영역(140)으로 연장되어 격리 영역(140)과 접하도록 형성된다.
상기 제3절연막(350)은 소스 영역(390)과 게이트 영역(392) 및 드레인 영역(394)의 표면이 노출되도록 에피텍셜층(120)과 에피텍셜층(120)의 내부에 형성된 채널 영역(380)의 표면에 형성된다. 즉, 상기 제3절연막(350)은 일측의 격리 영 역(140)과 소스 영역(390)의 사이에서 에피텍셜층(120)과 채널 영역(380)의 표면에 형성되는 절연막(350a)과 소스 영역(390)과 게이트 영역(392) 사이에서 채널 영역(380)의 표면에 형성되는 절연막(350b)과 게이트 영역(392)과 드레인 영역(394) 사이에서 채널 영역(380)의 표면에 형성되는 절연막(350c) 및 드레인 영역과 격리 영역(140) 사이에서 채널 영역(380)과 에피텍셜층(120)의 표면에 형성되는 절연막(350d)을 포함하여 형성된다.
상기 집적 회로(300)는 과도 전압 억제 소자의 제1전극(260)과 커패시터를 형성하는 제3전극(280) 및 JFET의 드레인 전극(395)이 전기적으로 연결되도록 형성된다. 따라서, 상기 집적 회로(300)는 하나의 반도체 기판에 과도 전압 억제 소자와 노이즈 필터인 커패시터와 JFET 소자를 집적하여 집적도를 향상시키게 된다.
또한, 상기 집적 회로(300)는 과도 전압 억제 소자의 제2전극(270)과 JFET의 소스 단자가 전기적으로 직접 연결되므로 소자 사이의 임피던스를 줄일 수 있게 된다.
다음은 본 발명의 또 다른 실시예에 따른 집적 회로에 대하여 설명한다.
도 5는 본 발명의 또 다른 실시예에 따른 집적 회로를 도시한 단면도이다.
본 발명의 또 다른 실시예에 따른 집적 회로는 도 2의 과도 전압 억제 소자를 구비하여 형성되므로, 이하의 설명에서 도 2의 과도 전압 억제 소자와 동일 또는 유사한 부분은 동일한 명칭과 도면 부호를 사용하며 여기서 상세한 설명을 생략한다. 또한, 상기 집적 회로는 도 3의 집적 회로를 구성하는 JFET 소자를 포함하여 형성되므로 도 3의 JFET 소자와 동일 또는 유사한 부분은 동일한 명칭과 도면 부호를 사용하여 여기서 상세한 설명은 생략한다. 따라서, 이하에서 상기 집적 회로는 도 2의 과도 전압 억제 소자와 도 3의 JFET 소자의 결합 관계를 중심으로 설명한다.
본 발명의 또 다른 실시예에 따른 집적 회로(400)는, 도 5를 참조하면, 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 절연막(150), 제1전극(160) 및 제2전극(170)을 포함하여 형성된다. 또한, 상기 집적 회로(400)는 채널 영역(380)과 소스 영역(390)과 게이트 영역(392)과 드레인 영역(394)을 포함하여 형성된다. 또한, 상기 집적 회로(400)는 제3절연막(350)과 소스 전극(391)과 게이트 전극(393) 및 드레인 전극(395)을 포함하여 형성된다.
상기 집적 회로(400)는 도 2에 도시되어 있는 과도 전압 억제 소자(100)와 JFET 소자를 포함하여 형성된다. 즉, 상기 집적 회로(400)는 본 발명의 실시예에 따른 과도 전압 억제 소자(100)와 JFET 소자가 하나의 반도체 기판에 동시에 형성되어 이루어진다.
상기 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 격리 영역(140), 절연막(150), 제1전극(160) 및 제2전극(170)은 상기에서 설명에서 설명한 바 있으므로 여기서 상세한 설명은 생략한다.
또한, 상기 채널 영역(380)과 소스 영역(390)과 게이트 영역(392)과 드레인 영역(394)과 제3절연막(350)과 소스 전극(391)과 게이트 전극(393) 및 드레인 전극(395)은 상기에서 설명한 바 있으므로 여기서 상세한 설명은 생략한다.
상기 집적 회로(400)는 과도 전압 억제 소자의 제1전극(160)과 JFET의 드레인 전극(395)이 전기적으로 연결되도록 형성된다. 따라서, 상기 집적 회로(400)는 하나의 반도체 기판에 과도 전압 억제 소자와 JFET 소자를 집적하여 집적도를 향상시키게 된다. 또한, 상기 집적 회로(400)는 과도 전압 억제 소자의 제2전극(170)과 JFET의 소스 단자(391)가 전기적으로 직접 연결되므로 소자 사이의 임피던스를 줄일 수 있게 된다.
다음은 본 발명의 실시예에 따른 집적 회로가 사용되는 실질적인 회로 소자의 적용예에 대하여 설명한다.
도 6은 도 4의 집적 회로를 포함하는 회로 소자의 회로도를 나타낸다.
상기 회로 소자는, 도 6을 참조하면, 과도 전압 억제 소자(100)와 커패시터(C) 및 JFET 소자를 포함하여 형성된다. 상기 회로 소자는 실질적으로는 도 4에 도시되어 있는 집적 회로에 대한 회로도이다. 상기 회로 소자는 과도 전압 억제 소자(100)의 제1단자와 커패시터(C)의 제1단자 및 JFET 소자의 드레인 단자가 전기적으로 연결된다. 또한, 상기 회로 소자는 과도 전압 억제 소자(100)의 제2단자와 커패시터(C)의 제2단자 및 JFET 소자의 소스 단자가 서로 전기적으로 연결된다.
상기 회로 소자는 출력 단자(OUTPUT)로 정상적인 전압이 출력되면 입력 단자(INPUT)로 입력되는 제어 전압 신호에 의하여 작동되는 JFET 소자의 드레인 단자와 소스 단자를 통하여 전류가 흐르게 되며 그라운드 단자(GND)를 통하여 전압이 출력된다. 그러나, 상기 회로 소자는 출력단자로 서지 전압과 같은 이상 전압이 출 력되면 과도 전압 억제 소자(100)와 커패시터(C)를 통하여 서지 전압이 흐르게 되므로 JFET 소자로는 서지 전압이 흐르지 않게 된다.
상기 회로 소자는 출력 단자(OUTPUT)와 연결되는 과도 전압 억제 소자(100)와 커패시터(C) 및 JFET 소자의 단자를 직접 전기적으로 연결하여 소자간의 임피던스를 줄일 수 있게 된다. 또한, 상기 회로 소자는 과도 전압 억제 소자(100)와 커패시터(C) 및 JFET 소자를 하나의 소자로 집적하여 집적도가 증가된다.
다음은 본 발명의 실시예에 따른 집적 회로가 사용되는 다른 회로 소자의 적용예에 대하여 설명한다.
도 7은 도 4의 집적 회로를 포함하는 다른 회로 소자의 회로도를 나타낸다.
상기 회로 소자는, 도 7을 참조하면, 과도 전압 억제 소자와 커패시터 와 JFET 소자 및 쌍극성 접합 트랜지스터(Bipolar Junction Transistor; 이하 "BJT"라 한다)를 포함하여 형성된다. 또한, 상기 회로 소자는 BJT 소자와 출력 단자 사이에 전기 저항을 더 포함하여 형성될 수 있다.
상기 회로 소자는 과도 전압 억제 소자(100)의 제1단자와 커패시터(C)의 제1단자와 JFET 소자의 드레인 단자 및 BJT 소자의 에미터 단자가 전기적으로 연결된다. 또한, 상기 회로 소자는 과도 전압 억제 소자(100)의 제2단자와 커패시터의 제2단자와 JFET 소자의 소스 단자 및 BJT 소자의 컬렉터 단자가 서로 전기적으로 연결된다. 또한, 상기 회로 소자는 BJT 소자의 베이스 단자가 JFET 소자의 드레인 단자에 전기적으로 연결된다. 또한, 상기 회로 소자는 JFET 소자의 드레인 단자와 출 력 단자(OUTPUT) 사이에 전기 저항(R)이 연결된다.
상기 회로 소자는 출력 단자(OUTPUT)로 정상적인 전압이 출력되면 입력 단자(INPUT)로 입력되는 제어 신호에 의하여 JFET 소자가 작동하여 전기 저항(R)을 통하여 전류(IR)가 흐르게 된다. 상기 회로 소자는 JFET 소자가 작동함에 따라 BJT 소자의 베이스 단자로부터 전류(IB)가 JFET 소자의 드레인 단자로 흐르게 되고, BJT 소자의 에미터 단자로부터 컬렉터 단자로 전류(IC)가 흐르게 된다. 이때 상기 BJT 소자는 에미터 단자로부터 컬렉터 단자로 흐르는 전류(IC)는 BJT 소자의 전류 증폭률(β)에 의하여 증폭되어 흐르게 된다. 즉, 상기 컬렉터 단자로 흐르는 전류(IC)는 IC = βIB와 같은 크기로 흐르게 된다. 또한, 상기 회로 소자는 JFET 소자의 드레인 단자로부터 소스 단자로 전류(ID)가 흐르게 된다. 여기서, JFET 소자의 소스 단자로 흐르는 전류(ID)는 전기 저항을 흐르는 전류(IR)와 BJT 소자의 베이스 단자를 흐르는 전류(IB)를 합한 크기로 흐르게 된다.
따라서, 상기 회로 소자는 그라운드 단자(GND) 단자로 흐르는 전류가 JFET 소자의 드레인 단자로 흐르는 전류(ID)와 BJT 소자의 컬렉터 단자로 흐르는 전류(IC)를 합한 크기로 흐르게 된다.
그러나, 상기 회로 소자는 출력단자로 서지 전압과 같은 이상 전압이 출력되면 과도 전압 억제 소자와 커패시터를 통하여 서지 전압이 흐르게 되므로 JFET 소 자로는 서지 전압이 흐르지 않게 된다. 따라서, 상기 BJT 소자도 전류가 흐르지 않게 된다.
상기 회로 소자는 출력 단자(OUTPUT)와 연결되는 과도 전압 억제 소자와 커패시터와 JFET 소자 및 BJT 소자의 에미터 단자를 직접 전기적으로 연결하여 소자간의 임피던스를 줄일 수 있게 된다. 또한, 상기 회로 소자는 과도 전압 억제 소자와 커패시터 및 JFET 소자를 하나의 소자로 집적하여 집적도가 증가된다.
이상에서 설명한 것은 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
본 발명의 실시예에 따른 과도 전압 억제 소자는 제1전극과 제2전극이 모두 에피텍셜층의 표면과 동일한 평면에 형성되어 다른 소자들과 함께 집적 회로로 형성하는 것이 가능하도록 하는 효과가 있다.
또한, 본 발명의 실시예에 따른 과도 전압 억제 소자는 도핑 영역의 측부에 저농도의 에피텍셜층이 위치함으로써, 도핑 영역의 측면이 저농도 접합면이 되고, 따라서 과도 전압 억제 소자의 커패시턴스 성분이 감소되는 효과가 있다.
또한, 본 발명의 실시예에 따른 집적 회로는 과도 전압 억제 소자와 커패시 터가 반도체 기판에 하나의 소자로 형성되어 과도 전압 억제 소자와 커패시터 사이의 임피던스를 줄일 수 있으며, 과도 전압의 억제와 노이즈 필터의 기능을 동시에 수행하도록 할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따른 집적 회로는 과도 전압 억제 소자와 커패시터 및 JFET가 하나의 반도체 기판에 동시에 형성되고 JFET 소자에서 게이트 단자와 소스 단자 사이의 임피던스의 감소를 최소화하면서 커패시터와 과도 전압 억제 소자를 내장할 수 있으며, 과도 전압 억제 소자의 전류 경로를 수직으로 형성하여 정전기 보호 기능이 향상시키는 효과가 있다.

Claims (15)

  1. 서브스트레이트;
    상기 서브스트레이트의 표면에 증착된 에피텍셜층;
    상기 에피텍셜층에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 표면까지 형성된 도핑 영역;
    상기 에피텍셜층에서 상기 도핑 영역의 측면과 이격되어 상기 도핑 영역의 둘레에 형성되며 동시에 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트의 상면에 접하도록 형성된 격리 영역;
    상기 도핑 영역과 상기 격리 영역 사이에 위치하는 상기 에피텍셜층의 표면을 포함하는 영역에 형성되는 절연막;
    상기 격리 영역의 표면에 형성된 제1전극; 및
    상기 도핑 영역의 표면에 형성된 제2전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  2. 제 1 항에 있어서,
    상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형이고,
    상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형인 것을 특징으로 하는 과도 전압 억제 소자.
  3. 제 2 항에 있어서,
    상기 격리 영역은 상기 서브스트레이트와 동일하게 N+형으로 형성되는 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제 1 항에 있어서,
    상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형이고,
    상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형인 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제 4 항에 있어서,
    상기 격리 영역은 상기 서브스트레이트와 동일하게 P+형으로 형성되는 것을 특징으로 하는 과도 전압 억제 소자.
  6. 제 1 항에 있어서,
    상기 에피텍셜층은 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 P형인 것을 특징으로 하는 과도 전압 억제 소자.
  7. N+형 서브스트레이트;
    상기 N+형 서브스트레이트의 상면에 증착된 P형 에피텍셜층;
    상기 P형 에피텍셜층에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면까지 형성된 P+형 도핑 영역;
    상기 P형 에피텍셜층에 상기 P+형 도핑 영역의 측면과 이격되어 상기 P+형 도핑 영역의 둘레에 형성되며 동시에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면에 접하도록 형성된 N+형 격리 영역;
    상기 N+형 격리 영역의 표면에 형성된 제1전극;
    상기 P+형 도핑 영역의 표면에 형성된 제2전극;
    상기 P+형 도핑 영역과 상기 N+형 격리 영역 사이에 위치하는 상기 P형 에피텍셜층의 표면 및 상기 P+형 도핑 영역의 표면에서 상기 P형 에피텍셜층과 상기 제2전극 사이의 캡 영역에 형성되는 제1절연막;
    상기 제1절연막의 표면에서 상기 캡 영역에 대응되는 영역을 포함하며 상기 제1전극에 접하도록 형성되는 제3전극; 및
    상기 제1전극과 상기 제2전극 사이에서 상기 제3전극의 표면에 형성되는 제2절연막을 포함하여 형성되는 것을 특징으로 하는 집적 회로.
  8. 제 7 항에 있어서,
    상기 N+형 격리 영역을 사이에 두고 상기 P+형 도핑 영역의 반대 영역의 상기 P형 에피텍셜층에 상기 N+형 서브스트레이트의 표면과 이격되어 형성되는 N형 채널 영역;
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 소스 영역;
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 P+ 게이트 영역; 및
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 드레인 영역을 포함하는 것을 특징으로 하는 집적 회로.
  9. 제 8 항에 있어서,
    상기 N+ 소스 영역과 상기 P+ 게이트 영역 및 상기 N+ 드레인 영역의 표면이 노출되도록 상기 N형 채널 영역과 P형 에피텍셜층의 표면에 형성되는 제3절연막;
    상기 N+ 소스 영역의 표면에 형성되는 소스 전극;
    상기 P+ 게이트 영역의 표면에 형성되는 게이트 전극; 및
    상기 N+ 드레인 영역의 표면에 형성되는 드레인 전극을 더 포함하는 것을 특징으로 하는 집적 회로.
  10. 제 9 항에 있어서,
    상기 드레인 전극은 상기 N+ 드레인 영역에 인접하여 형성되는 상기 격리 영역의 표면에 접하도록 형성되는 것을 특징으로 하는 집적 회로.
  11. 제 9 항에 있어서,
    상기 소스 전극은 상기 제2전극과 전기적으로 연결되도록 형성되는 것을 특징으로 하는 집적 회로.
  12. N+형 서브스트레이트;
    상기 N+형 서브스트레이트의 상면에 증착된 P형 에피텍셜층;
    상기 P형 에피텍셜층에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면까지 형성된 P+형 도핑 영역;
    상기 P+형 도핑 영역의 측면과 이격되어 상기 P+형 도핑 영역의 둘레에 형성되며 동시에 상기 P형 에피텍셜층의 표면으로부터 상기 N+형 서브스트레이트의 상면에 접하도록 형성된 N+형 격리 영역;
    상기 N+형 격리 영역의 표면에 형성된 제1전극;
    상기 P+형 도핑 영역의 표면에 형성된 제2전극;
    상기 N+형 격리 영역을 사이에 두고 상기 P+형 도핑 영역의 반대 영역의 상기 P형 에피텍셜층에 상기 N+형 서브스트레이트의 표면과 이격되어 형성되는 N형 채널 영역;
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 N+ 소스 영역;
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊이로 형성되는 P+ 게이트 영역; 및
    상기 N형 채널 영역에서 상기 N형 채널 영역의 표면으로부터 하부로 일정 깊 이로 형성되는 N+ 드레인 영역을 포함하는 것을 특징으로 하는 집적 회로.
  13. 제 12 항에 있어서,
    상기 N+ 소스 영역과 상기 P+ 게이트 영역 및 상기 N+ 드레인 영역의 표면이 노출되도록 상기 N형 채널 영역과 P형 에피텍셜층의 표면에 형성되는 절연막;
    상기 N+ 소스 영역의 표면에 형성되는 소스 전극;
    상기 P+ 게이트 영역의 표면에 형성되는 게이트 전극; 및
    상기 N+ 드레인 영역의 표면에 형성되는 드레인 전극을 더 포함하는 것을 특징으로 하는 집적 회로.
  14. 제 13 항에 있어서,
    상기 드레인 전극은 상기 N+ 드레인 영역에 인접하여 형성되는 상기 N+형 격리 영역의 표면에 접하도록 형성되는 것을 특징으로 하는 집적 회로.
  15. 제 13 항에 있어서,
    상기 소스 전극은 상기 제2전극과 전기적으로 연결되도록 형성되는 것을 특징으로 하는 집적 회로.
KR1020070057503A 2007-06-12 2007-06-12 과도 전압 억제 소자 및 이를 이용한 집적 회로 KR100791259B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070057503A KR100791259B1 (ko) 2007-06-12 2007-06-12 과도 전압 억제 소자 및 이를 이용한 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070057503A KR100791259B1 (ko) 2007-06-12 2007-06-12 과도 전압 억제 소자 및 이를 이용한 집적 회로

Publications (1)

Publication Number Publication Date
KR100791259B1 true KR100791259B1 (ko) 2008-01-04

Family

ID=39216565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070057503A KR100791259B1 (ko) 2007-06-12 2007-06-12 과도 전압 억제 소자 및 이를 이용한 집적 회로

Country Status (1)

Country Link
KR (1) KR100791259B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050112623A (ko) * 2004-05-27 2005-12-01 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050112623A (ko) * 2004-05-27 2005-12-01 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US6977425B2 (en) Semiconductor device having a lateral MOSFET and combined IC using the same
US10354990B2 (en) Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8431958B2 (en) Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
JP6413104B2 (ja) サージ保護素子
TWI493727B (zh) 提升正向電流能力的肖特基二極體
US9660071B2 (en) Semiconductor device
KR101742447B1 (ko) 반도체 장치
US9373614B2 (en) Transistor assembly as an ESD protection measure
JP2014078570A (ja) 整流回路及び半導体装置
US10163890B2 (en) Semiconductor device
JP2014067986A (ja) 半導体装置
US20110254120A1 (en) Semiconductor integrated circuit
CN111816651A (zh) 静电放电防护元件
US8004041B2 (en) Semiconductor device for surge protection
US6384453B1 (en) High withstand voltage diode and method for manufacturing same
KR100791259B1 (ko) 과도 전압 억제 소자 및 이를 이용한 집적 회로
US20160079240A1 (en) Semiconductor device
KR100945626B1 (ko) 과도 전압 억제 회로
JP4029549B2 (ja) 半導体装置
US7592683B2 (en) Semiconductor device with improved electrostatic tolerance
WO2023145316A1 (ja) 半導体装置および半導体モジュール
US11784220B2 (en) Semiconductor device
JP7243795B2 (ja) 半導体装置
TWI736412B (zh) 垂直式雙極性電晶體裝置
US20240186314A1 (en) Transient voltage absorption element

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131128

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141124

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151123

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191112

Year of fee payment: 13