WO2023145316A1 - 半導体装置および半導体モジュール - Google Patents

半導体装置および半導体モジュール Download PDF

Info

Publication number
WO2023145316A1
WO2023145316A1 PCT/JP2022/047072 JP2022047072W WO2023145316A1 WO 2023145316 A1 WO2023145316 A1 WO 2023145316A1 JP 2022047072 W JP2022047072 W JP 2022047072W WO 2023145316 A1 WO2023145316 A1 WO 2023145316A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
wiring
electrode
clamping
layer
Prior art date
Application number
PCT/JP2022/047072
Other languages
English (en)
French (fr)
Inventor
勲 田古部
浩隆 大嶽
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2023145316A1 publication Critical patent/WO2023145316A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to semiconductor devices and semiconductor modules.
  • a discrete semiconductor device in which a GaN transistor is formed is generally known (see Patent Document 1, for example).
  • a semiconductor device includes a semiconductor substrate, a GaN transistor formed on the semiconductor substrate and including a drain electrode, a source electrode, and a gate electrode; an active clamp circuit including a clamping transistor that is electrically connected and operates based on the rise of the drain-source voltage of the GaN transistor; a drain pad electrically connected to the drain electrode of the GaN transistor; A source pad electrically connected to the source electrode of the GaN transistor, and a gate pad electrically connected to the gate electrode of the GaN transistor.
  • a semiconductor module includes: the semiconductor device; a sealing resin that seals the semiconductor device; a drain terminal exposed from the sealing resin and electrically connected to the drain pad; A source terminal exposed from the sealing resin and electrically connected to the source pad, and a gate terminal exposed from the sealing resin and electrically connected to the gate pad are provided.
  • the above semiconductor device and semiconductor module it is possible to suppress the erroneous turn-on of the GaN transistor when the voltage between the drain and the source of the GaN transistor abruptly changes.
  • FIG. 1 is a schematic plan view of the semiconductor device of the first embodiment.
  • FIG. 2 is a schematic cross-sectional view of part of the semiconductor device cut along line F2-F2 in FIG.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device cut along line F3-F3 in FIG.
  • FIG. 4 is a schematic plan view enlarging a portion of the semiconductor device of FIG. 1 where an active clamp circuit is formed.
  • FIG. 5 is a schematic cross-sectional view of part of the semiconductor device cut along line F5-F5 in FIG.
  • FIG. 6 is a circuit diagram of the semiconductor device of FIG.
  • FIG. 7 is a schematic plan view of the semiconductor module of the first embodiment.
  • FIG. 1 is a schematic plan view of the semiconductor device of the first embodiment.
  • FIG. 2 is a schematic cross-sectional view of part of the semiconductor device cut along line F2-F2 in FIG.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device cut along line F3-
  • FIG. 8 is a schematic cross-sectional view of the semiconductor module cut along line F8-F8 in FIG.
  • FIG. 9 is a graph showing changes in drain-source voltage, gate-source voltage, and gate-source voltage of the clamp transistor of the active clamp circuit of the GaN transistor.
  • FIG. 10 is a schematic plan view showing the internal structure of the semiconductor module of the second embodiment.
  • 11 is a schematic plan view mainly showing the wiring structure of the semiconductor module of FIG. 10.
  • FIG. FIG. 12 is a schematic plan view of a semiconductor module.
  • 13 is a schematic cross-sectional view of the semiconductor module cut along line F13-F13 in FIG. 12.
  • FIG. 14 is a schematic cross-sectional view of the semiconductor module cut along line F14-F14 in FIG. 12.
  • FIG. 12 is a schematic plan view showing the internal structure of the semiconductor module of the second embodiment.
  • 11 is a schematic plan view mainly showing the wiring structure of the semiconductor module of FIG. 10.
  • FIG. 12 is a schematic plan view of a
  • FIG. 15 is a circuit diagram of the semiconductor module of FIG. 12.
  • FIG. FIG. 16 is a schematic cross-sectional view of a pull-down resistor of an active clamp circuit in a modified semiconductor device.
  • FIG. 17 is a schematic cross-sectional view of a pull-down resistor in a modified semiconductor device.
  • FIG. 18 is a circuit diagram of a semiconductor device of a modification. 19 is a schematic plan view enlarging a portion of the semiconductor device of FIG. 18 in which an active clamp circuit is formed.
  • FIG. 20 is a circuit diagram of a semiconductor device of a modification. 21 is a schematic plan view enlarging a portion of the semiconductor device of FIG. 20 where the active clamp circuit is formed.
  • FIG. 22 is a circuit diagram of a semiconductor device of a modification. 23 is an enlarged schematic plan view of a portion of the semiconductor device of FIG. 22 where the active clamp circuit is formed.
  • FIG. 24 is a schematic plan view of a semiconductor module of a modification.
  • FIG. 1 schematically shows a schematic planar structure of a semiconductor device.
  • the semiconductor device 10 includes a semiconductor substrate 11 , a GaN transistor 20 and an active clamp circuit 30 electrically connected to the GaN transistor 20 . Both GaN transistor 20 and active clamp circuit 30 are formed on semiconductor substrate 11 . GaN transistor 20 and active clamp circuit 30 are connected by a wiring layer 40 (see FIG. 3) formed on semiconductor substrate 11 .
  • the semiconductor device 10 is a semiconductor chip on which both the GaN transistor 20 and the active clamp circuit 30 are provided.
  • the thickness direction of the semiconductor substrate 11 is defined as the z-direction, and two directions orthogonal to the z-direction are defined as the x-direction and the y-direction. Also, viewing the semiconductor device 10 from the z-direction is referred to as "plan view”.
  • the semiconductor substrate 11 is formed in a rectangular flat plate shape having a longitudinal direction and a lateral direction in plan view.
  • the lateral direction of the semiconductor substrate 11 is the x direction
  • the longitudinal direction is the y direction.
  • Semiconductor substrate 11 may be formed of silicon (Si), silicon carbide (SiC), gallium nitride (GaN), sapphire, or other substrate material.
  • semiconductor substrate 11 may be a Si substrate.
  • the thickness of semiconductor substrate 11 is, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the length in the longitudinal direction (length in the y direction) of semiconductor substrate 11 is, for example, 2 mm
  • the length in the width direction (length in x direction) of semiconductor substrate 11 is, for example, 4 mm.
  • the semiconductor substrate 11 includes a substrate front surface 11s and a substrate rear surface 11r (both of which are shown in FIG. 2) facing opposite sides in the z-direction.
  • the semiconductor substrate 11 has a first side surface 11a and a second side surface 11b forming side surfaces at both ends in the longitudinal direction (y direction), and third side surfaces 11c and 11c forming side surfaces at both ends in the width direction (x direction). and a fourth side surface 11d.
  • the GaN transistor 20 and the active clamp circuit 30 are formed on the semiconductor substrate 11 side by side in the longitudinal direction (y direction) of the semiconductor substrate 11 .
  • the active clamp circuit 30 is arranged closer to the second side surface 11b with respect to the GaN transistor 20 .
  • the GaN transistor 20 is a high electron mobility transistor (HEMT) using a nitride semiconductor.
  • GaN transistor 20 includes an active region 20T in which the transistor is formed.
  • the active region 20T is formed in a rectangular shape with the y direction as the longitudinal direction and the x direction as the lateral direction.
  • the longitudinal direction of the semiconductor substrate 11 is the y direction and the lateral direction is the x direction in plan view.
  • the short-side direction of 20T and the short-side direction of semiconductor substrate 11 match.
  • the first area of the region where the GaN transistor 20 is formed in the semiconductor substrate 11 is larger than the second area of the region where the active clamp circuit 30 is formed.
  • the first area is greater than twice the second area.
  • the first area is greater than three times the second area.
  • the first area is greater than four times the second area.
  • the first area is greater than five times the second area.
  • the first area is less than or equal to six times the second area.
  • the region of the semiconductor substrate 11 in which the GaN transistor 20 is formed can be defined by the region consisting of the y-direction range and the entire x-direction of the active region 20T in the GaN transistor 20 of the semiconductor substrate 11 in plan view.
  • the region where the active clamp circuit 30 is formed can be defined by the region consisting of the entire region in the x direction between the active region 20T and the second side surface 11b of the semiconductor substrate 11 in plan view.
  • the semiconductor device 10 includes a drain pad 51, a main source pad 52, a sense source pad 53, and a gate pad 54 as electrode pads constituting external electrodes.
  • These pads 51 to 54 are formed in the region where the GaN transistor 20 is formed and exposed to the outside of the semiconductor device 10.
  • FIG. These pads 51-54 are electrically connected to both the GaN transistor 20 and the active clamp circuit 30 via the wiring layer 40 (see FIG. 3).
  • Each of pads 51-54 is made of any conductor material including at least one of copper (Cu), aluminum (Al), AlCu alloy, tungsten (W), titanium (Ti), and titanium nitride (TiN). be able to.
  • GaN transistor 20 shown in FIG. 3 includes gate electrode 26 , source electrode 28 and drain electrode 29 .
  • drain pad 51 is electrically connected to drain electrode 29 of GaN transistor 20 .
  • Both main source pad 52 and sense source pad 53 are electrically connected to source electrode 28 of GaN transistor 20 .
  • the main source pad 52 corresponds to the "source pad”.
  • Gate pad 54 is electrically connected to gate electrode 26 of GaN transistor 20 .
  • the drain pad 51 is arranged at a position closer to the third side surface 11c than the center of the semiconductor substrate 11 in the x direction in plan view. In this embodiment, the drain pad 51 is arranged closer to the third side surface 11c than the active region 20T in plan view. The drain pad 51 is formed from the end of the semiconductor substrate 11 closer to the first side surface 11a to the vicinity of the active clamp circuit 30 in the y direction.
  • the main source pad 52, the sense source pad 53, and the gate pad 54 are arranged at positions closer to the fourth side surface 11d than the center of the semiconductor substrate 11 in the x direction in plan view.
  • each of the pads 52 to 54 is arranged closer to the fourth side surface 11d than the active region 20T in plan view.
  • Each pad 52-54 is arranged in a row along the y direction.
  • the gate pad 54, the sense source pad 53, and the main source pad 52 are arranged in this order from the first side surface 11a toward the second side surface 11b.
  • the area of main source pad 52 is larger than the areas of sense source pad 53 and gate pad 54 .
  • the shape and arrangement of the pads 51 to 54 can be changed arbitrarily.
  • FIG. 2 is a cross-sectional view showing an example of a schematic cross-sectional structure of a GaN transistor 20 obtained by cutting the semiconductor device 10 along the F2-F2 cross-sectional indication line of FIG. It should be noted that some hatching lines are omitted from the viewpoint of visibility of the drawing.
  • the GaN transistor 20 is formed on the semiconductor substrate 11.
  • the GaN transistor 20 includes a buffer layer 21 formed on a semiconductor substrate 11 , an electron transit layer 22 forming a main drift layer formed on the buffer layer 21 , and an electron supply layer formed on the electron transit layer 22 . 23 and
  • the buffer layer 21 is located between the semiconductor substrate 11 and the electron transit layer 22 and is made of any material that can alleviate the lattice mismatch between the semiconductor substrate 11 and the electron transit layer 22 .
  • Buffer layer 21 includes one or more nitride semiconductor layers.
  • Buffer layer 21 may include, for example, at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and graded AlGaN layers having different aluminum compositions.
  • the buffer layer 21 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. may be configured.
  • buffer layer 21 includes a first buffer layer that is an AlN layer formed on semiconductor substrate 11 and a second buffer layer that is an AlGaN layer formed on the AlN layer.
  • the first buffer layer is, for example, an AlN layer having a thickness of 200 nm
  • the second buffer layer has, for example, a structure in which a plurality of AlGaN layers are laminated.
  • an impurity may be introduced into a part of the buffer layer 21 to make it semi-insulating.
  • the impurity is carbon (C) or iron (Fe), for example, and the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the electron transit layer 22 is made of a nitride semiconductor, such as a GaN layer.
  • the thickness of the electron transit layer 22 is, for example, 300 nm or more and 2 ⁇ m or less, more preferably 300 nm or more and 400 nm or less. In one example, the thickness of the electron transit layer 22 is 350 nm.
  • an impurity may be introduced into a part of the electron transit layer 22 so that the electron transit layer 22 other than the surface layer region is semi-insulating.
  • the impurity is C, for example, and the concentration of the impurity can be, for example, 1 ⁇ 10 19 cm ⁇ 3 or higher in peak concentration.
  • the electron transit layer 22 can include a plurality of GaN layers with different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • the C concentration in the C-doped GaN layer can be 9 ⁇ 10 18 cm ⁇ 3 or more and 9 ⁇ 10 19 cm ⁇ 3 or less.
  • the electron supply layer 23 is made of a nitride semiconductor having a bandgap larger than that of the electron transit layer 22, such as an AlGaN layer. Since the bandgap increases as the Al composition increases, the electron supply layer 23, which is an AlGaN layer, has a larger bandgap than the electron transit layer 22, which is a GaN layer.
  • the electron supply layer 23 has a thickness of, for example, 5 nm or more and 20 nm or less. In one example, the electron supply layer 23 has a thickness of 8 nm or more and 15 nm or less.
  • the electron transit layer 22 and the electron supply layer 23 are composed of nitride semiconductors having lattice constants different from each other.
  • the lattice-mismatched junction between the electron transit layer 22 and the electron supply layer 23 gives strain to the electron supply layer 23 , and this strain induces a two-dimensional electron gas (2DEG) 24 in the electron transit layer 22 .
  • the 2DEG 24 spreads in the electron transit layer 22 at a position close to the heterojunction interface between the electron transit layer 22 and the electron supply layer 23 (for example, a distance of several nanometers from the interface). This 2DEG 24 functions as a current path (channel) of the GaN transistor 20 .
  • the GaN transistor 20 includes a gate layer 25 formed partially on the electron supply layer 23, a gate electrode 26 formed on the gate layer 25, a passivation layer 27, a source electrode 28, a drain electrode 29, further includes
  • the passivation layer 27 covers the electron supply layer 23, the gate layer 25, and the gate electrode 26, and has a first opening 27A and a second opening 27B.
  • the passivation layer 27 corresponds to "an insulating layer formed on a semiconductor substrate".
  • the source electrode 28 is in contact with the electron supply layer 23 through the first opening 27A.
  • the drain electrode 29 is in contact with the electron supply layer 23 through the second opening 27B.
  • the gate layer 25 is made of a nitride semiconductor containing acceptor-type impurities.
  • the gate layer 25 is made of any material having a smaller bandgap than the electron supply layer 23, eg an AlGaN layer.
  • the gate layer 25 is a GaN layer (p-type GaN layer) doped with acceptor-type impurities.
  • Acceptor-type impurities can include at least one of zinc (Zn), magnesium (Mg), and C.
  • the maximum concentration of acceptor-type impurities in gate layer 25 is, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the GaN transistor 20 depletes the 2DEG 24 in the region immediately below the gate layer 25 by including the gate layer 25 made of a nitride semiconductor containing acceptor-type impurities. This allows the GaN transistor 20 to operate normally off. That is, the GaN transistor 20 is a normally-off transistor.
  • Gate layer 25 includes a bottom surface 25r in contact with electron supply layer 23 and a top surface 25s opposite bottom surface 25r. Gate electrode 26 is formed on upper surface 25 s of gate layer 25 .
  • the gate layer 25 includes a ridge portion 25C including an upper surface 25s on which the gate electrode 26 is formed, and two extension portions (a first extension portion 25A and a second extension portion 25A) extending outside the ridge portion 25C in plan view. 2 extensions 25B).
  • the first extending portion 25A extends from the ridge portion 25C toward the first opening 27A in plan view.
  • the first extending portion 25A is separated from the first opening 27A.
  • the second extending portion 25B extends from the ridge portion 25C toward the second opening 27B in plan view.
  • the second extending portion 25B is separated from the second opening 27B.
  • the ridge portion 25C is located between the first extension portion 25A and the second extension portion 25B and formed integrally with the first extension portion 25A and the second extension portion 25B. Due to the existence of the first extending portion 25A and the second extending portion 25B, the bottom surface 25r of the gate layer 25 has a larger area than the top surface 25s. In the present embodiment, the second extension portion 25B extends longer toward the outside of the ridge portion 25C in plan view than the first extension portion 25A.
  • the ridge portion 25C corresponds to a relatively thick portion of the gate layer 25 and has a thickness of 80 nm or more and 150 nm or less, for example.
  • the thickness of the gate layer 25, particularly the ridge portion 25C, can be determined in consideration of parameters including the gate threshold voltage.
  • gate layer 25 (ridge portion 25C) has a thickness greater than 110 nm.
  • Each of the first extension portion 25A and the second extension portion 25B has a thickness smaller than the thickness of the ridge portion 25C. In one example, each of the first extension portion 25A and the second extension portion 25B has a thickness equal to or less than half the thickness of the ridge portion 25C.
  • each of the extensions 25A, 25B is a flat portion with a substantially constant thickness.
  • substantially constant thickness means that the thickness is within a manufacturing variation (for example, 20%).
  • each extension 25A, 25B may include a tapered portion in a region adjacent to the ridge 25C having a thickness that tapers away from the ridge 25C.
  • Each extending portion 25A, 25B may include a flat portion having a substantially constant thickness in a region more than a predetermined distance away from the ridge portion 25C.
  • the flat portion has a thickness of 5 nm or more and 25 nm or less.
  • the gate electrode 26 formed on the ridge portion 25C is composed of one or more metal layers.
  • An example of a metal layer is a TiN layer.
  • the gate electrode 26 may be composed of a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer.
  • the thickness of gate electrode 26 is, for example, 50 nm or more and 200 nm or less.
  • Gate electrode 26 can form a Schottky junction with gate layer 25 .
  • Each of the first opening 27A and the second opening 27B of the passivation layer 27 is separated from the gate layer 25, and the gate layer 25 is located between the first opening 27A and the second opening 27B. More specifically, the gate layer 25 is located between the first opening 27A and the second opening 27B and closer to the first opening 27A than the second opening 27B.
  • Passivation layer 27 extends along the top surface of electron supply layer 23, the side surfaces and top surface 25s of gate layer 25, and the side surfaces and top surface of gate electrode 26, and thus has a non-flat surface.
  • the source electrode 28 and the drain electrode 29 are composed of one or more metal layers.
  • the metal layer is composed of any combination of, for example, a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, and an AlCu layer.
  • At least part of the source electrode 28 is filled in the first opening 27A.
  • At least part of the drain electrode 29 is filled in the second opening 27B.
  • the source electrode 28 is in ohmic contact with the 2DEG 24 immediately below the electron supply layer 23 through the first opening 27A.
  • the drain electrode 29 is in ohmic contact with the 2DEG 24 immediately below the electron supply layer 23 through the second opening 27B.
  • the source electrode 28 includes a source contact portion 28A filled in the first opening 27A and a source field plate portion 28B covering the passivation layer 27.
  • the source field plate portion 28B is formed integrally with the source contact portion 28A.
  • the source field plate portion 28B includes an end portion 28C positioned between the second opening 27B and the gate layer 25 in plan view.
  • Source field plate portion 28B extends from source contact portion 28A to end portion 28C along the surface of passivation layer 27 toward drain electrode 29, but is separated from drain electrode 29. As shown in FIG.
  • Source field plate portion 28B extends along the non-planar surface of passivation layer 27 and thus has a non-planar surface as well.
  • the source field plate portion 28B has a function of alleviating electric field concentration in the vicinity of the edge of the gate electrode 26 when a drain voltage is applied to the drain electrode 29 during zero bias when no gate voltage is applied to the gate electrode 26.
  • FIG. 3 is an enlarged cross-sectional view of mainly the wiring layer 40 and its periphery in the schematic cross-sectional structure of the semiconductor device 10 cut along the F3-F3 cross-sectional indication line of FIG.
  • the connection relationship of the wiring layer 40 is the main part, so the cross-sectional structure of the GaN transistor 20 is simplified compared to the cross-sectional structure of the GaN transistor 20 of FIG.
  • the GaN transistor 20 is provided with a multilayer wiring structure LS.
  • the multilayer wiring structure LS includes, for example, a first wiring layer L1, a second wiring layer L2, a third wiring layer L3, and a fourth wiring layer L4 in order from the top.
  • the multilayer wiring structure LS may further include one or more wiring layers under the fourth wiring layer L4.
  • the first wiring layer L1 corresponds to the "front side wiring layer”
  • the second wiring layer L2 and the third wiring layer L3 correspond to the "middle wiring layer”
  • the fourth wiring layer L4 corresponds to "substrate-side wiring layer".
  • the second wiring layer L2, the third wiring layer L3, and the fourth wiring layer L4 are provided closer to the semiconductor substrate 11 (see FIG. 2) than the first wiring layer L1. It can be said that the fourth wiring layer L4 is provided on the side opposite to the first wiring layer L1 with respect to the second wiring layer L2 and the third wiring layer L3.
  • the first to third wiring layers L1 to L3 are formed on the GaN transistor 20.
  • the fourth wiring layer L4 is formed at a position aligned with the GaN transistor 20 in the z direction. In other words, the GaN transistor 20 is formed on the fourth wiring layer L4.
  • the semiconductor device 10 includes a first insulating layer 12 covering the first wiring layer L1, a second insulating layer 13 covering the second wiring layer L2, a third insulating layer 14 covering the third wiring layer L3, and a third wiring. and a fourth insulating layer 15 provided between the layer L3 and the fourth wiring layer L4.
  • These insulating layers 12 to 15 are made of a material containing silicon oxide (SiO 2 ), silicon nitride (SiN), or the like.
  • a drain pad 51, a main source pad 52, a sense source pad 53, and a gate pad 54 are formed in the first wiring layer L1, which is the uppermost layer of the multilayer wiring structure LS.
  • Each pad 51 to 54 is insulated from each other by the first insulating layer 12 .
  • Each pad 51 - 54 may be at least partially covered by the first insulating layer 12 , and a portion of the top surface of each pad 51 - 54 is exposed through an opening formed in the first insulating layer 12 .
  • the wiring layer 40 includes drain wiring 41 , main source wiring 42 , sense source wiring 43 and gate wiring 44 .
  • the drain wiring 41 is configured to electrically connect the drain pad 51 and the drain electrode 29 of the GaN transistor 20 .
  • Main source wiring 42 is configured to electrically connect main source pad 52 and source electrode 28 of GaN transistor 20 .
  • Sense source wiring 43 is configured to electrically connect sense source pad 53 (see FIG. 1) and source electrode 28 of GaN transistor 20 .
  • the gate wiring 44 is configured to electrically connect the gate pad 54 (see FIG. 1) and the gate electrode 26 of the GaN transistor 20 .
  • the wirings 41 to 44 are formed over the second wiring layer L2 and the third wiring layer L3. Each wiring 41 to 44 is insulated from each other by the second insulating layer 13 and the third insulating layer 14 .
  • Each of the wirings 41 to 44 includes a first wiring portion formed in the second wiring layer L2, a first via extending in the z-direction in the second insulating layer 13, and a second wiring portion formed in the third wiring layer L3. and a second via extending in the z-direction in the third wiring layer L3.
  • the first via is provided on the first wiring portion and exposed from the first wiring layer L1. Therefore, the first vias of the wirings 41 to 44 connect the pads 51 to 54 corresponding to the wirings 41 to 44 and the first wiring section.
  • the second via is provided on the second wiring portion and connected to the first wiring portion.
  • the second via connects the first wiring portion and the second wiring portion.
  • a second via of each wiring 41-44 is connected to each electrode 26, 28, 29 corresponding to each wiring 41-44.
  • Each of the wirings 41-44 can be made of any conductor material including at least one of Cu, Al, AlCu alloy, W, Ti, and TiN.
  • FIG. 4 is an enlarged view of the active clamp circuit 30 of FIG. 1 and its periphery.
  • the wiring of the active clamp circuit 30 and the like are indicated by solid lines.
  • the active clamp circuit 30 includes a clamp transistor 60, a clamp capacitor 31, and a pull-down resistor 32. Active clamp circuit 30 is electrically connected to GaN transistor 20 .
  • the clamping transistor 60 is electrically connected to the GaN transistor 20 . Both the GaN transistor 20 and the clamping transistor 60 are formed side by side in the longitudinal direction (y-direction) of the semiconductor substrate 11 . The clamping transistor 60 is formed closer to the second side surface 11b than the GaN transistor 20 in the y direction.
  • the clamping transistor 60 includes an active region 60T in which a transistor is formed.
  • the active area 60T is a rectangular area having a longitudinal direction and a lateral direction.
  • the active region 60T is formed in a rectangular shape with the x direction being the longitudinal direction and the y direction being the lateral direction.
  • the longitudinal direction of the semiconductor substrate 11 is the y direction
  • the lateral direction is the x direction. Therefore, the longitudinal direction of active region 60T and the longitudinal direction of active region 20T of GaN transistor 20 are perpendicular to each other.
  • the length of the active region 60T in the x direction is longer than the length of the active region 20T of the GaN transistor 20 in the x direction.
  • Each of the x-direction length and the y-direction length of the active region 60T can be changed arbitrarily.
  • FIG. 5 shows a schematic cross-sectional structure of the clamping transistor 60, the clamping capacitor 31, and the pull-down resistor 32 obtained by cutting the semiconductor device 10 along the F5-F5 cross-sectional indication line in FIG.
  • FIG. 5 mainly shows the positions of the clamping transistor 60, the clamping capacitor 31, and the pull-down resistor 32 in the z-direction, and the connection relationship between the clamping transistor 60, the clamping capacitor 31, and the pull-down resistor 32.
  • FIG. Therefore, the cross-sectional structure of the clamping transistor 60 is simplified compared to the cross-sectional structure of the GaN transistor 20 in FIG.
  • the cross-sectional structure of the pull-down resistor 32 in FIG. 5 is simplified compared to the actual cross-sectional structure of the pull-down resistor 32 taken along line F5-F5 in FIG.
  • the clamp transistor 60 has the same configuration as the GaN transistor 20.
  • the clamp transistor 60 includes a buffer layer 21 (see FIG. 2), an electron transit layer 22, an electron supply layer 23, and a passivation layer 27.
  • FIG. Therefore, it can be said that the clamping transistor 60 includes a sub-drift layer (electron transit layer 22 ) made of the same material as the electron transit layer 22 forming the main drift layer of the GaN transistor 20 .
  • the passivation layer 27 includes third and fourth openings that expose the electron supply layer 23 .
  • the clamping transistor 60 has a gate layer 25 formed on the electron supply layer 23 .
  • Each of the third and fourth openings in passivation layer 27 is separated from gate layer 25 of clamping transistor 60, and gate layer 25 is located between the third and fourth openings. Since the clamping transistor 60 includes the gate layer 25 made of a nitride semiconductor containing acceptor-type impurities, the clamping transistor 60 is capable of normally-off operation like the GaN transistor 20 . That is, the clamp transistor 60 is a normally-off transistor.
  • the clamp transistor 60 is provided at a position aligned with the GaN transistor 20 (see FIG. 1) in the z direction.
  • the clamp transistor 60 is formed in the fourth wiring layer L4.
  • clamping transistor 60 is formed on semiconductor substrate 11 . Therefore, the clamping transistor 60 and the GaN transistor 20 can be manufactured simultaneously in a common manufacturing process.
  • the clamping transistor 60 includes a drain electrode 61 , a source electrode 62 and a gate electrode 63 . These electrodes 61-63 are made of the same material as the gate electrode 26, the source electrode 28 and the drain electrode 29 of the GaN transistor 20, for example.
  • At least part of the source electrode 62 is filled in the third opening.
  • the source electrode 62 is in ohmic contact with the 2DEG 24 (see FIG. 2) immediately below the electron supply layer 23 through the third opening.
  • At least part of the drain electrode 61 is filled in the fourth opening.
  • the drain electrode 61 is in ohmic contact with the 2DEG 24 directly below the electron supply layer 23 through the fourth opening.
  • the drain electrode 61 and the source electrode 62 are arranged apart from each other.
  • the gate electrode 63 is arranged between the drain electrode 61 and the source electrode 62 . Although not shown, the gate electrode 63 is formed on the gate layer 25 (see FIG. 2). Gate electrode 63 is covered with passivation layer 27 .
  • the shape and arrangement of the drain electrode 61 , source electrode 62 and gate electrode 63 are the same as the shape and arrangement of the drain electrode 29 , source electrode 28 and gate electrode 26 of the GaN transistor 20 .
  • the shape and arrangement of the drain electrode 61, the source electrode 62, and the gate electrode 63 can be arbitrarily changed. can be different.
  • both the clamping capacitor 31 and the pull-down resistor 32 are formed in a region of the semiconductor substrate 11 different from that of the GaN transistor 20 and the clamping transistor 60 in plan view. More specifically, in plan view, both the clamping capacitor 31 and the pull-down resistor 32 are closer to the third side surface 11c than the clamping transistor 60 in the x direction and closer to the second side surface 11b than the drain pad 51 in the y direction. is formed in the area of When viewed from the longitudinal direction (y direction) of the active region 20T of the GaN transistor 20, both the clamping capacitor 31 and the pull-down resistor 32 are aligned with the drain pad 51 in the lateral direction (x direction) of the active region 20T of the GaN transistor 20. formed in overlapping positions.
  • the clamping capacitor 31 and the pull-down resistor 32 are arranged side by side in the y direction in plan view.
  • the clamping capacitor 31 is formed closer to the drain pad 51 than the pull-down resistor 32 is.
  • the pull-down resistor 32 is formed at the same position as the clamping transistor 60 in the y direction. Therefore, the clamping capacitor 31 is formed closer to the GaN transistor 20 than the clamping transistor 60 in the y direction.
  • the clamping capacitor 31 includes a first electrode 31P and a second electrode 31Q. Both the first electrode 31P and the second electrode 31Q are configured by a plurality of wirings.
  • the first electrode 31P includes a plurality of (two in this embodiment) first wirings extending in the y direction and second wirings extending in the x direction.
  • the two first wirings are arranged apart from each other in the x direction.
  • the second wiring connects the ends of the two first wirings near the first side surface 11a (see FIG. 1) in the x direction.
  • the second electrode 31Q includes a plurality of (two in this embodiment) third wirings extending in the y direction and fourth wirings extending in the x direction.
  • the two third wirings are arranged apart from each other in the x direction.
  • the third wiring is arranged so as to face the first wiring of the first electrode 31P in the x direction.
  • the first wirings and the third wirings are alternately arranged in the x direction.
  • the fourth wiring is arranged closer to the second side surface 11b than the second wiring of the first electrode 31P in the y direction.
  • the fourth wiring connects the ends of the two third wirings closer to the second side surface 11b in the x direction.
  • the clamping capacitor 31 is formed on the passivation layer 27. As shown in FIG. It can also be said that the first electrode 31P and the second electrode 31Q of the clamping capacitor 31 are formed on the passivation layer 27 .
  • the clamping capacitor 31 is formed in the fourth wiring layer L4. In other words, the clamping capacitor 31 is provided at a position aligned with the clamping transistor 60 and the GaN transistor 20 in the z-direction.
  • the electron supply layer 23 is not formed in the region where the clamping capacitor 31 is formed. That is, the passivation layer 27 is formed on the electron transit layer 22 .
  • the clamping capacitor 31 is electrically insulated from the electron transit layer 22 by the passivation layer 27 .
  • Insulating layer 33 is formed on the passivation layer 27 .
  • Insulating layer 33 is made of a material containing SiO 2 , for example.
  • the insulating layer 33 is arranged between the first electrode 31P and the second electrode 31Q.
  • the insulating layer 33 is interposed between the first electrode 31P and the second electrode 31Q. More specifically, the insulating layer 33 is arranged between the first wiring of the first electrode 31P and the third wiring of the second electrode 31Q in the x direction.
  • the thickness of insulating layer 33 is, for example, about 1 ⁇ m.
  • the insulating layer 33 corresponds to a "dielectric layer".
  • the pull-down resistor 32 includes a bellows-shaped connection path 32A.
  • 32 A of connection paths are comprised by 2DEG24 (refer FIG. 2).
  • the 2DEG 24 of the pull-down resistor 32 is formed in a bellows shape in plan view. Therefore, the connection path 32A includes a meandering portion 32B formed in a bellows shape.
  • pull-down resistor 32 includes the resistance component of meandering portion 32B.
  • the resistance component of meandering portion 32B is set according to the length and width of meandering portion 32B. Each of the length and width of meandering portion 32B is set according to the desired resistance value of pull-down resistor 32, for example.
  • the pull-down resistor 32 includes a first terminal 32P and a second terminal 32Q that form both ends of the connection path 32A.
  • the first terminal 32P is electrically connected to the end of the meandering portion 32B near the clamping capacitor 31 .
  • the second terminal 32Q is electrically connected to the end of the meandering portion 32B near the clamping transistor 60 .
  • the first terminal 32P and the second terminal 32Q are electrically connected to each other via the connection path 32A.
  • the first terminal 32P and the second terminal 32Q of the pull-down resistor 32 are provided on the electron supply layer 23. More specifically, the first terminal 32P and the second terminal 32Q are formed on the electron supply layer 23 and are in ohmic contact with the 2DEG 24 (see FIG. 2) immediately below the electron supply layer 23 .
  • the wiring layer 40 has a clamping drain wiring 45 , a clamping source wiring 46 and a clamping gate wiring 47 .
  • the clamping drain wiring 45 is electrically connected to each of the plurality of drain electrodes 61 of the clamping transistor 60 .
  • the drain wiring 45 for clamping is formed in the third wiring layer L3. 1 and 4, for convenience, the clamping drain wiring 45 is arranged closer to the first side surface 11a of the semiconductor substrate 11 than the active region 60T.
  • the drain wiring 45 for clamping is formed in a belt shape with the x direction as the longitudinal direction. This clamping drain wiring 45 indicates a portion that joins a plurality of clamping drain wirings 45 (see FIG. 5) formed on the active region 60T.
  • the clamping source wiring 46 is electrically connected to each of the plurality of source electrodes 62 of the clamping transistor 60 .
  • the clamping source wiring 46 is formed in the third wiring layer L3. 1 and 4, for the sake of convenience, the clamping source wiring 46 is arranged closer to the second side surface 11b of the semiconductor substrate 11 than the active region 60T.
  • the clamping source wiring 46 is formed in a strip shape whose longitudinal direction is the x direction in plan view. This clamping source wiring 46 indicates a portion that joins a plurality of clamping source wirings 46 (see FIG. 5) formed on the active region 60T.
  • the clamping gate wiring 47 is electrically connected to each of the plurality of gate electrodes 63 of the clamping transistor 60 .
  • the clamping gate wiring 47 is formed over the second wiring layer L2 and the third wiring layer L3.
  • the clamping gate wiring 47 is shown as a small rectangular shape adjacent to the active region 60T in the x-direction for the sake of convenience.
  • the wiring layer 40 further includes a first connection wiring 71, a second connection wiring 72, a third connection wiring 73, a fourth connection wiring 74, and a fifth connection wiring 75.
  • Each of first connection wiring 71, second connection wiring 72, third connection wiring 73, fourth connection wiring 74, and fifth connection wiring 75 is formed on semiconductor substrate 11 (see FIG. 2).
  • each of the first connection wiring 71, the second connection wiring 72, the third connection wiring 73, the fourth connection wiring 74, and the fifth connection wiring 75 is arranged in the longitudinal direction (y direction) of the semiconductor substrate 11. It is formed in a region closer to the clamping transistor 60 than the center of the semiconductor substrate 11 in the longitudinal direction.
  • connection wirings 71 to 75 is formed at a position overlapping the region where the active clamp circuit 30 is formed in plan view.
  • the connection wirings 71 to 75 are formed closer to the second side surface 11b than the drain pad 51 or the main source pad 52 in the longitudinal direction (y direction) of the semiconductor substrate 11 .
  • the first connection wiring 71 electrically connects the clamping capacitor 31 and the drain electrode 29 of the GaN transistor 20 (see FIG. 2). More specifically, the first connection wiring 71 connects the second wiring of the first electrode 31P of the clamping capacitor 31 to the end of the drain pad 51 near the clamping capacitor 31 in the y direction. ing. Since the drain pad 51 is electrically connected to the drain electrode 29 of the GaN transistor 20 , it can be said that the first connection wiring 71 is electrically connected to the drain electrode 29 . Note that the first connection wiring 71 may be integrated with the drain wiring 41 . In other words, the drain wiring 41 may include the first connection wiring 71 .
  • the first connection wiring 71 is formed between the clamping capacitor 31 and the drain pad 51 in the y direction. It can also be said that the first connection wiring 71 is formed closer to the third side surface 11c of the semiconductor substrate 11 than the active region 60T of the clamping transistor 60 in plan view. As shown in FIG. 5, the first connection wiring 71 is formed over the second wiring layer L2 and the third wiring layer L3.
  • the second connection wiring 72 electrically connects the second electrode 31Q of the clamping capacitor 31 and the first terminal 32P of the pull-down resistor 32 to the gate electrode 63 of the clamping transistor 60 . More specifically, the second connection wiring 72 electrically connects both the fourth wiring of the second electrode 31Q of the clamping capacitor 31 and the first terminal 32P of the pull-down resistor 32 to the gate electrode 63. . It can be said that the second connection wiring 72 is part of the clamping gate wiring 47 connected to the gate electrode 63 . That is, the clamping gate wiring 47 includes the second connection wiring 72 . As shown in FIG. 5, the second connection wiring 72 is formed over the second wiring layer L2 and the third wiring layer L3.
  • the second connection wiring 72 is formed closer to the third side surface 11c of the semiconductor substrate 11 than the active region 60T.
  • the second connection wiring 72 is formed between the clamping capacitor 31 and the pull-down resistor 32 in the y direction.
  • the second connection wiring 72 is formed in the third wiring layer L3.
  • the third connection wiring 73 electrically connects the second terminal 32 Q of the pull-down resistor 32 and the source electrode 62 of the clamp transistor 60 . It can be said that the third connection wiring 73 is part of the clamping source wiring 46 connected to the source electrode 62 . That is, the clamp source wiring 46 includes the third connection wiring 73 .
  • the third connection wiring 73 is formed in the third wiring layer L3.
  • the third connection wiring 73 is formed closer to the second side surface 11b of the semiconductor substrate 11 than the active region 60T. Further, the third connection wiring 73 is formed so as to protrude from the active region 60T toward the third side surface 11c. As shown in FIG. 5, the third connection wiring 73 is formed in the third wiring layer L3.
  • the fourth connection wiring 74 electrically connects the source electrode 62 of the clamping transistor 60 and the source electrode 28 of the GaN transistor 20 (see FIG. 2). More specifically, the fourth connection wiring 74 connects the clamping source wiring 46 and the end near the clamping capacitor 31 among both ends of the main source pad 52 in the y direction. Since the clamping source wiring 46 is electrically connected to the source electrode 62 of the clamping transistor 60 , it can be said that the fourth connection wiring 74 is electrically connected to the source electrode 62 . Since the main source pad 52 is electrically connected to the source electrode 28 of the GaN transistor 20 , it can be said that the fourth connection wiring 74 is electrically connected to the source electrode 28 .
  • the fourth connection wiring 74 is integrated with the clamping source wiring 46 . Therefore, it can be said that the fourth connection wiring 74 is a part of the clamping source wiring 46 . That is, the clamp source wiring 46 includes the fourth connection wiring 74 .
  • the fourth connection wiring 74 is formed closer to the fourth side surface 11d of the semiconductor substrate 11 than the active region 60T of the clamping transistor 60 in plan view. As shown in FIG. 5, the fourth connection wiring 74 is formed over the second wiring layer L2 and the third wiring layer L3.
  • the fifth connection wiring 75 electrically connects the drain electrode 61 of the clamping transistor 60 and the gate electrode 26 of the GaN transistor 20 (see FIG. 2). More specifically, the fifth connection wiring 75 is electrically connected to the clamping drain wiring 45 and the gate wiring 44 . Since the clamping drain wiring 45 is electrically connected to the drain electrode 61 of the clamping transistor 60 , it can be said that the fifth connection wiring 75 is electrically connected to the drain electrode 61 . Since the gate wiring 44 is electrically connected to the gate electrode 26 of the GaN transistor 20 , it can be said that the fifth connection wiring 75 is electrically connected to the gate electrode 26 . In FIGS. 1 and 4, the gate wiring 44 is shown in a small rectangular shape for the sake of convenience, but it is actually formed over the entire active region 20T. In this embodiment, the fifth connection wiring 75 is integrated with the clamping drain wiring 45 and the gate wiring 44 .
  • the fifth connection wiring 75 is formed between the clamping drain wiring 45 and the main source pad 52 in the y direction.
  • the fifth connection wiring 75 is formed in the third wiring layer L3 (see FIG. 5).
  • Each wiring of the clamping capacitor 31, the first terminal 32P and the second terminal 32Q of the pull-down resistor 32, and each of the connection wirings 71 to 75 are made of, for example, at least one of Cu, Al, AlCu alloy, W, Ti, and TiN. It can be constructed from any conductive material, including In one example, each wiring of the clamping capacitor 31, the first terminal 32P and the second terminal 32Q of the pull-down resistor 32, and each of the connection wirings 71-75 are made of the same conductive material as the wirings 41-44. Can be configured.
  • FIG. 6 shows the circuit configuration of the semiconductor device 10.
  • active clamp circuit 30 is connected to GaN transistor 20 .
  • source electrode 62 of clamping transistor 60 is connected to source electrode 28 of GaN transistor 20 .
  • a drain electrode 61 of the clamping transistor 60 is connected to the gate electrode 26 of the GaN transistor 20 .
  • Clamping capacitor 31 is connected between drain electrode 29 of GaN transistor 20 and gate electrode 63 of clamping transistor 60 .
  • Pull-down resistor 32 is connected between source electrode 62 and gate electrode 63 of clamping transistor 60 .
  • Both the drain electrode 29 of the GaN transistor 20 and the clamping capacitor 31 are connected to the drain pad 51 .
  • the source electrode 28 of the GaN transistor 20, the source electrode 62 of the clamping transistor 60, and the second terminal 32Q of the pull-down resistor 32 are connected to the main source pad 52 and the sense source pad 53, respectively.
  • Both the gate electrode 26 of the GaN transistor 20 and the drain electrode 61 of the clamping transistor 60 are connected to the gate pad 54 .
  • FIG. 8 is a schematic cross-sectional view of the semiconductor module 100 cut along line F8-F8 of FIG.
  • the semiconductor module 100 includes a semiconductor device 10 and a sealing resin 110 that seals the semiconductor device 10 .
  • the sealing resin 110 is made of an insulating resin material. As such a resin material, for example, epoxy resin, acrylic resin, phenol resin, etc. are used.
  • the sealing resin 110 constitutes the outer surface of the semiconductor module 100 .
  • the sealing resin 110 includes a resin front surface 110s and a resin back surface 110r facing opposite sides in the z-direction, and first to fourth resin side surfaces 110a to 110d perpendicular to both the resin front surface 110s and the resin back surface 110r.
  • the resin front surface 110 s faces the same side as the substrate front surface 11 s of the semiconductor substrate 11
  • the resin rear surface 110 r faces the same side as the substrate rear surface 11 r of the semiconductor substrate 11
  • the first resin side surface 110 a faces the same side as the first side surface 11 a of the semiconductor substrate 11
  • the second resin side surface 110 b faces the same side as the second side surface 11 b of the semiconductor substrate 11
  • the third resin side surface 110 c faces the same side as the semiconductor substrate 11 .
  • It faces the same side as the third side face 11 c
  • the fourth resin side face 110 d faces the same side as the fourth side face 11 d of the semiconductor substrate 11
  • the sealing resin 110 is slightly larger than the semiconductor substrate 11 . In this manner, the longitudinal direction of the semiconductor module 100 matches the longitudinal direction of the semiconductor substrate 11 in plan view, and the lateral direction of the semiconductor module 100 matches the lateral direction of the semiconductor substrate 11 .
  • the semiconductor module 100 includes an insulating layer 140 covering the resin surface 110s.
  • Insulating layer 140 is made of any insulating material including, for example, SiO 2 and SiN.
  • Semiconductor module 100 includes drain terminal 121 , main source terminal 122 , sense source terminal 123 , and gate terminal 124 exposed from sealing resin 110 . In this embodiment, these terminals 121 to 124 are exposed from the resin surface 110s and partially formed on the resin surface 110s. Some of the portions of these terminals 121 to 124 formed on the resin surface 110s are covered with an insulating layer 140. As shown in FIG.
  • the insulating layer 140 has a first opening 141 exposing a portion of the drain terminal 121, a second opening 142 exposing a portion of the main source terminal 122, and a portion of the sense source terminal 123. and a fourth opening 144 exposing a portion of the gate terminal 124 .
  • the semiconductor module 100 of this embodiment has a surface-mounted package structure. Note that the insulating layer 140 may be omitted from the semiconductor module 100 .
  • the drain terminal 121 is electrically connected to the drain electrode 29 of the GaN transistor 20 (see FIG. 2). Both the main source terminal 122 and the sense source terminal 123 are electrically connected to the source electrode 28 of the GaN transistor 20 (see FIG. 2). Gate terminal 124 is electrically connected to gate electrode 26 (see FIG. 2) of GaN transistor 20 .
  • the sealing resin 110 includes a first sealing portion 111 that supports the semiconductor substrate 11 and a second sealing portion that seals the semiconductor substrate 11 in cooperation with the first sealing portion 111. 112 and .
  • the first sealing portion 111 includes a resin rear surface 110r, and the second sealing portion 112 includes a resin surface 110s.
  • the semiconductor device 10 is bonded to the first sealing portion 111 with a bonding material AD, for example.
  • the bonding material AD may be a conductive bonding material such as solder paste or silver (Ag) paste, or may be an insulating bonding material such as an epoxy resin adhesive.
  • the semiconductor module 100 includes wires 130 that individually connect the terminals 121-124 and the pads 51-54.
  • the wiring 130 is provided inside the sealing resin 110 .
  • the sealing resin 110 seals the wiring 130 .
  • the wiring 130 is provided between the semiconductor device 10 and the resin surface 110s in the z direction.
  • Wiring 130 is formed of, for example, a metal plate. Note that the configuration of the wiring 130 can be arbitrarily changed. In one example, the wiring 130 may be formed by metal plating.
  • the wiring 130 is shown to have a rectangular cross section in FIG. 8, the cross-sectional shape may be changed as appropriate. For example, it may be shaped to be electrically connected to a portion of each pad 51-54.
  • the wiring 130 includes a drain wiring 131 connecting the drain terminal 121 and the drain pad 51 and a main source wiring 132 connecting the main source terminal 122 and the main source pad 52 .
  • the wiring 130 includes a sense source wiring connecting the sense source terminal 123 and the sense source pad 53 and a gate wiring connecting the gate terminal 124 and the gate pad 54 .
  • the sealing resin 110 includes a first opening 113 exposing part of the drain wiring 131 and a second opening 114 exposing part of the main source wiring 132 .
  • the drain terminal 121 is formed so as to fill the first opening 113 and cover the periphery of the first opening 113 . As a result, the drain terminal 121 is in contact with the drain wiring 131 and is electrically connected to the drain wiring 131 .
  • the main source terminal 122 is formed to fill the second opening 114 and cover the periphery of the second opening 114 . As a result, the main source terminal 122 is in contact with the main source wiring 132 and is thus electrically connected to the main source wiring 132 .
  • the sealing resin 110 includes a third opening exposing part of the sense source wiring and a fourth opening exposing part of the gate wiring.
  • Sense source terminal 123 and gate terminal 124 are formed similarly to drain terminal 121 and main source terminal 122 .
  • Each of these terminals 121-124 and wiring 130 can be made of any conductor material including at least one of Cu, Al, AlCu alloy, W, Ti, and TiN.
  • a semiconductor device without the active clamp circuit 30 is referred to as a "comparison semiconductor device".
  • the comparative semiconductor device has only the GaN transistor 20 .
  • GaN transistor 20 is used, for example, in a DC-DC converter or the like.
  • the voltage between the drain and the source of the GaN transistor 20 abruptly changes during the period from time t1 to time t2 during which the GaN transistor 20 is off. be. This is caused, for example, by the element to which the GaN transistor 20 is connected (eg the coil of a DC-DC converter).
  • the gate-source voltage (gate voltage) of the GaN transistor 20 rises due to the gate-drain parasitic capacitance of the GaN transistor 20 as indicated by the broken line in the middle of FIG.
  • GaN transistor 20 is turned on by the gate-source voltage exceeding the threshold voltage of GaN transistor 20 . That is, in the comparative semiconductor device, the GaN transistor 20 is turned on (erroneously turned on) although it should be turned off.
  • the clamping transistor 60 of this embodiment is configured to operate based on the rise of the drain-source voltage of the GaN transistor 20 . More specifically, the clamping transistor 60 is configured to turn on before the GaN transistor 20 when the drain-source voltage of the GaN transistor 20 sharply changes.
  • the capacitance of the clamping capacitor 31 is set so that the voltage of the second electrode 31Q rises faster than the gate-source voltage of the GaN transistor 20.
  • the capacitance of the clamping capacitor 31 is set smaller than the gate-drain capacitance of the GaN transistor 20 .
  • the threshold voltage of clamping transistor 60 may be set lower than the threshold voltage of GaN transistor 20 .
  • the clamping transistor 60 having such a clamping capacitor 31 connected to the gate electrode 63, the voltage between the gate and the source rises due to the sharp change in the voltage between the drain and the source of the GaN transistor 20.
  • FIG. As a result, the clamping transistor 60 is turned on, so that the gate electrode 26 and the source electrode 28 of the GaN transistor 20 are electrically connected via the clamping transistor 60 .
  • the gate-source voltage of the GaN transistor 20 starts to drop while rising. Therefore, as indicated by the solid line in the middle of FIG. 9, the increase in gate-source voltage of the GaN transistor 20 can be suppressed. This can prevent the GaN transistor 20 from being erroneously turned on.
  • the active clamp circuit 30 is provided for the comparison semiconductor device as a countermeasure against erroneous turn-on, it is conceivable to provide the active clamp circuit 30 on a circuit board outside the comparison semiconductor device.
  • the GaN transistor 20 of the comparative semiconductor device is connected to the active clamp circuit 30 provided on the circuit board through a conductive path such as wiring on the circuit board.
  • the longer the conductive path the greater the parasitic impedance in that conductive path.
  • the parasitic inductance of the conductive path may delay the operation of the active clamp circuit 30 with respect to sharp changes in the drain-source voltage of the GaN transistor 20 . Therefore, a sharp change in the voltage between the drain and the source of the GaN transistor 20 may also increase the voltage between the gate and the source, causing the GaN transistor 20 to turn on erroneously.
  • both the GaN transistor 20 and the active clamp circuit 30 are formed on the semiconductor substrate 11 of this embodiment.
  • the GaN transistor 20 and the active clamp circuit 30 can be electrically connected on the semiconductor substrate 11 .
  • the GaN transistor 20 and the active clamp circuit 30 can be electrically connected within the semiconductor device 10 . Therefore, the conductive path between the GaN transistor 20 and the active clamp circuit 30 becomes shorter than when the active clamp circuit 30 is provided on the circuit board outside the comparative semiconductor device. Therefore, parasitic impedance and parasitic inductance in the conductive path can be reduced. As a result, erroneous turn-on of the GaN transistor 20 can be suppressed.
  • the semiconductor device 10 includes a semiconductor substrate 11, a GaN transistor 20 formed on the semiconductor substrate 11 and including a drain electrode 29, a source electrode 28, and a gate electrode 26, and formed on the semiconductor substrate 11 and An active clamping circuit 30 including a clamping transistor 60 electrically connected to the GaN transistor 20 and operated based on the rise of the drain-source voltage of the GaN transistor 20 and electrically connected to the drain electrode 29 of the GaN transistor 20. , a main source pad 52 electrically connected to the source electrode 28 of the GaN transistor 20 , and a gate pad 54 electrically connected to the gate electrode 26 of the GaN transistor 20 .
  • the clamping transistor 60 can suppress an increase in the gate-source voltage of the GaN transistor 20 when the drain-source voltage of the GaN transistor 20 changes sharply. Therefore, erroneous turn-on of the GaN transistor 20 can be suppressed.
  • the GaN transistor 20 and the active clamp circuit 30 are electrically connected within the semiconductor device 10, the conductive path between the GaN transistor 20 and the active clamp circuit 30 can be shortened. Therefore, the parasitic impedance and parasitic inductance in the conductive path can be reduced, so that erroneous turn-on of the GaN transistor 20 can be further suppressed.
  • the GaN transistor 20 includes an electron transit layer 22 as a main drift layer.
  • the clamp transistor 60 includes an electron transit layer 22 as a sub-drift layer made of the same material as the main drift layer.
  • the GaN transistor 20 and the clamping transistor 60 include the common electron transit layer 22 . Thereby, both the GaN transistor 20 and the clamping transistor 60 can be easily formed on the semiconductor substrate 11 .
  • the active clamp circuit 30 includes a pull-down resistor 32 connected between the source electrode 62 and the gate electrode 63 of the clamp transistor 60, the drain electrode 29 of the GaN transistor 20 and the gate electrode of the clamp transistor 60. and a clamping capacitor 31 connected between 63.
  • the on/off of the clamp transistor 60 is controlled within the semiconductor device 10 instead of being controlled based on a signal from a circuit outside the semiconductor device 10. 10 eliminates the need to add signal pads. Therefore, it is possible to suppress addition of pads to the semiconductor device 10 by the active clamp circuit 30 .
  • both the GaN transistor 20 and the clamping transistor 60 include rectangular active regions 20T and 60T having longitudinal and lateral directions.
  • the GaN transistor 20 and the clamping transistor 60 are arranged side by side in the longitudinal direction (y direction) of the GaN transistor 20 when viewed from the z direction.
  • the longitudinal direction of the active region 20T of the GaN transistor 20 and the longitudinal direction of the active region 60T of the clamping transistor 60 are perpendicular to each other.
  • a clamping capacitor 31 is placed at a position overlapping the drain pad 51 in the lateral direction (x direction) of the active region 20T of the GaN transistor 20 when viewed from the longitudinal direction (y direction) of the active region 20T of the GaN transistor 20. and a pull-down resistor 32 are formed.
  • both the clamping capacitor 31 and the pull-down resistor 32 are formed in regions of the semiconductor substrate 11 other than the active regions 20T and 60T. Therefore, an increase in the area of the semiconductor substrate 11 viewed from the z direction can be suppressed.
  • the semiconductor device 10 includes a first wiring layer L1 in which a drain pad 51, a main source pad 52, a sense source pad 53, and a gate pad 54 are formed, and a semiconductor substrate 11 closer to the first wiring layer L1 than the first wiring layer L1. , and a second wiring layer L2 and a third A wiring layer L3, and a fourth wiring layer L4 provided on the side opposite to the first wiring layer L1 with respect to the second wiring layer L2 and the third wiring layer L3 and having the GaN transistor 20 formed thereon.
  • Clamp transistor 60, clamp capacitor 31, and pull-down resistor 32 are each provided in fourth wiring layer L4.
  • the GaN transistor 20, the clamping transistor 60, the clamping capacitor 31, and the pull-down resistor 32 are formed in a common wiring layer. Therefore, a part of each of the GaN transistor 20, the clamping transistor 60, the clamping capacitor 31, and the pull-down resistor 32 can be made of a common material. Therefore, the semiconductor device 10 can be manufactured easily.
  • the semiconductor module 100 includes the semiconductor device 10, the sealing resin 110 sealing the semiconductor device 10, and the drain terminal 121 exposed from the sealing resin 110 and electrically connected to the drain pad 51. , a main source terminal 122 exposed from the sealing resin 110 and electrically connected to the main source pad 52, and a gate terminal 124 exposed from the sealing resin 110 and electrically connected to the gate pad 54. Prepare.
  • the semiconductor module 100 also includes wiring 130 electrically connecting the semiconductor device 10 and the drain terminal 121 , the main source terminal 122 , and the gate terminal 124 .
  • the drain terminal 121 , the main source terminal 122 , and the gate terminal 124 are exposed from a resin surface 110 s of the sealing resin 110 facing the same side as the substrate surface 11 s of the semiconductor substrate 11 .
  • drain terminal 121, the main source terminal 122, and the gate terminal 124 can be formed at positions overlapping the semiconductor substrate 11 in plan view. Therefore, miniaturization of the semiconductor module 100 can be achieved.
  • drain terminal 121, main source terminal 122 and gate terminal 124 are connected to semiconductor device 10 electrically by wires, for example.
  • a conductive path to the semiconductor device 10 can be shortened. Therefore, parasitic inductance due to the length of the conductive path can be reduced. Parasitic inductance in the conductive path affects the switching characteristics (switching speed) of GaN transistor 20 . Therefore, the switching characteristics of the GaN transistor 20 can be improved by reducing the parasitic inductance.
  • FIG. 10 is a plan view mainly showing an example of the arrangement of semiconductor chips in the internal structure of the semiconductor module 200.
  • FIG. 11 is a plan view mainly showing an example of the configuration of wiring layers in the internal structure of the semiconductor module 200.
  • FIG. 12 is a plan view of the semiconductor module 200.
  • FIG. 13 is a cross-sectional view of the semiconductor module 200 taken along line F13-F13 of FIG. 12.
  • FIG. FIG. 14 is a cross-sectional view of the semiconductor module 200 taken along line F14-F14 in FIG.
  • a semiconductor module 200 includes a plurality of (two in this embodiment) semiconductor devices 10, a driver chip 210 for individually driving the plurality of semiconductor devices 10, and a plurality of semiconductor devices 10 and driver chips. and a sealing resin 220 that seals 210 .
  • both the semiconductor devices 10 and the driver chip 210 in the sealing resin 220 are indicated by solid lines for convenience of explanation.
  • the semiconductor module 200 is formed in a rectangular plate shape.
  • the sealing resin 220 constitutes the outer surface of the semiconductor module 200 . That is, the sealing resin 220 is formed in a rectangular plate shape.
  • the sealing resin 220 includes a resin surface 220s, a resin back surface 220r facing the opposite side of the resin surface 220s (see FIG. 13 for both), and four resin side surfaces intersecting both the resin surface 220s and the resin back surface 220r. 1 to 4 resin side surfaces 220a to 220d.
  • the first to fourth resin side surfaces 220a to 220d are orthogonal to both the resin front surface 220s and the resin back surface 220r.
  • the thickness direction of the sealing resin 220 is defined as the z direction.
  • the shape of the sealing resin 220 in plan view is a rectangular shape having a longitudinal direction and a lateral direction.
  • the longitudinal direction of the sealing resin 220 is the y direction
  • the lateral direction of the sealing resin 220 is the x direction.
  • the first resin side surface 220a and the second resin side surface 220b constitute both end surfaces in the y direction
  • the third resin side surface 220c and the fourth resin side surface 220d constitute both end surfaces in the x direction.
  • the sealing resin 220 is made of an insulating resin material.
  • a resin material for example, epoxy resin, acrylic resin, phenol resin, or the like can be used.
  • each semiconductor device 10 is arranged biased in the y direction with respect to the sealing resin 220 .
  • each semiconductor device 10 is arranged closer to the second resin side surface 220b than the first resin side surface 220a of the sealing resin 220 in plan view.
  • Each semiconductor device 10 is arranged such that the longitudinal direction of the semiconductor substrate 11 is the y direction and the lateral direction of the semiconductor substrate 11 is the x direction.
  • the longitudinal direction of the semiconductor substrate 11 and the longitudinal direction of the sealing resin 220 are aligned, and the lateral direction of the semiconductor substrate 11 and the lateral direction of the sealing resin 220 are aligned.
  • the two semiconductor devices 10 are arranged apart from each other in the lateral direction of the sealing resin 220 .
  • the semiconductor device 10 arranged closer to the third resin side surface 220c will be referred to as “semiconductor device 10A”
  • semiconductor device 10 arranged closer to the fourth resin side surface 220d will be referred to as “semiconductor device 10B”. do.
  • the semiconductor devices 10A and 10B are not distinguished, they are simply referred to as "semiconductor device 10".
  • the driver chip 210 is arranged apart from each semiconductor device 10 in a direction orthogonal to the arrangement direction of each semiconductor device 10 in plan view. More specifically, the driver chip 210 is arranged closer to the first resin side surface 220a than each semiconductor device 10 in the y direction.
  • the y direction corresponds to the "second direction”.
  • Driver chip 210 is formed in a rectangular flat plate shape.
  • the shape of driver chip 210 in plan view is a rectangular shape having a longitudinal direction and a lateral direction. In this embodiment, the driver chip 210 is arranged such that its longitudinal direction is the x direction and its lateral direction is the y direction.
  • the longitudinal direction of the driver chip 210 is perpendicular to both the longitudinal direction of the sealing resin 220 and the longitudinal direction of the semiconductor substrate 11, and the lateral direction of the driver chip 210 is the lateral direction of the sealing resin 220. and perpendicular to the lateral direction of the semiconductor substrate 11 .
  • the driver chip 210 is arranged at a position overlapping each semiconductor device 10 when viewed in the y direction. In this embodiment, the driver chip 210 is arranged in the center of the sealing resin 220 in the x direction. Note that the layout of the driver chip 210 and each semiconductor device 10 can be arbitrarily changed.
  • the driver chip 210 includes a chip front surface 210s and a chip rear surface 210r (see FIG. 14) facing opposite sides in the z-direction.
  • the chip front surface 210s faces the same side as the resin front surface 220s
  • the chip rear surface 210r faces the same side as the resin rear surface 220r.
  • the driver chip 210 includes a semiconductor substrate, a driver circuit 211 formed on the semiconductor substrate and driving each semiconductor device 10, and a plurality of electrode pads 212 electrically connected to the driver circuit 211. Each electrode pad 212 is exposed from the chip surface 210s.
  • FIG. 11 shows the internal structure of a portion of the sealing resin 220 above each semiconductor device 10 and driver chip 210 .
  • each semiconductor device 10 and driver chip 210 are indicated by two-dot chain lines for convenience.
  • the semiconductor module 200 includes wiring layers 230 .
  • the wiring layer 230 includes at least two types of wiring layers: a wiring layer including vias extending in the z-direction and wirings extending in a direction orthogonal to the z-direction, and a wiring layer composed only of vias extending in the z-direction. include.
  • the wiring layer 230 includes drain wirings 231A, 231B, main source wirings 232A, 232B, sense source wirings 233A, 233B, gate wirings 234A, 234B, and a plurality of driver wirings 235 .
  • the drain wiring 231A is electrically connected to the drain pad 51 of the semiconductor device 10A.
  • the drain wiring 231A is composed of, for example, a plurality of vias.
  • the drain wiring 231B is electrically connected to the drain pad 51 of the semiconductor device 10B.
  • the drain wiring 231B includes, for example, a plurality of first vias connected to the drain pad 51, a wiring extending in the y direction and connected to connect the upper surfaces of the plurality of first vias, and a plurality of second vias formed on the wiring. 2 vias.
  • the plurality of second vias are arranged at positions different from the plurality of first vias in plan view. More specifically, the plurality of second vias are arranged closer to the semiconductor device 10A than the plurality of first vias in plan view. In plan view, it can be said that the plurality of second vias are arranged between the semiconductor devices 10A and 10B in the x direction.
  • the main source wiring 232A is electrically connected to the main source pad 52 of the semiconductor device 10A.
  • the main source wiring 232A includes, for example, a plurality of first vias connected to the main source pad 52, a wiring extending in the y-direction connected to connect the upper surfaces of the plurality of first vias, and a plurality of wirings formed on the wiring. and a second via of .
  • the plurality of second vias are arranged at positions different from the plurality of first vias in plan view. More specifically, the plurality of second vias are arranged closer to the semiconductor device 10B than the plurality of first vias in plan view. In plan view, it can be said that the plurality of second vias are arranged between the semiconductor devices 10A and 10B in the x direction. The plurality of second vias are arranged closer to the semiconductor device 10A than the second vias of the drain wiring 231B.
  • the main source wiring 232B is electrically connected to the main source pad 52 of the semiconductor device 10B.
  • the main source wiring 232B is composed of, for example, a plurality of vias.
  • the sense source wiring 233A electrically connects the sense source pad 53 of the semiconductor device 10A and the driver circuit 211.
  • the sense source wiring 233A connects, for example, a first via connected to the sense source pad 53 of the semiconductor device 10A, a second via connected to the electrode pad 212 of the driver chip 210, and the first via and the second via. including wiring;
  • the sense source wiring 233B electrically connects the sense source pad 53 and the driver circuit 211 of the semiconductor device 10B.
  • Sense source wiring 233B connects, for example, a first via connected to sense source pad 53 of semiconductor device 10B, a second via connected to electrode pad 212 of driver chip 210, and the first and second vias. including wiring;
  • the gate wiring 234A electrically connects the gate pad 54 of the semiconductor device 10A and the driver circuit 211.
  • the gate wiring 234A includes, for example, a first via connected to the gate pad 54 of the semiconductor device 10A, a second via connected to the electrode pad 212 of the driver chip 210, and a wiring connecting the first via and the second via. ,including.
  • the gate wiring 234B electrically connects the gate pad 54 of the semiconductor device 10B and the driver circuit 211.
  • the gate wiring 234B includes, for example, a first via connected to the gate pad 54 of the semiconductor device 10B, a second via connected to the electrode pad 212 of the driver chip 210, and a wiring connecting the first via and the second via. ,including.
  • the plurality of driver wirings 235 are individually connected to the plurality of electrode pads 212 of the driver chip 210 .
  • Each driver wiring 235 includes a first via connected to the electrode pad 212 of the driver chip 210, a wiring extending from the upper surface of the first via in a direction perpendicular to the z-direction, and a plurality of second vias formed on the wiring. including vias.
  • the wiring extends outward from the driver chip 210 toward any one of the first resin side surface 220a, the third resin side surface 220c, and the fourth resin side surface 220d in plan view.
  • the semiconductor module 200 includes a drain terminal 241, a source terminal 242, an output terminal 243, and a plurality of driver terminals 244. Each terminal 241 to 244 is exposed from the resin surface 220s.
  • the drain terminal 241, the source terminal 242, and the output terminal 243 are aligned in the y direction and arranged apart from each other in the x direction.
  • the shape of each of the drain terminal 241, the source terminal 242, and the output terminal 243 in plan view is a rectangular shape in which the y direction is the longitudinal direction and the x direction is the lateral direction.
  • the drain terminal 241, the source terminal 242, and the output terminal 243 are arranged in the y-direction so as to be closer to the second resin side surface 220b than the first resin side surface 220a.
  • the drain terminal 241 is arranged at a position overlapping with the semiconductor device 10A
  • the source terminal 242 is arranged at a position overlapping with the semiconductor device 10B
  • the output terminal 243 is located at the x-axis between the semiconductor devices 10A and 10B. located between directions. Note that the layout of the drain terminal 241, the source terminal 242, and the output terminal 243 can be arbitrarily changed.
  • the plurality of driver terminals 244 are arranged to be closer to the first resin side surface 220a than the second resin side surface 220b in the y direction.
  • the plurality of driver terminals 244 are arranged in a row along the first resin side surface 220a, the third resin side surface 220c, and the fourth resin side surface 220d in plan view.
  • the drain terminal 241 is electrically connected to the drain electrode 29 of the semiconductor device 10A through each of a plurality of vias as the drain wiring 231A.
  • Source terminal 242 is electrically connected to source electrode 28 of semiconductor device 10B through each of a plurality of vias as main source wiring 232B.
  • the output terminal 243 connects the source electrode 28 of the semiconductor device 10A and the drain electrode 29 of the semiconductor device 10B through each of the plurality of second vias of the main source wiring 232A and each of the plurality of second vias of the drain wiring 231B. Both are electrically connected.
  • Each driver terminal 244 is electrically connected to the driver circuit 211 through the second via of the corresponding driver wiring 235 .
  • the sealing resin 220 includes a first sealing portion 221, a second sealing portion 222, and a third sealing portion 223.
  • Each of the sealing portions 221-223 is made of the same material, for example.
  • the first sealing portion 221 is a supporting member that supports each semiconductor device 10 and driver chip 210 .
  • Each semiconductor device 10 and each driver chip 210 are bonded to the first sealing portion 221 by, for example, a bonding material AD.
  • the first sealing portion 221 constitutes a resin rear surface 220r.
  • the second sealing portion 222 cooperates with the first sealing portion 221 to seal each semiconductor device 10 and the driver chip 210 .
  • the third sealing portion 223 is provided on the second sealing portion 222 .
  • the third sealing portion 223 forms a resin surface 220s.
  • a drain terminal 241 , a source terminal 242 , an output terminal 243 and a plurality of driver terminals 244 are formed on the third sealing portion 223 .
  • the wiring layer 230 is formed over the second sealing portion 222 and the third sealing portion 223 .
  • the drain wiring 231B and the main source wiring 232A in the wiring layer 230 are formed as follows. That is, the first vias of the drain wiring 231B and the main source wiring 232A pass through the portion of the second sealing portion 222 covering the semiconductor devices 10A and 10B in the z direction.
  • the wirings of the drain wiring 231B and the main source wiring 232A are formed on the second sealing portion 222 . These wirings are covered with the third sealing portion 223 .
  • the second vias of the drain wiring 231B and the main source wiring 232A pass through the third sealing portion 223 in the z-direction.
  • the drain wiring 231A and the main source wiring 232B (both see FIG. 11) of the wiring layer 230 extend in the z direction from the second sealing portion 222 covering the semiconductor devices 10A and 10B.
  • a plurality of vias passing through and a plurality of vias passing through the third sealing portion 223 in the z-direction are included.
  • the sense source wirings 233A and 233B and the gate wirings 234A and 234B (see both FIG. 11) in the wiring layer 230 are formed as follows. That is, the first via of the gate wiring 234A penetrates the portion of the second sealing portion 222 covering the semiconductor device 10A in the z direction. The wiring of the gate wiring 234A is formed on the second sealing portion 222 . This wiring is covered with the third sealing portion 223 . The second via of the gate wiring 234A penetrates the portion of the second sealing portion 222 covering the driver chip 210 in the z-direction.
  • Sense source wirings 233A and 233B and gate wiring 234B have the same connection structure as gate wiring 234A, so detailed description thereof will be omitted.
  • FIG. 15 shows an example of the circuit configuration of the semiconductor module 200. As shown in FIG. For convenience of explanation, the detailed circuit configuration of the driver circuit 211 is omitted.
  • the GaN transistor of the semiconductor device 10A is called “GaN transistor 20A”
  • the GaN transistor of the semiconductor device 10B is called “GaN transistor 20B”.
  • the active clamp circuit 30 of the semiconductor device 10A is referred to as “active clamp circuit 30A”
  • the active clamp circuit 30 of the semiconductor device 10B is referred to as "active clamp circuit 30B”.
  • the GaN transistor 20A and the active clamp circuit 30A are connected, and the GaN transistor 20B and the active clamp circuit 30B are connected.
  • the drain electrode 29 of the GaN transistor 20A is connected to the drain terminal 241, and the source electrode 28 of the GaN transistor 20B is connected to the source terminal 242.
  • a source electrode 28 of GaN transistor 20A is connected to a drain electrode 29 of GaN transistor 20B.
  • Output terminal 243 is connected to node N between source electrode 28 of GaN transistor 20A and drain electrode 29 of GaN transistor 20B.
  • Each of the gate electrodes 26 of the GaN transistors 20A, 20B is connected to the driver circuit 211. Also, each of the source electrodes 28 of the GaN transistors 20A and 20B is connected to the driver circuit 211 .
  • the driver circuit 211 is connected to a plurality of driver terminals 244 .
  • the driver circuit 211 when a control signal for driving the GaN transistors 20A and 20B is input to the driver terminal 244 from an external device, the driver circuit 211 receives the control signal input to the driver circuit 211 through the driver terminal 244. A drive signal for driving the GaN transistors 20A and 20B is generated according to the signal. The driver circuit 211 then outputs drive signals to the gate electrodes 26 of the GaN transistors 20A and 20B. The GaN transistors 20A and 20B are driven ON/OFF complementarily based on the drive signal input to the gate electrode 26 thereof.
  • the semiconductor module 200 includes the semiconductor devices 10A and 10B, the driver chip 210, and the sealing resin 220 that seals both the semiconductor devices 10A and 10B and the driver chip 210.
  • FIG. 1 The semiconductor module 200 includes the semiconductor devices 10A and 10B, the driver chip 210, and the sealing resin 220 that seals both the semiconductor devices 10A and 10B and the driver chip 210.
  • the GaN transistors 20 of the semiconductor devices 10A and 10B and the driver circuit 211 of the driver chip 210 can be electrically connected within the semiconductor module 200. Therefore, compared to the case where the GaN transistors 20 and the driver circuits 211 of the semiconductor devices 10A and 10B are electrically connected by a circuit board outside the semiconductor module 200, the GaN transistors 20 and the driver circuits 211 of the semiconductor devices 10A and 10B can be shortened. Therefore, parasitic impedance and parasitic inductance due to the length of the conductive path can be reduced.
  • the driver chip 210 is spaced apart from the semiconductor devices 10A and 10B in a direction orthogonal to the arrangement direction of the semiconductor devices 10A and 10B in plan view. According to this configuration, compared to the case where the driver chip 210 is arranged adjacent to either of the semiconductor devices 10A and 10B in the arrangement direction of the semiconductor devices 10A and 10B, the gate of the GaN transistor 20 in the semiconductor device 10A is reduced. Variation in the length of the conductive path between the electrode 26 and the driver circuit 211 and the length of the conductive path between the gate electrode 26 of the GaN transistor 20 and the driver circuit 211 in the semiconductor device 10B can be reduced.
  • the sense source pad 53 may be omitted from the semiconductor device 10 .
  • the sense source terminal 123 may be omitted from the semiconductor module 100 in the first embodiment.
  • the configuration of the pull-down resistor 32 can be arbitrarily changed.
  • the pull-down resistor 32 may be modified as in the first modified example shown in FIG. 16 or the second modified example shown in FIG.
  • the pull-down resistor 32 includes a first wiring portion 32PA forming the first terminal 32P, a second wiring portion 32QA forming the second terminal 32Q, and a flat resistor. and a portion 32R.
  • Each wiring part 32PA, 32QA can be made of any conductive material including at least one of Cu, Al, AlCu alloy, W, Ti, and TiN, for example.
  • the resistor portion 32R is formed on the semiconductor substrate 11 (see FIG. 4). More specifically, the resistance section 32R is formed on the passivation layer 27 formed on the semiconductor substrate 11. As shown in FIG. Note that the formation position of the resistance portion 32R is not limited to the passivation layer 27, and may be formed on the insulating layer covering the electron supply layer .
  • the resistance portion 32R is made of a material having a higher resistance value than the first wiring portion 32PA and the second wiring portion 32QA.
  • the resistance section 32R is made of polysilicon, for example.
  • a first wiring portion 32PA and a second wiring portion 32QA are provided on the resistance portion 32R. Both the first wiring portion 32PA and the second wiring portion 32QA are electrically connected to the resistance portion 32R. More specifically, the wiring portions 32PA, 32QA and the resistance portion 32R are in ohmic contact. The first wiring portion 32PA and the second wiring portion 32QA are formed dispersedly at both ends of the resistance portion 32R in the x direction in plan view.
  • the pull-down resistor 32 is composed of a normally-on transistor and configured to include the ON resistance of the normally-on transistor. More specifically, the pull-down resistor 32 includes an electron transit layer 22, an electron supply layer 23, and a passivation layer 27, like the GaN transistor 20 and clamping transistor 60 of each embodiment. On the other hand, pull-down resistor 32 does not include gate layer 25, unlike GaN transistor 20 and clamping transistor 60 of each embodiment.
  • the pull-down resistor 32 electrically connects a first terminal 32P corresponding to the drain electrode, a second terminal 32Q corresponding to the source electrode, a third terminal 32S corresponding to the gate electrode, and the first terminal 32P and the second terminal 32Q. and a connection path 32A (see FIG. 4) that is physically connected.
  • the connection path 32A is formed in a bellows shape as in the first embodiment.
  • a third terminal 32 ⁇ /b>S is formed on the passivation layer 27 .
  • the third terminal 32S is arranged closer to the second terminal 32Q.
  • the pull-down resistor 32 includes a wiring 32C connecting the first terminal 32P and the third terminal 32S.
  • the wiring 32C can be made of any conductive material including at least one of Cu, Al, AlCu alloy, W, Ti, and TiN, for example.
  • the wiring 32C is formed, for example, over the second wiring layer L2 and the third wiring layer L3 (see FIG. 5 for both).
  • the formation positions of the GaN transistor 20 and the clamping transistor 60 in plan view can be arbitrarily changed.
  • the GaN transistor 20 and the clamping transistor 60 may be formed side by side in the lateral direction (x direction) of the semiconductor substrate 11 .
  • the active region 60T of the clamping transistor 60 is formed so that, for example, the y direction is the longitudinal direction and the x direction is the lateral direction.
  • Both the clamping capacitor 31 and the pull-down resistor 32 are formed at positions different from those of the GaN transistor 20 and the clamping transistor 60 in the longitudinal direction (y-direction) of the semiconductor substrate 11, for example, in plan view.
  • both the clamp capacitor 31 and the pull-down resistor 32 overlap the drain pad 51 in the lateral direction (x direction) of the active region 20T when viewed from the longitudinal direction (y direction) of the active region 20T of the GaN transistor 20. It may be formed in a position where it does not. Both the clamping capacitor 31 and the pull-down resistor 32 may be formed at a position closer to the third side surface 11c of the semiconductor substrate 11 than the drain pad 51 in plan view, for example.
  • the formation positions of the clamping capacitor 31 and the pull-down resistor 32 in the thickness direction (z direction) of the semiconductor substrate 11 can be arbitrarily changed.
  • both the clamping capacitor 31 and the pull-down resistor 32 may be formed in the second wiring layer L2.
  • the circuit configuration of the active clamp circuit 30 can be arbitrarily changed.
  • the active clamp circuit 30 may be modified as in the following first to third modified examples.
  • FIG. 18 shows the circuit configuration of the active clamp circuit 30 of the first modified example.
  • the active clamp circuit 30 further includes a capacitor 80 connected between the source electrode 62 and the gate electrode 63 of the clamp transistor 60 .
  • the capacitor 80 is configured to suppress application of a voltage higher than the gate-source rated voltage to the gate electrode 63 of the clamping transistor 60 . Therefore, excessive increase in the gate-source voltage of clamping transistor 60 is suppressed.
  • FIG. 19 shows the configuration of the active clamp circuit 30 of the first modified example on the semiconductor substrate 11.
  • the capacitors 80 are formed at the ends of the second side surface 11b and the third side surface 11c of the semiconductor substrate 11 in plan view.
  • the capacitor 80 is formed at a position closer to the third side surface 11c than the active region 60T of the clamping transistor 60.
  • the capacitor 80 is formed closer to the third side surface 11c than the clamping capacitor 31 in plan view.
  • the capacitor 80 is formed closer to the second side surface 11b than the clamping capacitor 31 is.
  • a capacitor 80 includes a first electrode 81 and a second electrode 82 .
  • the first electrode 81 is electrically connected to the second electrode 31Q of the clamping capacitor 31.
  • the second electrode 82 is electrically connected to the source electrode 62 of the clamping transistor 60 .
  • the configuration of the capacitor 80 is similar to that of the clamping capacitor 31 . Therefore, although not shown, the capacitor 80 is formed in the third wiring layer L3.
  • FIG. 20 shows the circuit configuration of the active clamp circuit 30 of the second modified example.
  • the active clamp circuit 30 further includes a shunt resistor 83 connected between the source electrode 62 and the gate electrode 63 of the clamp transistor 60 .
  • the shunt resistor 83 is configured to suppress application of a voltage higher than the gate-source rated voltage to the gate electrode 63 of the clamping transistor 60 . Therefore, excessive increase in the gate-source voltage of clamping transistor 60 is suppressed.
  • FIG. 21 shows the configuration on the semiconductor substrate 11 of the active clamp circuit 30 of the second modified example.
  • the shunt resistors 83 are formed at the ends of the second side surface 11b and the third side surface 11c of the semiconductor substrate 11 in plan view.
  • the shunt resistor 83 is formed at a position closer to the third side surface 11c than the active region 60T of the clamping transistor 60.
  • the shunt resistor 83 is formed closer to the third side surface 11c than the clamping capacitor 31 in plan view.
  • the shunt resistor 83 is formed closer to the second side surface 11b than the clamping capacitor 31 is.
  • the shunt resistor 83 includes a first terminal 84 and a second terminal 85.
  • the first terminal 84 is electrically connected to the second electrode 31Q of the clamping capacitor 31.
  • a second terminal 85 is electrically connected to the source electrode 62 of the clamping transistor 60 .
  • the configuration of the shunt resistor 83 is similar to that of the pull-down resistor 32 . Therefore, although not shown, the shunt resistor 83 is formed in the third wiring layer L3.
  • FIG. 22 shows the circuit configuration of the active clamp circuit 30 of the third modified example.
  • the active clamp circuit 30 further includes a protection transistor 90 for suppressing malfunction of the clamp transistor 60 .
  • Protection transistor 90 includes a drain electrode 91 , a source electrode 92 and a gate electrode 93 .
  • the protection transistor 90 is connected between the source electrode 62 and the gate electrode 63 of the clamp transistor 60 . More specifically, the drain electrode 91 of the protection transistor 90 is connected to the gate electrode 63 of the clamp transistor 60, and the source electrode 92 of the protection transistor 90 is connected to the source electrode 62 of the clamp transistor 60. .
  • a gate electrode 93 of the protection transistor 90 is connected to the gate pad 54 .
  • the protection transistor 90 is a normally-off transistor.
  • the protection transistor 90 When the GaN transistor 20 is on, the protection transistor 90 is on.
  • the protection transistor 90 connects the gate electrode 63 of the clamping transistor 60 and the source electrode 62 of the clamping transistor 60 . Therefore, protection transistor 90 reliably turns off clamp transistor 60 when GaN transistor 20 is in the on state. As a result, even if noise or the like is applied to the wiring to which the gate electrode 63 of the clamping transistor 60 is connected, it is possible to prevent the GaN transistor 20 from turning off at unintended timing.
  • the protective transistor 90 is turned off when the GaN transistor 20 is turned off. Therefore, the clamping transistor 60 can operate according to the drain-source voltage of the GaN transistor 20 . Thereby, as described in the first embodiment, the clamping transistor 60 can suppress the increase in the gate-source voltage of the GaN transistor 20 .
  • FIG. 23 shows the configuration on the semiconductor substrate 11 of the active clamp circuit 30 of the third modified example.
  • the protection transistor 90 is formed between the active region 20T of the GaN transistor 20 and the active region 60T of the clamp transistor 60 in the y direction.
  • a drain electrode 91 (see FIG. 22) of the protection transistor 90 is electrically connected to the clamping gate wiring 47 .
  • a gate electrode 93 (see FIG. 22) of the protection transistor 90 is electrically connected to the clamping drain wiring 45 .
  • the source electrode 92 (see FIG. 22) of the protection transistor 90 is electrically connected to the clamping source wiring 46 .
  • the protection transistor 90 is formed in the third wiring layer L3. In other words, the protection transistor 90 is formed at the same position as the GaN transistor 20 and the clamp transistor 60 in the z-direction.
  • At least one of the active clamp circuits 30 of the first modification and the second modification may include the protection transistor 90 of the third modification.
  • the semiconductor module 200 was provided with the two semiconductor devices 10, it is not restricted to this.
  • the semiconductor module 200 may have a configuration including one semiconductor device 10.
  • the shape of the sealing resin 220 in plan view is a rectangular shape with the y direction as the longitudinal direction and the x direction as the lateral direction.
  • Semiconductor device 10 and driver chip 210 are arranged apart from each other in the y direction.
  • the semiconductor device 10 is arranged at a position closer to the second resin side surface 220b of the sealing resin 220 than the driver chip 210 in the y direction.
  • the driver chip 210 is arranged closer to the first resin side surface 220a of the sealing resin 220 than the semiconductor device 10 in the y direction.
  • the semiconductor device 10 is arranged so that the longitudinal direction of the semiconductor substrate 11 is the y direction and the lateral direction of the semiconductor substrate 11 is the x direction. Therefore, the longitudinal direction of the semiconductor substrate 11 matches the longitudinal direction of the sealing resin 220 , and the lateral direction of the semiconductor substrate 11 matches the lateral direction of the sealing resin 220 .
  • the driver chip 210 is arranged so that its longitudinal direction is the x direction and its lateral direction is the y direction. Therefore, the longitudinal direction of the driver chip 210 is orthogonal to both the longitudinal direction of the semiconductor substrate 11 and the longitudinal direction of the sealing resin 220 in plan view, and the lateral direction of the driver chip 210 is perpendicular to the longitudinal direction of the semiconductor substrate 11 in plan view. It is orthogonal to both the lateral direction and the lateral direction of the sealing resin 220 .
  • the modified semiconductor module 200 includes a drain terminal 241 , a source terminal 242 and a plurality of driver terminals 244 . That is, the semiconductor module 200 of the modified example does not have the output terminal 243 .
  • the drain terminals 241 and the source terminals 242 are aligned in the y-direction and spaced apart in the x-direction. Both the drain terminal 241 and the source terminal 242 are arranged at positions overlapping the semiconductor device 10 in plan view.
  • the plurality of driver terminals 244 are arranged closer to the first resin side surface 220a than the drain terminal 241 and the source terminal 242 in the y direction. It can be said that the plurality of driver terminals 244 are arranged closer to the first resin side surface 220a than the semiconductor device 10 in the y direction.
  • the modified semiconductor module 200 includes a wiring layer 250 .
  • the wiring layer 250 is made of a conductive material similar to that of the wiring layer 230 (see FIG. 13).
  • the wiring layer 250 includes a drain wiring 251 , a main source wiring 252 , a sense source wiring 253 , a gate wiring 254 and a plurality of driver wirings 255 .
  • the drain wiring 251 electrically connects the drain electrode 29 of the GaN transistor 20 and the drain terminal 241 .
  • the drain wiring 251 is formed by a plurality of vias.
  • the main source wiring 252 electrically connects the source electrode 28 of the GaN transistor 20 and the source terminal 242 .
  • the main source wiring 252 is formed by a plurality of vias.
  • the sense source wiring 253 electrically connects the source electrode 28 of the GaN transistor 20 and the driver circuit 211 of the driver chip 210 .
  • the sense source wiring 253 is configured similarly to the sense source wirings 233A and 233B (see FIG. 13).
  • the gate wiring 254 electrically connects the gate electrode 26 of the GaN transistor 20 and the driver circuit 211 .
  • the gate wiring 254 is configured similarly to the gate wiring 234A (see FIG. 14).
  • the plurality of driver wirings 255 electrically connect the driver circuit 211 and the plurality of driver terminals 244 individually.
  • Each driver wiring 255 is configured in the same manner as the driver wiring 235 (see FIG. 11) of the second embodiment.
  • the number of driver chips 210 can be arbitrarily changed.
  • semiconductor module 200 may include multiple driver chips 210 .
  • the number of driver chips 210 may be changed according to the number of semiconductor devices 10 . For example, when there are two semiconductor devices 10, the number of driver chips 210 is two.
  • the number of semiconductor devices 10 can be arbitrarily changed.
  • the semiconductor module 100 includes multiple semiconductor devices 10 .
  • the semiconductor module 200 includes three or more semiconductor devices 10 .
  • the drain pad 51, the main source pad 52, the sense source pad 53, and the gate pad 54 of the GaN transistor 20, the drain terminal 121, the main source terminal 122, the sense source terminal 123, and It may be electrically connected to the gate terminal 124 by a wire.
  • the terminals 121 to 124 are exposed from the resin rear surface 110r of the sealing resin 110, for example.
  • the drain pads 51 and the main source pads 52 of the semiconductor devices 10A and 10B, the drain terminals 241, the source terminals 242, and the output terminals 243 are individually electrically connected by wires. may be
  • a first member is formed on a second member means that in some embodiments the first member may be placed directly on the second member in contact with the second member, but in other implementations the first member may be disposed directly on the second member. It is contemplated that the configuration allows the first member to be positioned over the second member without contacting the second member. That is, the term “on” does not exclude structures in which another member is formed between the first member and the second member.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to this disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.
  • references herein to "at least one of A and B" should be understood to mean “A only, or B only, or both A and B.” [Note] Technical ideas that can be grasped from the above embodiment and modifications are described below. It should be noted that for the purpose of aid in understanding and not for the purpose of limitation, the corresponding reference numerals in the embodiments are shown in parentheses for the configurations described in the appendix. Reference numerals are shown as examples to aid understanding, and the components described in each appendix should not be limited to the components indicated by the reference numerals.
  • the GaN transistor (20) includes a main drift layer (22), The semiconductor device according to appendix 1, wherein the clamping transistor (60) includes a sub-drift layer (22) made of the same material as the main drift layer (22).
  • said clamping transistor (60) comprises a drain electrode (61), a source electrode (62) and a gate electrode (63); the source electrode (62) of the clamping transistor (60) is electrically connected to the source electrode (28) of the GaN transistor (20), a drain electrode (61) of the clamping transistor (60) is electrically connected to a gate electrode (26) of the GaN transistor (20), The active clamp circuit (30) a pull-down resistor (32) connected between a source electrode (62) and a gate electrode (63) of the clamping transistor (60); and a clamping capacitor (31) connected between the drain electrode (29) of the GaN transistor (20) and the gate electrode (63) of the clamping transistor (60). semiconductor equipment.
  • Appendix 4 The semiconductor device according to appendix 3, further comprising a capacitor (80) connected between a source electrode (62) and a gate electrode (63) of the clamping transistor (60).
  • both the GaN transistor (20) and the clamping transistor (60) have rectangular active regions ( 20T, 60T),
  • the GaN transistor (20) and the clamping transistor (60) are arranged side by side in the longitudinal direction of the GaN transistor (20) when viewed from the thickness direction (z direction) of the semiconductor substrate (11). cage,
  • the longitudinal direction of the active region (20T) of the GaN transistor (20) and the longitudinal direction of the active region (60T) of the clamping transistor (60) are perpendicular to each other. semiconductor equipment.
  • the clamping capacitor (31) includes a first electrode (31P) and a second electrode (31Q)
  • the pull-down resistor (32) includes a first terminal (32P) and a second terminal (32Q), a first connection wiring (71) electrically connecting the first electrode (31P) of the clamping capacitor (31) and the drain electrode (29) of the GaN transistor (20);
  • the second electrode (31Q) of the clamping capacitor (31) and the first terminal (32P) of the pull-down resistor (32) are electrically connected to the gate electrode (63) of the clamping transistor (60).
  • the semiconductor substrate (11) When viewed from the thickness direction (z direction) of the semiconductor substrate (11), the semiconductor substrate (11) is formed in a rectangular shape having a longitudinal direction and a lateral direction, Both the GaN transistor (20) and the clamping transistor (60) are formed side by side in the longitudinal direction of the semiconductor substrate (11), When viewed from the thickness direction (z direction) of the semiconductor substrate (11), the first connection wiring (71), the second connection wiring (72), the third connection wiring (73), the fourth connection wiring (74) and each of the fifth connection wirings (75) is located closer to the clamping transistor (60) than the longitudinal center of the semiconductor substrate (11) in the longitudinal direction of the semiconductor substrate (11).
  • (Appendix 11) a front side wiring layer (L1) in which the drain pad (51), the source pad (52) and the gate pad (53) are formed;
  • a substrate-side wiring layer (L4) provided on the opposite side of the surface-side wiring layer (L1) with respect to the intermediate wiring layers (L2, L3) and having the GaN transistor (20) formed thereon; each of the clamping transistor (60), the clamping capacitor (31), and the pull-down resistor (32) is provided in the substrate-side wiring layer (L4), according to any one of Appendices 8 to 10 The semiconductor device described.
  • the clamping capacitor (31) is a first electrode (31P) and a second electrode (31Q) provided on the insulating layer (27) and separated from each other; and a dielectric layer (33) provided on the insulating layer (27) and interposed between the first electrode (31P) and the second electrode (31Q).
  • the semiconductor device according to .
  • connection path (32A) electrically connecting the drain electrode (29) of the GaN transistor (20) and the source electrode (62) of the clamping transistor (60);
  • the connection path (32A) includes a meandering portion (32B), 13.
  • the pull-down resistor (32) is a first wiring portion (32PA) forming the first terminal (32P); a second wiring portion (32QA) forming a second terminal (32Q); a plate-like resistor portion (32R) formed on the semiconductor substrate (11) and having a resistance value greater than that of the first wiring portion (32PA) and the second wiring portion (32QA); Both the first wiring portion (32PA) and the second wiring portion (32QA) are provided on the resistance portion (32R) and electrically connected to the resistance portion (32R).
  • the semiconductor device according to any one of .
  • Appendix 16 a semiconductor device (10) according to any one of Appendices 1 to 15; a sealing resin (110) for sealing the semiconductor device (10); a drain terminal (121) exposed from the sealing resin (110) and electrically connected to the drain pad (51); a source terminal (122) exposed from the sealing resin (110) and electrically connected to the source pad (52); A semiconductor module (100) comprising a gate terminal (124) exposed from the sealing resin (110) and electrically connected to the gate pad (53).
  • a plurality of the semiconductor devices (10) are provided, A driver chip (210) including a driver circuit (211) for individually driving the plurality of semiconductor devices (10/10A, 10B), 17.
  • the semiconductor module (200) according to Appendix 16, wherein the sealing resin (220) seals the plurality of semiconductor devices (10/10A, 10B) and the driver chip (210).
  • the plurality of semiconductor devices (10/10A, 10B) are arranged in a first direction, 18.
  • Appendix 19 Any one of Appendices 1 to 15, wherein the clamping transistor (60) is configured to turn on before the GaN transistor (20) when the voltage between the drain and the source of the GaN transistor (20) rises. 1.
  • the configuration of the present disclosure is adopted in a Pad-on-Chip structure in which the source pad and the drain pad are provided directly above the HEMT main structure (active region) instead of being laterally pulled out from the HEMT main structure (active region). good too.
  • Each terminal of the GaN transistor and the clamping transistor may be electrically connected within the package in which the semiconductor device is mounted.
  • Drain electrode 30, 30A, 30B... Active clamp circuit 31 Capacitor for clamping 31P... First electrode 31Q... Second electrode 32... Pull-down resistor 32A... Connection Route 32B Meandering portion 32C Wiring 32P First terminal 32PA First wiring portion 32Q Second terminal 32QA Second wiring portion 32R Resistance portion 32S Third terminal 33 Insulating layer 40 Wiring layer 41 Drain Wiring 42 Main source wiring 43 Sense source wiring 44 Gate wiring 45 Clamping drain wiring 46 Clamping source wiring 47 Clamping gate wiring 51 Drain pad 52 Main source pad 53 Sense source pad 54 Gate Pad 60... Clamping transistor 60T... Active region 61... Drain electrode 62... Source electrode 63... Gate electrode 71... First connection wire 72... Second connection wire 73... Third connection wire 74... Fourth connection wire 75...

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置は、半導体基板と、半導体基板上に形成され、ドレイン電極、ソース電極、およびゲート電極を含むＧａＮトランジスタと、半導体基板上に形成されかつＧａＮトランジスタに電気的に接続され、ＧａＮトランジスタのドレイン－ソース間電圧の立ち上がりに基づいて動作するクランプ用トランジスタを含むアクティブクランプ回路と、ＧａＮトランジスタのドレイン電極に電気的に接続されたドレインパッドと、ＧａＮトランジスタのソース電極に電気的に接続されたメインソースパッドと、ＧａＮトランジスタのゲート電極に電気的に接続されたゲートパッドと、を備える。

Description

半導体装置および半導体モジュール
　本開示は、半導体装置および半導体モジュールに関する。
　一般に、ＧａＮトランジスタが形成されたディスクリート型の半導体装置が知られている（たとえば特許文献１参照）。
特開２０１７－３７９６７号公報
　ここで、ＧａＮトランジスタのドレイン－ソース間電圧が急峻に変化すると、ＧａＮトランジスタのゲート－ソース間電圧が立ち上がり、ＧａＮトランジスタが誤ってオン状態となる誤オンの発生が懸念される。
　本開示の一態様である半導体装置は、半導体基板と、前記半導体基板上に形成され、ドレイン電極、ソース電極、およびゲート電極を含むＧａＮトランジスタと、前記半導体基板上に形成されかつ前記ＧａＮトランジスタに電気的に接続され、前記ＧａＮトランジスタのドレイン－ソース間電圧の立ち上がりに基づいて動作するクランプ用トランジスタを含むアクティブクランプ回路と、前記ＧａＮトランジスタのドレイン電極に電気的に接続されたドレインパッドと、前記ＧａＮトランジスタのソース電極に電気的に接続されたソースパッドと、前記ＧａＮトランジスタのゲート電極に電気的に接続されたゲートパッドと、を備える。
　本開示の一態様である半導体モジュールは、上記半導体装置と、前記半導体装置を封止する封止樹脂と、前記封止樹脂から露出し、前記ドレインパッドと電気的に接続されたドレイン端子と、前記封止樹脂から露出し、前記ソースパッドと電気的に接続されたソース端子と、前記封止樹脂から露出し、前記ゲートパッドと電気的に接続されたゲート端子と、を備える。
　上記半導体装置および半導体モジュールによれば、ＧａＮトランジスタのドレイン－ソース間電圧が急峻に変化するときにＧａＮトランジスタの誤オンの発生を抑制することができる。
図１は、第１実施形態の半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線で切断した半導体装置の一部の概略断面図である。 図３は、図１のＦ３－Ｆ３線で切断した半導体装置の概略断面図である。 図４は、図１の半導体装置のうちアクティブクランプ回路が形成された部分を拡大した概略平面図である。 図５は、図１のＦ５－Ｆ５線で切断した半導体装置の一部の概略断面図である。 図６は、図１の半導体装置の回路図である。 図７は、第１実施形態の半導体モジュールの概略平面図である。 図８は、図７のＦ８－Ｆ８線で切断した半導体モジュールの概略断面図である。 図９は、ＧａＮトランジスタのドレイン－ソース間電圧、ゲート－ソース間電圧、およびアクティブクランプ回路のクランプ用トランジスタのゲート－ソース間電圧の推移を示すグラフである。 図１０は、第２実施形態の半導体モジュールの内部構造を示す概略平面図である。 図１１は、図１０の半導体モジュールの配線構造を主に示す概略平面図である。 図１２は、半導体モジュールの概略平面図である。 図１３は、図１２のＦ１３－Ｆ１３線で切断した半導体モジュールの概略断面図である。 図１４は、図１２のＦ１４－Ｆ１４線で切断した半導体モジュールの概略断面図である。 図１５は、図１２の半導体モジュールの回路図である。 図１６は、変更例の半導体装置について、アクティブクランプ回路のプルダウン抵抗の概略断面図である。 図１７は、変更例の半導体装置について、プルダウン抵抗の概略断面図である。 図１８は、変更例の半導体装置の回路図である。 図１９は、図１８の半導体装置のうちアクティブクランプ回路が形成された部分を拡大した概略平面図である。 図２０は、変更例の半導体装置の回路図である。 図２１は、図２０の半導体装置のうちアクティブクランプ回路が形成された部分を拡大した概略平面図である。 図２２は、変更例の半導体装置の回路図である。 図２３は、図２２の半導体装置のうちアクティブクランプ回路が形成された部分を拡大した概略平面図である。 図２４は、変更例の半導体モジュールの概略平面図である。
　以下、添付図面を参照して本開示の半導体装置および半導体モジュールの実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は、本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　［第１実施形態］
　図１～図８を参照して、第１実施形態の半導体装置および半導体モジュールの構成について説明する。図１は、半導体装置の概略的な平面構造を模式的に示している。
　（半導体装置の概略構成）
　図１に示すように、半導体装置１０は、半導体基板１１と、ＧａＮトランジスタ２０と、ＧａＮトランジスタ２０に電気的に接続されたアクティブクランプ回路３０と、を備える。ＧａＮトランジスタ２０およびアクティブクランプ回路３０の双方は、半導体基板１１上に形成されている。ＧａＮトランジスタ２０およびアクティブクランプ回路３０は、半導体基板１１上に形成された配線層４０（図３参照）によって接続されている。このように、半導体装置１０は、ＧａＮトランジスタ２０およびアクティブクランプ回路３０の双方が設けられた半導体チップである。
　以下の説明において、半導体基板１１の厚さ方向をｚ方向とし、ｚ方向に直交する方向のうち互いに直交する２方向をｘ方向およびｙ方向とする。また、ｚ方向から半導体装置１０を視ることを「平面視」とする。
　半導体基板１１は、平面視において長手方向および短手方向を有する矩形平板状に形成されている。本実施形態では、半導体基板１１の短手方向をｘ方向とし、長手方向をｙ方向とする。半導体基板１１は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、サファイア、または他の基板材料で形成することができる。一例では、半導体基板１１は、Ｓｉ基板であってもよい。半導体基板１１の厚さは、たとえば２００μｍ以上１５００μｍ以下である。半導体基板１１の長手方向の長さ（ｙ方向の長さ）はたとえば２ｍｍであり、半導体基板１１の短手方向の長さ（ｘ方向の長さ）はたとえば４ｍｍである。
　半導体基板１１は、ｚ方向において互いに反対側を向く基板表面１１ｓおよび基板裏面１１ｒ（ともに図２参照）を含む。半導体基板１１は、その長手方向（ｙ方向）の両端の側面を構成する第１側面１１ａおよび第２側面１１ｂと、その短手方向（ｘ方向）の両端の側面を構成する第３側面１１ｃおよび第４側面１１ｄと、を含む。
　ＧａＮトランジスタ２０とアクティブクランプ回路３０とは、半導体基板１１の長手方向（ｙ方向）において並んで半導体基板１１に形成されている。本実施形態では、アクティブクランプ回路３０は、ＧａＮトランジスタ２０に対して第２側面１１ｂ寄りに配置されている。
　ＧａＮトランジスタ２０は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。ＧａＮトランジスタ２０は、トランジスタが形成されるアクティブ領域２０Ｔを含む。平面視において、アクティブ領域２０Ｔは、ｙ方向が長手方向となり、ｘ方向が短手方向となる矩形状に形成されている。本実施形態では、平面視において、半導体基板１１の長手方向がｙ方向となり、短手方向がｘ方向となるため、アクティブ領域２０Ｔの長手方向と半導体基板１１の長手方向とが一致し、アクティブ領域２０Ｔの短手方向と半導体基板１１の短手方向とが一致している。
　平面視において半導体基板１１のうちＧａＮトランジスタ２０が形成される領域の第１面積は、アクティブクランプ回路３０が形成される領域の第２面積よりも大きい。一例では、第１面積は第２面積の２倍よりも大きい。第１面積は第２面積の３倍よりも大きい。第１面積は第２面積の４倍よりも大きい。第１面積は第２面積の５倍よりも大きい。第１面積は第２面積の６倍以下である。ここで、半導体基板１１のうちＧａＮトランジスタ２０が形成される領域は、平面視において半導体基板１１のうちＧａＮトランジスタ２０におけるアクティブ領域２０Ｔのｙ方向の範囲かつｘ方向の全域からなる領域によって定義できる。また、アクティブクランプ回路３０が形成される領域は、平面視において半導体基板１１のうちアクティブ領域２０Ｔと第２側面１１ｂとのｙ方向の間かつｘ方向の全域からなる領域によって定義できる。
　図１に示すように、半導体装置１０は、外部電極を構成する電極パッドとして、ドレインパッド５１、メインソースパッド５２、センスソースパッド５３、およびゲートパッド５４を備える。これらパッド５１～５４は、ＧａＮトランジスタ２０が形成される領域に形成されており、半導体装置１０の外部に露出している。これらパッド５１～５４は、配線層４０（図３参照）を介してＧａＮトランジスタ２０およびアクティブクランプ回路３０の双方と電気的に接続されている。各パッド５１～５４は、たとえば銅（Ｃｕ）、アルミニウム（Ａｌ）、ＡｌＣｕ合金、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）のうち少なくとも１つを含む任意の導体材料によって構成することができる。
　図３に示すＧａＮトランジスタ２０は、ゲート電極２６、ソース電極２８、およびドレイン電極２９を含む。図１および図３に示すように、ドレインパッド５１は、ＧａＮトランジスタ２０のドレイン電極２９に電気的に接続されている。メインソースパッド５２およびセンスソースパッド５３の双方は、ＧａＮトランジスタ２０のソース電極２８に電気的に接続されている。ここで、本実施形態では、メインソースパッド５２は「ソースパッド」に対応している。ゲートパッド５４は、ＧａＮトランジスタ２０のゲート電極２６に電気的に接続されている。
　ドレインパッド５１は、平面視において半導体基板１１のｘ方向の中央よりも第３側面１１ｃ寄りの位置に配置されている。本実施形態では、ドレインパッド５１は、平面視において、アクティブ領域２０Ｔよりも第３側面１１ｃの近くに配置されている。ドレインパッド５１は、ｙ方向において半導体基板１１のうち第１側面１１ａ寄りの端部からアクティブクランプ回路３０の近くまでにわたり形成されている。
　メインソースパッド５２、センスソースパッド５３、およびゲートパッド５４は、平面視において半導体基板１１のｘ方向の中央よりも第４側面１１ｄ寄りの位置に配置されている。本実施形態では、各パッド５２～５４は、平面視において、アクティブ領域２０Ｔよりも第４側面１１ｄの近くに配置されている。各パッド５２～５４は、ｙ方向に沿って一列に配置されている。本実施形態では、第１側面１１ａから第２側面１１ｂに向かうにつれて、ゲートパッド５４、センスソースパッド５３、およびメインソースパッド５２の順に配置されている。平面視において、メインソースパッド５２の面積は、センスソースパッド５３およびゲートパッド５４の面積よりも大きい。なお、各パッド５１～５４の形状および配置構成は任意に変更可能である。
　（ＧａＮトランジスタおよびその周辺の詳細な構成）
　図２は、図１のＦ２－Ｆ２の断面指示線で半導体装置１０を切断したＧａＮトランジスタ２０の概略断面構造の一例を示す断面図である。なお、図面の見やすさの観点から一部のハッチング線を省略して示している。
　図２に示すように、ＧａＮトランジスタ２０は、半導体基板１１上に形成されている。ＧａＮトランジスタ２０は、半導体基板１１上に形成されたバッファ層２１と、バッファ層２１上に形成されたメインドリフト層を構成する電子走行層２２と、電子走行層２２上に形成された電子供給層２３と、を含む。
　バッファ層２１は、半導体基板１１と電子走行層２２との間に位置し、半導体基板１１と電子走行層２２との間の格子不整合を緩和することができる任意の材料によって構成されている。バッファ層２１は、１つまたは複数の窒化物半導体層を含む。バッファ層２１は、たとえば、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含んでもよい。たとえば、バッファ層２１は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されていてもよい。
　一例では、バッファ層２１は、半導体基板１１上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層上に形成されたＡｌＧａＮ層である第２バッファ層とを含む。第１バッファ層はたとえば２００ｎｍの厚さを有するＡｌＮ層であり、第２バッファ層はたとえば複数のＡｌＧａＮ層が積層された構造を有する。なお、バッファ層２１におけるリーク電流を抑制するため、バッファ層２１の一部に不純物を導入して半絶縁性にしてもよい。この場合、不純物は、たとえば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、たとえば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層２２は、窒化物半導体によって構成されており、たとえばＧａＮ層である。電子走行層２２の厚さは、たとえば３００ｎｍ以上２μｍ以下であり、より好ましくは、３００ｎｍ以上４００ｎｍ以下である。一例では、電子走行層２２の厚さは、３５０ｎｍである。
　なお、電子走行層２２におけるリーク電流を抑制するため、電子走行層２２の一部に不純物を導入して電子走行層２２の表層領域以外を半絶縁性としてもよい。この場合、不純物は、たとえばＣであり、不純物の濃度は、たとえばピーク濃度で１×１０１９ｃｍ－３以上とすることができる。すなわち、電子走行層２２は、不純物濃度の異なる複数のＧａＮ層、一例では、ＣドープＧａＮ層と、ノンドープＧａＮ層とを含むことができる。ＣドープＧａＮ層中のＣ濃度は、９×１０１８ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。
　電子供給層２３は、電子走行層２２よりも大きなバンドギャップを有する窒化物半導体によって構成されており、たとえばＡｌＧａＮ層である。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層２３は、ＧａＮ層である電子走行層２２よりも大きなバンドギャップを有する。一例では、電子供給層２３は、ＡｌｚＧａ１－ｚＮによって構成されている。ｚは、０．１＜ｚ＜０．４であり、より好ましくは０．２＜ｚ＜０．３である。一例では、ｚ＝０．２５である。電子供給層２３は、たとえば５ｎｍ以上２０ｎｍ以下の厚さを有する。一例では、電子供給層２３は、８ｎｍ以上１５ｎｍ以下の厚さを有する。
　電子走行層２２と電子供給層２３とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。電子走行層２２と電子供給層２３との格子不整合系の接合は、電子供給層２３に歪みを与え、この歪みが電子走行層２２中に二次元電子ガス（２ＤＥＧ）２４を誘起する。２ＤＥＧ２４は、電子走行層２２のうち電子走行層２２と電子供給層２３とのヘテロ接合界面に近い位置（たとえば、界面から数ｎｍ程度の距離）に広がっている。この２ＤＥＧ２４がＧａＮトランジスタ２０の電流経路（チャネル）として機能する。
　ＧａＮトランジスタ２０は、電子供給層２３上の一部に形成されたゲート層２５と、ゲート層２５上に形成されたゲート電極２６と、パッシベーション層２７と、ソース電極２８と、ドレイン電極２９と、をさらに含む。パッシベーション層２７は、電子供給層２３、ゲート層２５、およびゲート電極２６を覆うとともに、第１開口２７Ａおよび第２開口２７Ｂを有する。ここで、本実施形態では、パッシベーション層２７は「半導体基板上に形成された絶縁層」に対応している。ソース電極２８は、第１開口２７Ａを介して電子供給層２３に接している。ドレイン電極２９は、第２開口２７Ｂを介して電子供給層２３に接している。
　ゲート層２５は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層２５は、たとえばＡｌＧａＮ層である電子供給層２３よりも小さなバンドギャップを有する任意の材料によって構成されている。一例では、ゲート層２５は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。ゲート層２５中のアクセプタ型不純物の最大濃度は、たとえば７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。ＧａＮトランジスタ２０は、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２５を含むことによって、ゲート層２５の直下の領域において２ＤＥＧ２４を空乏化する。これにより、ＧａＮトランジスタ２０は、ノーマリオフ動作が可能となる。つまり、ＧａＮトランジスタ２０は、ノーマリオフ型トランジスタである。
　ゲート層２５は、電子供給層２３に接している底面２５ｒと、底面２５ｒの反対側の上面２５ｓとを含む。ゲート電極２６は、ゲート層２５の上面２５ｓに形成されている。
　本実施形態では、ゲート層２５は、ゲート電極２６が形成される上面２５ｓを含むリッジ部２５Ｃと、平面視でリッジ部２５Ｃの外側に延びる２つの延在部（第１延在部２５Ａおよび第２延在部２５Ｂ）とを含む。
　第１延在部２５Ａは、平面視でリッジ部２５Ｃから第１開口２７Ａに向けて延びている。第１延在部２５Ａは、第１開口２７Ａからは離隔されている。
　第２延在部２５Ｂは、平面視でリッジ部２５Ｃから第２開口２７Ｂに向けて延びている。第２延在部２５Ｂは、第２開口２７Ｂからは離隔されている。
　リッジ部２５Ｃは、第１延在部２５Ａと第２延在部２５Ｂとの間にあり、第１延在部２５Ａおよび第２延在部２５Ｂと一体に形成されている。第１延在部２５Ａおよび第２延在部２５Ｂの存在によって、ゲート層２５の底面２５ｒは、上面２５ｓよりも大きな面積を有する。本実施形態では、第２延在部２５Ｂは、第１延在部２５Ａよりも、平面視でリッジ部２５Ｃの外側に向けて長く延びている。
　リッジ部２５Ｃは、ゲート層２５の比較的厚い部分に相当し、たとえば８０ｎｍ以上１５０ｎｍ以下の厚さを有する。ゲート層２５、特にリッジ部２５Ｃの厚さは、ゲート閾値電圧を含むパラメータを考慮して定めることができる。一例では、ゲート層２５（リッジ部２５Ｃ）は、１１０ｎｍよりも大きい厚さを有する。
　第１延在部２５Ａおよび第２延在部２５Ｂの各々は、リッジ部２５Ｃの厚さよりも小さい厚さを有する。一例では、第１延在部２５Ａおよび第２延在部２５Ｂの各々は、リッジ部２５Ｃの厚さの１／２以下の厚さを有する。
　本実施形態では、各延在部２５Ａ，２５Ｂは、略一定の厚さを有する平坦な部分である。なお、本明細書において、「略一定の厚さ」とは、厚さが製造上のばらつき（たとえば２０％）の範囲内にあることを指す。代替的に、各延在部２５Ａ，２５Ｂは、リッジ部２５Ｃに隣接する領域で、リッジ部２５Ｃから遠ざかるほど漸減する厚さを有するテーパ部を含んでもよい。各延在部２５Ａ，２５Ｂは、リッジ部２５Ｃから所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでもよい。一例では、平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有する。
　リッジ部２５Ｃ上に形成されたゲート電極２６は、１つまたは複数の金属層によって構成されている。金属層の一例ではＴｉＮ層である。あるいは、ゲート電極２６は、Ｔｉによって形成された第１金属層と、第１金属層上に設けられ、ＴｉＮによって形成された第２金属層とによって構成されていてもよい。ゲート電極２６の厚さは、たとえば５０ｎｍ以上２００ｎｍ以下である。ゲート電極２６は、ゲート層２５とショットキー接合を形成することができる。
　パッシベーション層２７の第１開口２７Ａおよび第２開口２７Ｂの各々は、ゲート層２５から離隔されており、ゲート層２５は、第１開口２７Ａと第２開口２７Ｂとの間に位置している。より詳細には、ゲート層２５は、第１開口２７Ａと第２開口２７Ｂとの間であって、第２開口２７Ｂよりも第１開口２７Ａの近くに位置している。パッシベーション層２７は、電子供給層２３の上面と、ゲート層２５の側面および上面２５ｓと、ゲート電極２６の側面および上面とに沿って延びているため、非平坦な表面を有する。
　ソース電極２８およびドレイン電極２９は、１つまたは複数の金属層によって構成されている。金属層は、たとえばＴｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、ＡｌＣｕ層などの任意の組み合わせによって構成されている。ソース電極２８の少なくとも一部は、第１開口２７Ａ内に充填されている。ドレイン電極２９の少なくとも一部は、第２開口２７Ｂ内に充填されている。ソース電極２８は、第１開口２７Ａを介して電子供給層２３直下の２ＤＥＧ２４とオーミック接触している。ドレイン電極２９は、第２開口２７Ｂを介して電子供給層２３直下の２ＤＥＧ２４とオーミック接触している。
　ソース電極２８は、第１開口２７Ａに充填されたソースコンタクト部２８Ａと、パッシベーション層２７を覆うソースフィールドプレート部２８Ｂと、を含む。ソースフィールドプレート部２８Ｂは、ソースコンタクト部２８Ａと一体に形成されている。ソースフィールドプレート部２８Ｂは、平面視で第２開口２７Ｂとゲート層２５との間に位置する端部２８Ｃを含む。ソースフィールドプレート部２８Ｂは、パッシベーション層２７の表面に沿って、ソースコンタクト部２８Ａから端部２８Ｃまでドレイン電極２９に向けて延びているが、ドレイン電極２９とは離隔されている。ソースフィールドプレート部２８Ｂは、パッシベーション層２７の非平坦な表面に沿って延びているため、同様に非平坦な表面を有する。ソースフィールドプレート部２８Ｂは、ゲート電極２６にゲート電圧が印加されていないゼロバイアスの間にドレイン電極２９にドレイン電圧が印加された場合に、ゲート電極２６の端部近傍の電界集中を緩和する役割を果たす。
　図３は、図１のＦ３－Ｆ３の断面指示線で半導体装置１０を切断した半導体装置１０の概略断面構造のうち主に配線層４０およびその周辺を拡大した断面図である。図３では、配線層４０の接続関係が主であるため、ＧａＮトランジスタ２０の断面構造は図２のＧａＮトランジスタ２０の断面構造と比較して簡略化して示している。
　図３に示すように、ＧａＮトランジスタ２０上には、配線層４０および各パッド５１～５４（図１参照）が形成されている。ＧａＮトランジスタ２０には、多層配線構造ＬＳが設けられている。多層配線構造ＬＳは、たとえば上から順に、第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、および第４配線層Ｌ４を含む。別の例では、多層配線構造ＬＳは、第４配線層Ｌ４の下に、１つまたは複数の配線層をさらに含んでもよい。ここで、本実施形態では、第１配線層Ｌ１は「表面側配線層」に対応し、第２配線層Ｌ２および第３配線層Ｌ３は「中間配線層」に対応し、第４配線層Ｌ４は「基板側配線層」に対応している。
　第２配線層Ｌ２、第３配線層Ｌ３、および第４配線層Ｌ４は、第１配線層Ｌ１よりも半導体基板１１（図２参照）寄りの位置に設けられているといえる。第４配線層Ｌ４は、第２配線層Ｌ２および第３配線層Ｌ３に対して第１配線層Ｌ１とは反対側に設けられているといえる。
　第１～第３配線層Ｌ１～Ｌ３は、ＧａＮトランジスタ２０上に形成されている。第４配線層Ｌ４は、ＧａＮトランジスタ２０とｚ方向において揃った位置に形成されている。換言すると、ＧａＮトランジスタ２０は、第４配線層Ｌ４に形成されている。
　半導体装置１０は、第１配線層Ｌ１を覆う第１絶縁層１２と、第２配線層Ｌ２を覆う第２絶縁層１３と、第３配線層Ｌ３を覆う第３絶縁層１４と、第３配線層Ｌ３と第４配線層Ｌ４との間に設けられた第４絶縁層１５と、をさらに備える。これら絶縁層１２～１５は、たとえば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等を含む材料によって形成されている。
　多層配線構造ＬＳのうち最上層である第１配線層Ｌ１には、ドレインパッド５１、メインソースパッド５２、センスソースパッド５３、およびゲートパッド５４（ともに図１参照）が形成されている。各パッド５１～５４は、第１絶縁層１２によって互いに絶縁されている。各パッド５１～５４は、第１絶縁層１２によって少なくとも部分的に覆われていてよく、第１絶縁層１２に形成された開口を通じて各パッド５１～５４の上面の一部が露出されている。
　配線層４０は、ドレイン配線４１、メインソース配線４２、センスソース配線４３、およびゲート配線４４を含む。ドレイン配線４１は、ドレインパッド５１と、ＧａＮトランジスタ２０のドレイン電極２９とを電気的に接続するように構成されている。メインソース配線４２は、メインソースパッド５２と、ＧａＮトランジスタ２０のソース電極２８とを電気的に接続するように構成されている。センスソース配線４３は、センスソースパッド５３（図１参照）と、ＧａＮトランジスタ２０のソース電極２８とを電気的に接続するように構成されている。ゲート配線４４は、ゲートパッド５４（図１参照）と、ＧａＮトランジスタ２０のゲート電極２６とを電気的に接続するように構成されている。
　各配線４１～４４は、第２配線層Ｌ２および第３配線層Ｌ３にわたり形成されている。各配線４１～４４は、第２絶縁層１３および第３絶縁層１４によって互いに絶縁されている。各配線４１～４４は、第２配線層Ｌ２に形成された第１配線部と、第２絶縁層１３においてｚ方向に延びる第１ビアと、第３配線層Ｌ３に形成された第２配線部と、第３配線層Ｌ３においてｚ方向に延びる第２ビアと、を含む。第１ビアは、第１配線部上に設けられ、第１配線層Ｌ１から露出している。このため、各配線４１～４４の第１ビアは、各配線４１～４４に対応する各パッド５１～５４と第１配線部とを接続している。第２ビアは、第２配線部上に設けられ、第１配線部に接続されている。換言すると、第２ビアは、第１配線部と第２配線部とを接続している。各配線４１～４４の第２ビアは、各配線４１～４４に対応する各電極２６，２８，２９に接続されている。各配線４１～４４は、たとえば各パッド５１～５４と同様に、Ｃｕ、Ａｌ、ＡｌＣｕ合金、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つを含む任意の導体材料によって構成することができる。
　（アクティブクランプ回路およびその周辺の詳細な構成）
　図４は、図１のアクティブクランプ回路３０およびその周辺の拡大図である。なお、説明の便宜上、図４では、アクティブクランプ回路３０の配線等を実線で示している。
　図４に示すように、アクティブクランプ回路３０は、クランプ用トランジスタ６０と、クランプ用キャパシタ３１と、プルダウン抵抗３２と、を含む。アクティブクランプ回路３０は、ＧａＮトランジスタ２０と電気的に接続されている。
　クランプ用トランジスタ６０は、ＧａＮトランジスタ２０と電気的に接続されている。ＧａＮトランジスタ２０およびクランプ用トランジスタ６０の双方は、半導体基板１１の長手方向（ｙ方向）において並んで形成されている。クランプ用トランジスタ６０は、ｙ方向においてＧａＮトランジスタ２０よりも第２側面１１ｂ寄りに形成されている。
　クランプ用トランジスタ６０は、トランジスタが形成されたアクティブ領域６０Ｔを含む。平面視において、アクティブ領域６０Ｔは、長手方向および短手方向を有する矩形状の領域である。本実施形態では、アクティブ領域６０Ｔは、ｘ方向が長手方向となり、ｙ方向が短手方向となる矩形状に形成されている。平面視において、半導体基板１１の長手方向がｙ方向となり、短手方向がｘ方向となるため、アクティブ領域６０Ｔの長手方向と半導体基板１１の長手方向とは直交している。このため、アクティブ領域６０Ｔの長手方向とＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向とは直交している。本実施形態では、アクティブ領域６０Ｔのｘ方向の長さは、ＧａＮトランジスタ２０のアクティブ領域２０Ｔのｘ方向の長さよりも長い。アクティブ領域６０Ｔのｘ方向の長さおよびｙ方向の長さの各々は任意に変更可能である。
　図５は、図１のＦ５－Ｆ５の断面指示線によって半導体装置１０を切断したクランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２の概略断面構造を示している。図５では、クランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２のｚ方向の位置と、クランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２の接続関係が主に示されている。このため、クランプ用トランジスタ６０の断面構造は図２のＧａＮトランジスタ２０の断面構造と比較して簡略化して示している。また図５におけるプルダウン抵抗３２の断面構造は、図１のＦ５－Ｆ５線で切ったプルダウン抵抗３２の実際の断面構造と比較して簡略化して示している。
　図５に示すように、クランプ用トランジスタ６０は、ＧａＮトランジスタ２０と同様の構成である。クランプ用トランジスタ６０は、バッファ層２１（図２参照）、電子走行層２２、電子供給層２３、およびパッシベーション層２７を含む。このため、クランプ用トランジスタ６０は、ＧａＮトランジスタ２０のメインドリフト層を構成する電子走行層２２と同じ材料によって構成されたサブドリフト層（電子走行層２２）を含むといえる。
　パッシベーション層２７は、電子供給層２３を露出する第３開口および第４開口を含む。なお、図示していないが、クランプ用トランジスタ６０は、電子供給層２３上に形成されたゲート層２５を有する。パッシベーション層２７の第３開口および第４開口の各々は、クランプ用トランジスタ６０のゲート層２５から離隔させており、ゲート層２５は、第３開口と第４開口との間に位置している。クランプ用トランジスタ６０は、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層２５を含むことによって、ＧａＮトランジスタ２０と同様にノーマリオフ動作が可能となる。つまり、クランプ用トランジスタ６０は、ノーマリオフ型トランジスタである。
　クランプ用トランジスタ６０は、ｚ方向においてＧａＮトランジスタ２０（図１参照）と揃った位置に設けられている。クランプ用トランジスタ６０は、第４配線層Ｌ４に形成されている。換言すると、クランプ用トランジスタ６０は、半導体基板１１上に形成されている。このため、クランプ用トランジスタ６０とＧａＮトランジスタ２０とは、共通の製造工程で同時に製造することができる。
　クランプ用トランジスタ６０は、ドレイン電極６１、ソース電極６２、およびゲート電極６３を含む。これら電極６１～６３は、たとえばＧａＮトランジスタ２０のゲート電極２６、ソース電極２８、およびドレイン電極２９と同様の材料によって形成されている。
　ソース電極６２の少なくとも一部は、第３開口内に充填されている。ソース電極６２は、第３開口を介して電子供給層２３直下の２ＤＥＧ２４（図２参照）とオーミック接触している。ドレイン電極６１の少なくとも一部は、第４開口内に充填されている。ドレイン電極６１は、第４開口を介して電子供給層２３直下の２ＤＥＧ２４とオーミック接触している。ドレイン電極６１およびソース電極６２は、互いに離隔して配置されている。
　ゲート電極６３は、ドレイン電極６１とソース電極６２との間に配置されている。図示していないが、ゲート電極６３は、ゲート層２５（図２参照）上に形成されている。ゲート電極６３は、パッシベーション層２７に覆われている。
　本実施形態では、ドレイン電極６１、ソース電極６２、およびゲート電極６３の形状および配置態様は、ＧａＮトランジスタ２０のドレイン電極２９、ソース電極２８、およびゲート電極２６の形状および配置態様と同様である。なお、ドレイン電極６１、ソース電極６２、およびゲート電極６３の形状および配置態様は任意に変更可能であり、たとえばＧａＮトランジスタ２０のドレイン電極２９、ソース電極２８、およびゲート電極２６の形状および配置態様と異なっていてもよい。
　図４に示すように、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、平面視において半導体基板１１のうちＧａＮトランジスタ２０およびクランプ用トランジスタ６０とは異なる領域に形成されている。より詳細には、平面視において、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、ｘ方向においてクランプ用トランジスタ６０よりも第３側面１１ｃ寄り、かつｙ方向においてドレインパッド５１よりも第２側面１１ｂ寄りの領域に形成されている。クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、ＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向（ｙ方向）から視て、ＧａＮトランジスタ２０のアクティブ領域２０Ｔの短手方向（ｘ方向）においてドレインパッド５１と重なる位置に形成されている。本実施形態では、平面視において、クランプ用キャパシタ３１およびプルダウン抵抗３２は、ｙ方向に並んで形成されている。平面視において、クランプ用キャパシタ３１は、プルダウン抵抗３２よりもドレインパッド５１の近くの位置に形成されている。平面視において、プルダウン抵抗３２は、ｙ方向においてクランプ用トランジスタ６０と同じ位置に形成されている。このため、クランプ用キャパシタ３１は、ｙ方向においてクランプ用トランジスタ６０よりもＧａＮトランジスタ２０寄りの位置に形成されている。
　図４に示すように、クランプ用キャパシタ３１は、第１電極３１Ｐおよび第２電極３１Ｑを含む。第１電極３１Ｐおよび第２電極３１Ｑの双方は、複数の配線によって構成されている。
　第１電極３１Ｐは、ｙ方向に延びる複数（本実施形態では２本）の第１配線と、ｘ方向に延びる第２配線と、を含む。２本の第１配線は、ｘ方向において互いに離隔して配列されている。第２配線は、２本の第１配線の各々のｘ方向の第１側面１１ａ（図１参照）寄りの端部を接続している。
　第２電極３１Ｑは、ｙ方向に延びる複数（本実施形態では２本）の第３配線と、ｘ方向に延びる第４配線と、を含む。２本の第３配線は、ｘ方向において互いに離隔して配列されている。第３配線は、ｘ方向において第１電極３１Ｐの第１配線と対向するように配置されている。第１配線および第３配線は、ｘ方向において交互に配置されている。第４配線は、ｙ方向において第１電極３１Ｐの第２配線よりも第２側面１１ｂ寄りに配置されている。第４配線は、２本の第３配線の各々のｘ方向の第２側面１１ｂ寄りの端部を接続している。
　図５に示すように、クランプ用キャパシタ３１は、パッシベーション層２７上に形成されている。クランプ用キャパシタ３１の第１電極３１Ｐおよび第２電極３１Ｑは、パッシベーション層２７上に形成されているともいえる。クランプ用キャパシタ３１は、第４配線層Ｌ４に形成されている。換言すると、クランプ用キャパシタ３１は、クランプ用トランジスタ６０およびＧａＮトランジスタ２０とｚ方向において揃った位置に設けられている。クランプ用キャパシタ３１が形成される領域には、電子供給層２３が形成されていない。つまり、パッシベーション層２７は、電子走行層２２上に形成されている。このように、クランプ用キャパシタ３１は、パッシベーション層２７によって電子走行層２２に対して電気的に絶縁されている。
　パッシベーション層２７上には、絶縁層３３が形成されている。絶縁層３３は、たとえばＳｉＯ２を含む材料によって形成されている。絶縁層３３は、第１電極３１Ｐと第２電極３１Ｑとの間に配置されている。絶縁層３３は、第１電極３１Ｐと第２電極３１Ｑとの間に介在している。より詳細には、絶縁層３３は、第１電極３１Ｐの第１配線と第２電極３１Ｑの第３配線とのｘ方向の間に配置されている。絶縁層３３の厚さは、たとえば１μｍ程度である。ここで、絶縁層３３は「誘電層」に対応している。
　図４に示すように、プルダウン抵抗３２は、蛇腹状の接続経路３２Ａを含む。本実施形態では、接続経路３２Ａは、２ＤＥＧ２４（図２参照）によって構成されている。換言すると、プルダウン抵抗３２の２ＤＥＧ２４は、平面視において蛇腹状に形成されている。このため、接続経路３２Ａは、蛇腹状に形成された蛇行部３２Ｂを含む。このように、プルダウン抵抗３２は、蛇行部３２Ｂの抵抗成分を含む。蛇行部３２Ｂの抵抗成分は、蛇行部３２Ｂの長さおよび幅に応じて設定される。蛇行部３２Ｂの長さおよび幅の各々は、たとえばプルダウン抵抗３２の所望の抵抗値に応じて設定される。
　プルダウン抵抗３２は、接続経路３２Ａの両端部を構成する第１端子３２Ｐおよび第２端子３２Ｑを含む。第１端子３２Ｐは、蛇行部３２Ｂのうちクランプ用キャパシタ３１寄りの端部に電気的に接続されている。第２端子３２Ｑは、蛇行部３２Ｂのうちクランプ用トランジスタ６０寄りの端部に電気的に接続されている。第１端子３２Ｐおよび第２端子３２Ｑは、接続経路３２Ａを介して互いに電気的に接続されている。
　図５に示すように、プルダウン抵抗３２の第１端子３２Ｐおよび第２端子３２Ｑは、電子供給層２３上に設けられている。より詳細には、第１端子３２Ｐおよび第２端子３２Ｑは、電子供給層２３上に形成されており、電子供給層２３直下の２ＤＥＧ２４（図２参照）とオーミック接触している。
　次に、アクティブクランプ回路３０およびその周辺の接続配線構造について説明する。
　図４および図５に示すように、配線層４０は、クランプ用ドレイン配線４５、クランプ用ソース配線４６、およびクランプ用ゲート配線４７を有する。
　クランプ用ドレイン配線４５は、クランプ用トランジスタ６０の複数のドレイン電極６１の各々に電気的に接続されている。クランプ用ドレイン配線４５は、第３配線層Ｌ３に形成されている。なお、図１および図４では、便宜上、クランプ用ドレイン配線４５は、アクティブ領域６０Ｔよりも半導体基板１１の第１側面１１ａ寄りに配置されている。クランプ用ドレイン配線４５は、ｘ方向が長手方向となる帯状に形成されている。このクランプ用ドレイン配線４５は、アクティブ領域６０Ｔ上に形成された複数のクランプ用ドレイン配線４５（図５参照）を接合する部分を示している。
　クランプ用ソース配線４６は、クランプ用トランジスタ６０の複数のソース電極６２の各々に電気的に接続されている。クランプ用ソース配線４６は、第３配線層Ｌ３に形成されている。なお、図１および図４では、便宜上、クランプ用ソース配線４６は、アクティブ領域６０Ｔよりも半導体基板１１の第２側面１１ｂ寄りに配置されている。クランプ用ソース配線４６は、平面視においてｘ方向が長手方向となる帯状に形成されている。このクランプ用ソース配線４６は、アクティブ領域６０Ｔ上に形成された複数のクランプ用ソース配線４６（図５参照）を接合する部分を示している。
　クランプ用ゲート配線４７は、クランプ用トランジスタ６０の複数のゲート電極６３の各々に電気的に接続されている。クランプ用ゲート配線４７は、第２配線層Ｌ２および第３配線層Ｌ３にわたり形成されている。なお、図１および図４では、便宜上、クランプ用ゲート配線４７がアクティブ領域６０Ｔとｘ方向において隣り合う位置に小型の矩形状として示されているが、実際は、アクティブ領域６０Ｔの全体にわたり形成されている。
　図４および図５に示すように、配線層４０は、第１接続配線７１、第２接続配線７２、第３接続配線７３、第４接続配線７４、および第５接続配線７５をさらに含む。第１接続配線７１、第２接続配線７２、第３接続配線７３、第４接続配線７４、および第５接続配線７５の各々は、半導体基板１１（図２参照）上に形成されている。平面視において、第１接続配線７１、第２接続配線７２、第３接続配線７３、第４接続配線７４、および第５接続配線７５の各々は、半導体基板１１の長手方向（ｙ方向）のうち半導体基板１１の長手方向の中央よりもクランプ用トランジスタ６０寄りの領域に形成されている。各接続配線７１～７５は、平面視においてアクティブクランプ回路３０が形成される領域と重なる位置に形成されている。本実施形態では、各接続配線７１～７５は、半導体基板１１の長手方向（ｙ方向）においてドレインパッド５１またはメインソースパッド５２よりも第２側面１１ｂ寄りに形成されている。
　第１接続配線７１は、クランプ用キャパシタ３１とＧａＮトランジスタ２０のドレイン電極２９（図２参照）とを電気的に接続している。より詳細には、第１接続配線７１は、クランプ用キャパシタ３１の第１電極３１Ｐにおける第２配線と、ドレインパッド５１のｙ方向の両端部のうちクランプ用キャパシタ３１寄りの端部とを接続している。ドレインパッド５１はＧａＮトランジスタ２０のドレイン電極２９に電気的に接続されているため、第１接続配線７１は、ドレイン電極２９に電気的に接続されているといえる。なお、第１接続配線７１は、ドレイン配線４１と一体化されていてもよい。換言すると、ドレイン配線４１は、第１接続配線７１を含んでもよい。
　図４に示すように、第１接続配線７１は、クランプ用キャパシタ３１とドレインパッド５１とのｙ方向の間に形成されている。平面視において、第１接続配線７１は、クランプ用トランジスタ６０のアクティブ領域６０Ｔよりも半導体基板１１の第３側面１１ｃ寄りに形成されているともいえる。図５に示すように、第１接続配線７１は、第２配線層Ｌ２および第３配線層Ｌ３にわたり形成されている。
　第２接続配線７２は、クランプ用キャパシタ３１の第２電極３１Ｑおよびプルダウン抵抗３２の第１端子３２Ｐとクランプ用トランジスタ６０のゲート電極６３とを電気的に接続している。より詳細には、第２接続配線７２は、クランプ用キャパシタ３１の第２電極３１Ｑにおける第４配線およびプルダウン抵抗３２の第１端子３２Ｐの双方と、ゲート電極６３とを電気的に接続している。第２接続配線７２は、ゲート電極６３に接続されたクランプ用ゲート配線４７の一部であるといえる。つまり、クランプ用ゲート配線４７は、第２接続配線７２を含む。図５に示すように、第２接続配線７２は、第２配線層Ｌ２および第３配線層Ｌ３にわたり形成されている。
　図４に示すように、平面視において、第２接続配線７２は、アクティブ領域６０Ｔよりも半導体基板１１の第３側面１１ｃ寄りに形成されている。第２接続配線７２は、クランプ用キャパシタ３１とプルダウン抵抗３２とのｙ方向の間に形成されている。図５に示すように、第２接続配線７２は、第３配線層Ｌ３に形成されている。
　第３接続配線７３は、プルダウン抵抗３２の第２端子３２Ｑとクランプ用トランジスタ６０のソース電極６２とを電気的に接続している。第３接続配線７３は、ソース電極６２に接続されたクランプ用ソース配線４６の一部であるといえる。つまり、クランプ用ソース配線４６は、第３接続配線７３を含む。第３接続配線７３は、第３配線層Ｌ３に形成されている。
　図４に示すように、平面視において、第３接続配線７３は、アクティブ領域６０Ｔよりも半導体基板１１の第２側面１１ｂ寄りに形成されている。また第３接続配線７３は、アクティブ領域６０Ｔから第３側面１１ｃ寄りにはみ出すように形成されている。図５に示すように、第３接続配線７３は、第３配線層Ｌ３に形成されている。
　第４接続配線７４は、クランプ用トランジスタ６０のソース電極６２とＧａＮトランジスタ２０のソース電極２８（図２参照）とを電気的に接続している。より詳細には、第４接続配線７４は、クランプ用ソース配線４６と、メインソースパッド５２のｙ方向の両端部のうちクランプ用キャパシタ３１寄りの端部とを接続している。クランプ用ソース配線４６はクランプ用トランジスタ６０のソース電極６２と電気的に接続されているため、第４接続配線７４はソース電極６２と電気的に接続されているといえる。メインソースパッド５２はＧａＮトランジスタ２０のソース電極２８と電気的に接続されているため、第４接続配線７４はソース電極２８と電気的に接続されているといえる。本実施形態では、第４接続配線７４は、クランプ用ソース配線４６と一体化されている。このため、第４接続配線７４は、クランプ用ソース配線４６の一部であるといえる。つまり、クランプ用ソース配線４６は、第４接続配線７４を含む。
　図４に示すように、第４接続配線７４は、平面視において、クランプ用トランジスタ６０のアクティブ領域６０Ｔよりも半導体基板１１の第４側面１１ｄ寄りに形成されている。図５に示すように、第４接続配線７４は、第２配線層Ｌ２および第３配線層Ｌ３にわたり形成されている。
　図４に示すように、第５接続配線７５は、クランプ用トランジスタ６０のドレイン電極６１とＧａＮトランジスタ２０のゲート電極２６（図２参照）とを電気的に接続している。より詳細には、第５接続配線７５は、クランプ用ドレイン配線４５とゲート配線４４とに電気的に接続されている。クランプ用ドレイン配線４５はクランプ用トランジスタ６０のドレイン電極６１と電気的に接続されているため、第５接続配線７５は、ドレイン電極６１と電気的に接続されているといえる。ゲート配線４４はＧａＮトランジスタ２０のゲート電極２６に電気的に接続されているため、第５接続配線７５は、ゲート電極２６と電気的に接続されているといえる。図１および図４では、便宜上、ゲート配線４４を小型の矩形状にて示しているが、実際は、アクティブ領域２０Ｔの全体にわたり形成されている。本実施形態では、第５接続配線７５は、クランプ用ドレイン配線４５およびゲート配線４４と一体化されている。
　図４に示すように、第５接続配線７５は、クランプ用ドレイン配線４５とメインソースパッド５２とのｙ方向の間に形成されている。第５接続配線７５は、第３配線層Ｌ３（図５参照）に形成されている。
　クランプ用キャパシタ３１の各配線、プルダウン抵抗３２の第１端子３２Ｐおよび第２端子３２Ｑ、ならびに各接続配線７１～７５の各々は、たとえばＣｕ、Ａｌ，ＡｌＣｕ合金、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つを含む任意の導電材料によって構成することができる。一例では、クランプ用キャパシタ３１の各配線、プルダウン抵抗３２の第１端子３２Ｐおよび第２端子３２Ｑ、ならびに各接続配線７１～７５の各々は、各配線４１～４４を構成する導電材料と同じ材料によって構成することができる。
　（半導体装置の回路構成）
　図６は、半導体装置１０の回路構成を示している。図６に示すように、アクティブクランプ回路３０は、ＧａＮトランジスタ２０に接続されている。より詳細には、クランプ用トランジスタ６０のソース電極６２は、ＧａＮトランジスタ２０のソース電極２８に接続されている。クランプ用トランジスタ６０のドレイン電極６１は、ＧａＮトランジスタ２０のゲート電極２６に接続されている。クランプ用キャパシタ３１は、ＧａＮトランジスタ２０のドレイン電極２９とクランプ用トランジスタ６０のゲート電極６３との間に接続されている。プルダウン抵抗３２は、クランプ用トランジスタ６０のソース電極６２とゲート電極６３との間に接続されている。
　ＧａＮトランジスタ２０のドレイン電極２９およびクランプ用キャパシタ３１の双方は、ドレインパッド５１に接続されている。ＧａＮトランジスタ２０のソース電極２８、クランプ用トランジスタ６０のソース電極６２、およびプルダウン抵抗３２の第２端子３２Ｑの各々は、メインソースパッド５２およびセンスソースパッド５３に接続されている。ＧａＮトランジスタ２０のゲート電極２６およびクランプ用トランジスタ６０のドレイン電極６１の双方は、ゲートパッド５４に接続されている。
　（半導体モジュールの構成）
　図７および図８を参照して、半導体装置１０を備えた半導体モジュール１００の構成の一例について説明する。図８は、図７のＦ８－Ｆ８線で半導体モジュール１００を切断した半導体モジュール１００の概略断面図である。
　図７および図８に示すように、半導体モジュール１００は、半導体装置１０と、半導体装置１０を封止する封止樹脂１１０とを備える。封止樹脂１１０は、絶縁性の樹脂材料によって形成されている。このような樹脂材料としては、たとえばエポキシ樹脂、アクリル樹脂、フェノール樹脂等が用いられている。封止樹脂１１０は、半導体モジュール１００の外面を構成している。封止樹脂１１０は、ｚ方向において互いに反対側を向く樹脂表面１１０ｓおよび樹脂裏面１１０ｒと、樹脂表面１１０ｓおよび樹脂裏面１１０ｒの双方と直交する第１～第４樹脂側面１１０ａ～１１０ｄと、を含む。樹脂表面１１０ｓは半導体基板１１の基板表面１１ｓと同じ側を向き、樹脂裏面１１０ｒは半導体基板１１の基板裏面１１ｒと同じ側を向いている。第１樹脂側面１１０ａは半導体基板１１の第１側面１１ａと同じ側を向き、第２樹脂側面１１０ｂは半導体基板１１の第２側面１１ｂと同じ側を向き、第３樹脂側面１１０ｃは半導体基板１１の第３側面１１ｃと同じ側を向き、第４樹脂側面１１０ｄは半導体基板１１の第４側面１１ｄと同じ側を向いている。図７に示すとおり、封止樹脂１１０は、半導体基板１１よりも一回り大きい。このように、平面視において半導体モジュール１００の長手方向は半導体基板１１の長手方向と一致し、半導体モジュール１００の短手方向は半導体基板１１の短手方向と一致している。
　半導体モジュール１００は、樹脂表面１１０ｓを覆う絶縁層１４０を備える。絶縁層１４０は、たとえばＳｉＯ２、ＳｉＮを含む任意の絶縁材料によって形成されている。
　半導体モジュール１００は、封止樹脂１１０から露出するドレイン端子１２１、メインソース端子１２２、センスソース端子１２３、およびゲート端子１２４を備える。本実施形態では、これら端子１２１～１２４は、樹脂表面１１０ｓから露出し、一部が樹脂表面１１０ｓ上に形成されている。これら端子１２１～１２４のうち樹脂表面１１０ｓ上に形成された部分の一部は、絶縁層１４０によって覆われている。より詳細には、絶縁層１４０は、ドレイン端子１２１の一部を露出する第１開口１４１と、メインソース端子１２２の一部を露出する第２開口１４２と、センスソース端子１２３の一部を露出する第３開口１４３と、ゲート端子１２４の一部を露出する第４開口１４４と、を含む。このように、本実施形態の半導体モジュール１００は、表面実装型のパッケージ構造である。なお、半導体モジュール１００から絶縁層１４０を省略してもよい。
　ドレイン端子１２１は、ＧａＮトランジスタ２０のドレイン電極２９（図２参照）と電気的に接続されている。メインソース端子１２２およびセンスソース端子１２３の双方は、ＧａＮトランジスタ２０のソース電極２８（図２参照）と電気的に接続されている。ゲート端子１２４は、ＧａＮトランジスタ２０のゲート電極２６（図２参照）と電気的に接続されている。
　図８に示すように、封止樹脂１１０は、半導体基板１１を支持する第１封止部１１１と、第１封止部１１１と協働して半導体基板１１を封止する第２封止部１１２と、を含む。第１封止部１１１は樹脂裏面１１０ｒを含み、第２封止部１１２は樹脂表面１１０ｓを含む。半導体装置１０は、第１封止部１１１にたとえば接合材ＡＤによって接合されている。接合材ＡＤは、はんだペーストまたは銀（Ａｇ）ペーストの導電性接合材であってもよいし、エポキシ樹脂系接着剤等の絶縁性接合材であってもよい。
　半導体モジュール１００は、各端子１２１～１２４と各パッド５１～５４とを個別に接続する配線１３０を備える。配線１３０は、封止樹脂１１０内に設けられている。換言すると、封止樹脂１１０は、配線１３０を封止している。一例では、配線１３０は、半導体装置１０と樹脂表面１１０ｓとのｚ方向の間に設けられている。配線１３０は、たとえば金属板によって形成されている。なお、配線１３０の構成は任意に変更可能である。一例では、配線１３０は、金属めっきによって形成されていてもよい。また、図８では、配線１３０は矩形状の断面を有するように示されているが、断面形状は適宜変更されてもよい。たとえば、各パッド５１～５４の一部に対して電気的に接続される形状とされてもよい。
　配線１３０は、ドレイン端子１２１とドレインパッド５１とを接続するドレイン配線１３１と、メインソース端子１２２とメインソースパッド５２とを接続するメインソース配線１３２と、を含む。図示していないが、配線１３０は、センスソース端子１２３とセンスソースパッド５３とを接続するセンスソース配線と、ゲート端子１２４とゲートパッド５４とを接続するゲート配線と、を含む。
　封止樹脂１１０は、ドレイン配線１３１の一部を露出する第１開口１１３と、メインソース配線１３２の一部を露出する第２開口１１４と、を含む。ドレイン端子１２１は、第１開口１１３に充填されるとともに第１開口１１３の周縁を覆うように形成されている。これにより、ドレイン端子１２１は、ドレイン配線１３１と接するため、ドレイン配線１３１と電気的に接続されている。メインソース端子１２２は、第２開口１１４に充填されるとともに第２開口１１４の周縁を覆うように形成されている。これにより、メインソース端子１２２は、メインソース配線１３２と接するため、メインソース配線１３２と電気的に接続されている。
　また図示していないが、封止樹脂１１０は、センスソース配線の一部を露出する第３開口と、ゲート配線の一部を露出する第４開口と、を含む。センスソース端子１２３およびゲート端子１２４は、ドレイン端子１２１およびメインソース端子１２２と同様に形成されている。これら端子１２１～１２４および配線１３０の各々は、Ｃｕ、Ａｌ、ＡｌＣｕ合金、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つを含む任意の導体材料によって構成することができる。
　（作用）
　本実施形態の作用について説明する。なお、アクティブクランプ回路３０を備えていない半導体装置を「比較半導体装置」とする。比較半導体装置は、ＧａＮトランジスタ２０のみを備える。ＧａＮトランジスタ２０は、たとえばＤＣ－ＤＣコンバータ等に用いられる。
　図９に示すように、比較半導体装置においては、ＧａＮトランジスタ２０がオフしている期間のうち、時刻ｔ１から時刻ｔ２の期間において、ＧａＮトランジスタ２０のドレイン－ソース間電圧が急峻に変化することがある。これは、たとえば、ＧａＮトランジスタ２０が接続される素子（たとえばＤＣ－ＤＣコンバータのコイル）によって生じる。このとき、ＧａＮトランジスタ２０のゲート－ソース間電圧（ゲート電圧）は、ＧａＮトランジスタ２０のゲート－ドレイン間の寄生容量によって、図９の中段の破線で示すように上昇する。ゲート－ソース間電圧がＧａＮトランジスタ２０のしきい値電圧を超えることによって、ＧａＮトランジスタ２０がオンする。つまり、比較半導体装置においては、ＧａＮトランジスタ２０がオフ状態の必要があるにもかかわらず、オン状態（誤オン）となってしまう。
　この点、本実施形態のクランプ用トランジスタ６０は、ＧａＮトランジスタ２０のドレイン－ソース間電圧の立ち上がりに基づいて動作するように構成されている。より詳細には、クランプ用トランジスタ６０は、ＧａＮトランジスタ２０のドレイン－ソース間電圧の急峻な変化に対して、ＧａＮトランジスタ２０よりも先にオンするように構成されている。たとえば、クランプ用キャパシタ３１の容量は、ＧａＮトランジスタ２０のゲート－ソース間電圧と比較して、第２電極３１Ｑの電圧が早く上昇するように設定されている。たとえば、クランプ用キャパシタ３１の容量は、ＧａＮトランジスタ２０のゲート－ドレイン間容量と比較して小さく設定されている。なお、クランプ用トランジスタ６０のしきい値電圧がＧａＮトランジスタ２０のしきい値電圧よりも低く設定されていてもよい。
　このようなクランプ用キャパシタ３１がゲート電極６３に接続されたクランプ用トランジスタ６０は、ＧａＮトランジスタ２０のドレイン－ソース間電圧の急峻な変化によってゲート－ソース間電圧が上昇する。これにより、クランプ用トランジスタ６０がオン状態になるため、クランプ用トランジスタ６０を介してＧａＮトランジスタ２０のゲート電極２６とソース電極２８とが導通する。その結果、ＧａＮトランジスタ２０のゲート－ソース間電圧が立ち上がる途中で低下に転ずる。このため、図９の中段の実線で示すように、ＧａＮトランジスタ２０のゲート－ソース間電圧の上昇を抑制できる。これにより、ＧａＮトランジスタ２０が誤オンすることを抑制できる。
　また、比較半導体装置に対して誤オンの対策のためにアクティブクランプ回路３０を設ける場合、比較半導体装置の外部の回路基板にアクティブクランプ回路３０を設けることが考えられる。この場合、比較半導体装置のＧａＮトランジスタ２０は、回路基板に設けられたアクティブクランプ回路３０と、回路基板上の配線等の導電経路によって接続される。しかしながら、導電経路が長いと、その導電経路における寄生インピーダンスは大きい。また、導電経路の寄生インダクタンスによって、ＧａＮトランジスタ２０のドレイン－ソース間電圧の急峻な変化に対するアクティブクランプ回路３０の動作が遅れる場合がある。このため、ＧａＮトランジスタ２０のドレイン－ソース間電圧の急峻な変化によって、やはりゲート－ソース間電圧が上昇してＧａＮトランジスタ２０が誤オンする場合がある。
　一方、本実施形態の半導体基板１１には、ＧａＮトランジスタ２０およびアクティブクランプ回路３０の双方が形成されている。これにより、ＧａＮトランジスタ２０とアクティブクランプ回路３０とが半導体基板１１上で電気的に接続することができる。換言すると、ＧａＮトランジスタ２０とアクティブクランプ回路３０とを半導体装置１０内で電気的に接続することができる。このため、比較半導体装置の外部の回路基板にアクティブクランプ回路３０を設ける場合と比較して、ＧａＮトランジスタ２０とアクティブクランプ回路３０との間の導電経路が短くなる。したがって、当該導電経路における寄生インピーダンス、寄生インダクタンスを低減することができる。これにより、ＧａＮトランジスタ２０における誤オンを抑制することができる。
　（効果）
　第１実施形態によれば、以下の効果が得られる。
　（１－１）半導体装置１０は、半導体基板１１と、半導体基板１１上に形成され、ドレイン電極２９、ソース電極２８、およびゲート電極２６を含むＧａＮトランジスタ２０と、半導体基板１１上に形成されかつＧａＮトランジスタ２０に電気的に接続され、ＧａＮトランジスタ２０のドレイン－ソース間電圧の立ち上がりに基づいて動作するクランプ用トランジスタ６０を含むアクティブクランプ回路３０と、ＧａＮトランジスタ２０のドレイン電極２９に電気的に接続されたドレインパッド５１と、ＧａＮトランジスタ２０のソース電極２８に電気的に接続されたメインソースパッド５２と、ＧａＮトランジスタ２０のゲート電極２６に電気的に接続されたゲートパッド５４と、を備える。
　この構成によれば、クランプ用トランジスタ６０によってＧａＮトランジスタ２０のドレイン－ソース間電圧が急峻に変化するときにＧａＮトランジスタ２０のゲート－ソース間電圧の上昇を抑制できる。このため、ＧａＮトランジスタ２０が誤オンすることを抑制できる。
　また、ＧａＮトランジスタ２０とアクティブクランプ回路３０とが半導体装置１０内で電気的に接続されるため、ＧａＮトランジスタ２０とアクティブクランプ回路３０との間の導電経路を短くすることができる。したがって、導電経路における寄生インピーダンス、寄生インダクタンスを低減することができるので、ＧａＮトランジスタ２０における誤オンをより抑制することができる。
　（１－２）ＧａＮトランジスタ２０は、メインドリフト層としての電子走行層２２を含む。クランプ用トランジスタ６０は、メインドリフト層と同じ材料によって構成されたサブドリフト層としての電子走行層２２を含む。
　この構成によれば、ＧａＮトランジスタ２０およびクランプ用トランジスタ６０は、共通の電子走行層２２を含む。これにより、ＧａＮトランジスタ２０およびクランプ用トランジスタ６０の双方は、半導体基板１１に容易に形成できる。
　（１－３）アクティブクランプ回路３０は、クランプ用トランジスタ６０のソース電極６２とゲート電極６３との間に接続されたプルダウン抵抗３２と、ＧａＮトランジスタ２０のドレイン電極２９とクランプ用トランジスタ６０のゲート電極６３との間に接続されたクランプ用キャパシタ３１と、を含む。
　この構成によれば、ＧａＮトランジスタ２０のドレイン－ソース間電圧が急峻に変化するときにその急峻な電圧変化によってクランプ用トランジスタ６０のゲート－ソース間電圧を上昇させることでクランプ用トランジスタ６０がオンする。これにより、ＧａＮトランジスタ２０のゲート－ソース間電圧の上昇が抑制される。このように、半導体装置１０の外部の回路からの信号に基づいてクランプ用トランジスタ６０のオンオフが制御されるのではなく、半導体装置１０内でクランプ用トランジスタ６０のオンオフが制御されるため、半導体装置１０に信号用のパッドを追加する必要がなくなる。したがって、アクティブクランプ回路３０によって半導体装置１０にパッドが追加されることを抑制できる。
　（１－４）ｚ方向から視て、ＧａＮトランジスタ２０およびクランプ用トランジスタ６０の双方は、長手方向および短手方向を有する矩形状のアクティブ領域２０Ｔ，６０Ｔを含む。ｚ方向から視て、ＧａＮトランジスタ２０の長手方向（ｙ方向）において、ＧａＮトランジスタ２０とクランプ用トランジスタ６０とが並んで設けられている。ＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向と、クランプ用トランジスタ６０のアクティブ領域６０Ｔの長手方向とが直交している。
　この構成によれば、ＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向と、クランプ用トランジスタ６０のアクティブ領域６０Ｔの長手方向とが一致した構成と比較して、半導体基板１１の長手方向の大きさを抑制できる。
　（１－５）ＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向（ｙ方向）から視て、ＧａＮトランジスタ２０のアクティブ領域２０Ｔの短手方向（ｘ方向）においてドレインパッド５１と重なる位置にクランプ用キャパシタ３１およびプルダウン抵抗３２が形成されている。
　この構成によれば、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、半導体基板１１のうちアクティブ領域２０Ｔ，６０Ｔ以外の領域に形成されている。このため、ｚ方向から視た半導体基板１１の面積の増大を抑制できる。
　（１－６）半導体装置１０は、ドレインパッド５１、メインソースパッド５２、センスソースパッド５３、およびゲートパッド５４が形成された第１配線層Ｌ１と、第１配線層Ｌ１よりも半導体基板１１寄りの位置に設けられ、第１接続配線７１、第２接続配線７２、第３接続配線７３、第４接続配線７４、および第５接続配線７５の各々が形成された第２配線層Ｌ２および第３配線層Ｌ３と、第２配線層Ｌ２および第３配線層Ｌ３に対して第１配線層Ｌ１とは反対側に設けられ、ＧａＮトランジスタ２０が形成された第４配線層Ｌ４と、を備える。クランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２の各々は、第４配線層Ｌ４に設けられている。
　この構成によれば、ＧａＮトランジスタ２０、クランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２が共通の配線層に形成されている。このため、ＧａＮトランジスタ２０、クランプ用トランジスタ６０、クランプ用キャパシタ３１、およびプルダウン抵抗３２の各々の一部が共通の材料によって構成することができる。したがって、半導体装置１０を容易に製造できる。
　（１－７）半導体モジュール１００は、半導体装置１０と、半導体装置１０を封止する封止樹脂１１０と、封止樹脂１１０から露出し、ドレインパッド５１と電気的に接続されたドレイン端子１２１と、封止樹脂１１０から露出し、メインソースパッド５２と電気的に接続されたメインソース端子１２２と、封止樹脂１１０から露出し、ゲートパッド５４と電気的に接続されたゲート端子１２４と、を備える。また、半導体モジュール１００は、半導体装置１０と、ドレイン端子１２１、メインソース端子１２２、およびゲート端子１２４と電気的に接続する配線１３０を備える。ドレイン端子１２１、メインソース端子１２２、およびゲート端子１２４は、封止樹脂１１０のうち半導体基板１１の基板表面１１ｓと同じ側を向く樹脂表面１１０ｓから露出している。
　この構成によれば、平面視において、ドレイン端子１２１、メインソース端子１２２、およびゲート端子１２４が半導体基板１１と重なる位置に形成することができる。したがって、半導体モジュール１００の小型化を図ることができる。加えて、ドレイン端子１２１、メインソース端子１２２、およびゲート端子１２４と半導体装置１０とをたとえばワイヤによって電気的に接続する構成と比較して、ドレイン端子１２１、メインソース端子１２２、およびゲート端子１２４と半導体装置１０との間の導電経路を短くすることができる。したがって、導電経路の長さに起因する寄生インダクタンスを低減できる。導電経路における寄生インダクタンスは、ＧａＮトランジスタ２０のスイッチング特性（スイッチング速度）に影響する。したがって、寄生インダクタンスを低減することによってＧａＮトランジスタ２０のスイッチング特性の向上を図ることができる。
　［第２実施形態］
　図１０～図１５を参照して、第２実施形態の半導体装置１０および半導体モジュール２００の構成について説明する。なお、以下の説明において、第１実施形態と共通する構成要素には同一符号を付し、その説明を省略する。
　（半導体モジュールの構成）
　図１０～図１４を参照して、半導体モジュール２００の構成について説明する。図１０は、半導体モジュール２００の内部構造のうち半導体チップの配置構成の一例を主に示す平面図である。図１１は、半導体モジュール２００の内部構造のうち配線層の構成の一例を主に示す平面図である。図１２は、半導体モジュール２００の平面図である。図１３は、図１２のＦ１３－Ｆ１３線で切断した半導体モジュール２００の断面図である。図１４は、図１２のＦ１４－Ｆ１４線で切断した半導体モジュール２００の断面図である。
　図１０に示すように、半導体モジュール２００は、複数（本実施形態では２つ）の半導体装置１０と、複数の半導体装置１０を個別に駆動させるドライバチップ２１０と、複数の半導体装置１０およびドライバチップ２１０を封止する封止樹脂２２０と、を備える。なお、図１０では、説明の便宜上、封止樹脂２２０内の各半導体装置１０およびドライバチップ２１０の双方を実線で示している。
　半導体モジュール２００は、矩形平板状に形成されている。封止樹脂２２０は、半導体モジュール２００の外面を構成している。つまり、封止樹脂２２０は、矩形平板状に形成されている。封止樹脂２２０は、樹脂表面２２０ｓと、樹脂表面２２０ｓとは反対側を向く樹脂裏面２２０ｒ（ともに図１３参照）と、樹脂表面２２０ｓおよび樹脂裏面２２０ｒの双方と交差する４つの樹脂側面としての第１～第４樹脂側面２２０ａ～２２０ｄと、を含む。本実施形態では、第１～第４樹脂側面２２０ａ～２２０ｄは、樹脂表面２２０ｓおよび樹脂裏面２２０ｒの双方と直交している。なお、本実施形態では、封止樹脂２２０の厚さ方向をｚ方向とする。
　平面視における封止樹脂２２０の形状は、長手方向および短手方向を有する矩形状である。本実施形態では、封止樹脂２２０の長手方向をｙ方向とし、封止樹脂２２０の短手方向をｘ方向とする。本実施形態では、第１樹脂側面２２０ａおよび第２樹脂側面２２０ｂはｙ方向の両端面を構成し、第３樹脂側面２２０ｃおよび第４樹脂側面２２０ｄはｘ方向の両端面を構成している。封止樹脂２２０は、絶縁性の樹脂材料によって形成されている。このような樹脂材料としては、たとえばエポキシ樹脂、アクリル樹脂、フェノール樹脂等を用いることができる。
　２つの半導体装置１０は、ｙ方向において互いに揃った状態でｘ方向において互いに離隔して配列されている。このため、ｘ方向は、２つの半導体装置１０の配列方向となる。ここで、本実施形態では、ｘ方向は「第１方向」に対応している。平面視において、各半導体装置１０は、封止樹脂２２０に対してｙ方向に偏って配置されている。本実施形態では、平面視において、各半導体装置１０は、封止樹脂２２０の第１樹脂側面２２０ａよりも第２樹脂側面２２０ｂ寄りに配置されている。各半導体装置１０は、半導体基板１１の長手方向がｙ方向となり、半導体基板１１の短手方向がｘ方向となるように配置されている。換言すると、半導体基板１１の長手方向と封止樹脂２２０の長手方向とが一致し、半導体基板１１の短手方向と封止樹脂２２０の短手方向とが一致している。また、２つの半導体装置１０は、封止樹脂２２０の短手方向において互いに離隔して配列されているといえる。なお、以降の説明において、便宜上、第３樹脂側面２２０ｃ寄りに配置された半導体装置１０を「半導体装置１０Ａ」とし、第４樹脂側面２２０ｄ寄りに配置された半導体装置１０を「半導体装置１０Ｂ」とする。また、半導体装置１０Ａ，１０Ｂを区別しない場合には単に「半導体装置１０」とする。
　ドライバチップ２１０は、平面視において、各半導体装置１０の配列方向と直交する方向において各半導体装置１０と離隔して配置されている。より詳細には、ドライバチップ２１０は、ｙ方向において、各半導体装置１０よりも第１樹脂側面２２０ａ寄りとなるように配置されている。ここで、本実施形態では、ｙ方向は「第２方向」に対応している。ドライバチップ２１０は、矩形平板状に形成されている。平面視におけるドライバチップ２１０の形状は、長手方向および短手方向を有する矩形状である。本実施形態では、ドライバチップ２１０は、その長手方向がｘ方向となり、その短手方向がｙ方向となるように配置されている。このため、平面視において、ドライバチップ２１０の長手方向は封止樹脂２２０の長手方向および半導体基板１１の長手方向の双方と直交し、ドライバチップ２１０の短手方向は封止樹脂２２０の短手方向および半導体基板１１の短手方向と直交している。ｙ方向から視て、ドライバチップ２１０は、各半導体装置１０と重なる位置に配置されている。本実施形態では、ドライバチップ２１０は、封止樹脂２２０のｘ方向の中央に配置されている。なお、ドライバチップ２１０および各半導体装置１０の配置態様は任意に変更可能である。
　ドライバチップ２１０は、ｚ方向において互いに反対側を向くチップ表面２１０ｓおよびチップ裏面２１０ｒ（図１４参照）を含む。チップ表面２１０ｓは樹脂表面２２０ｓと同じ側を向き、チップ裏面２１０ｒは樹脂裏面２２０ｒと同じ側を向いている。
　ドライバチップ２１０は、半導体基板と、半導体基板上に形成され、各半導体装置１０を駆動させるドライバ回路２１１と、ドライバ回路２１１と電気的に接続された複数の電極パッド２１２と、を含む。各電極パッド２１２は、チップ表面２１０ｓから露出している。
　図１１は、封止樹脂２２０のうち各半導体装置１０およびドライバチップ２１０よりも上方部分における内部構造を示している。図１１では、便宜上、各半導体装置１０およびドライバチップ２１０を二点鎖線で示している。
　図１１に示すように、半導体モジュール２００は、配線層２３０を備える。配線層２３０は、ｚ方向に延びるビアとｚ方向と直交する方向に延びる配線とを含む配線層と、ｚ方向に延びるビアのみから構成される配線層との２種類の構成の配線層を少なくとも含む。
　配線層２３０は、ドレイン配線２３１Ａ，２３１Ｂ、メインソース配線２３２Ａ，２３２Ｂ、センスソース配線２３３Ａ，２３３Ｂ、ゲート配線２３４Ａ，２３４Ｂ、および複数のドライバ用配線２３５を含む。
　ドレイン配線２３１Ａは、半導体装置１０Ａのドレインパッド５１に電気的に接続されている。ドレイン配線２３１Ａは、たとえば複数のビアによって構成されている。
　ドレイン配線２３１Ｂは、半導体装置１０Ｂのドレインパッド５１に電気的に接続されている。ドレイン配線２３１Ｂは、たとえばドレインパッド５１に接続された複数の第１ビアと、複数の第１ビアの上面を繋ぐように接続されたｙ方向に延びる配線と、配線上に形成された複数の第２ビアと、を含む。複数の第２ビアは、平面視において、複数の第１ビアとは異なる位置に配置されている。より詳細には、複数の第２ビアは、平面視において、複数の第１ビアよりも半導体装置１０Ａ寄りに配置されている。平面視において、複数の第２ビアは、半導体装置１０Ａと半導体装置１０Ｂとのｘ方向の間に配置されているともいえる。
　メインソース配線２３２Ａは、半導体装置１０Ａのメインソースパッド５２に電気的に接続されている。メインソース配線２３２Ａは、たとえばメインソースパッド５２に接続された複数の第１ビアと、複数の第１ビアの上面を繋ぐように接続されたｙ方向に延びる配線と、配線上に形成された複数の第２ビアと、を含む。複数の第２ビアは、平面視において、複数の第１ビアとは異なる位置に配置されている。より詳細には、複数の第２ビアは、平面視において、複数の第１ビアよりも半導体装置１０Ｂ寄りに配置されている。平面視において、複数の第２ビアは、半導体装置１０Ａと半導体装置１０Ｂとのｘ方向の間に配置されているともいえる。複数の第２ビアは、ドレイン配線２３１Ｂの第２ビアよりも半導体装置１０Ａ寄りに配置されている。
　メインソース配線２３２Ｂは、半導体装置１０Ｂのメインソースパッド５２に電気的に接続されている。メインソース配線２３２Ｂは、たとえば複数のビアによって構成されている。
　センスソース配線２３３Ａは、半導体装置１０Ａのセンスソースパッド５３とドライバ回路２１１とを電気的に接続している。センスソース配線２３３Ａは、たとえば半導体装置１０Ａのセンスソースパッド５３に接続された第１ビアと、ドライバチップ２１０の電極パッド２１２に接続された第２ビアと、第１ビアと第２ビアとを繋ぐ配線と、を含む。
　センスソース配線２３３Ｂは、半導体装置１０Ｂのセンスソースパッド５３とドライバ回路２１１とを電気的に接続している。センスソース配線２３３Ｂは、たとえば半導体装置１０Ｂのセンスソースパッド５３に接続された第１ビアと、ドライバチップ２１０の電極パッド２１２に接続された第２ビアと、第１ビアと第２ビアとを繋ぐ配線と、を含む。
　ゲート配線２３４Ａは、半導体装置１０Ａのゲートパッド５４とドライバ回路２１１とを電気的に接続している。ゲート配線２３４Ａは、たとえば半導体装置１０Ａのゲートパッド５４に接続された第１ビアと、ドライバチップ２１０の電極パッド２１２に接続された第２ビアと、第１ビアと第２ビアとを繋ぐ配線と、を含む。
　ゲート配線２３４Ｂは、半導体装置１０Ｂのゲートパッド５４とドライバ回路２１１とを電気的に接続している。ゲート配線２３４Ｂは、たとえば半導体装置１０Ｂのゲートパッド５４に接続された第１ビアと、ドライバチップ２１０の電極パッド２１２に接続された第２ビアと、第１ビアと第２ビアとを繋ぐ配線と、を含む。
　複数のドライバ用配線２３５は、ドライバチップ２１０の複数の電極パッド２１２に個別に接続されている。各ドライバ用配線２３５は、ドライバチップ２１０の電極パッド２１２に接続された第１ビアと、第１ビアの上面からｚ方向と直交する方向に延びる配線と、配線上に形成された複数の第２ビアと、を含む。配線は、平面視において第１樹脂側面２２０ａ、第３樹脂側面２２０ｃ、および第４樹脂側面２２０ｄのいずれかの樹脂側面に向けてドライバチップ２１０よりも外方に延びている。
　図１２に示すように、半導体モジュール２００は、ドレイン端子２４１、ソース端子２４２、出力端子２４３、および複数のドライバ用端子２４４を備える。各端子２４１～２４４は、樹脂表面２２０ｓから露出している。
　ドレイン端子２４１、ソース端子２４２、および出力端子２４３は、ｙ方向において互いに揃った状態でｘ方向において互いに離隔して配列されている。平面視におけるドレイン端子２４１、ソース端子２４２、および出力端子２４３の各々の形状は、ｙ方向が長手方向となり、ｘ方向が短手方向となる矩形状である。ドレイン端子２４１、ソース端子２４２、および出力端子２４３は、ｙ方向において第１樹脂側面２２０ａよりも第２樹脂側面２２０ｂ寄りに偏って配置されている。平面視において、ドレイン端子２４１は半導体装置１０Ａと重なる位置に配置されており、ソース端子２４２は半導体装置１０Ｂと重なる位置に配置されており、出力端子２４３は半導体装置１０Ａと半導体装置１０Ｂとのｘ方向の間に配置されている。なお、ドレイン端子２４１、ソース端子２４２、および出力端子２４３の配置態様は任意に変更可能である。
　複数のドライバ用端子２４４は、ｙ方向において第２樹脂側面２２０ｂよりも第１樹脂側面２２０ａ寄りに偏って配置されている。複数のドライバ用端子２４４は、平面視において第１樹脂側面２２０ａ、第３樹脂側面２２０ｃ、および第４樹脂側面２２０ｄに沿って一列に配列されている。
　ドレイン端子２４１は、ドレイン配線２３１Ａとしての複数のビアの各々を介して半導体装置１０Ａのドレイン電極２９と電気的に接続されている。ソース端子２４２は、メインソース配線２３２Ｂとしての複数のビアの各々を介して半導体装置１０Ｂのソース電極２８と電気的に接続されている。出力端子２４３は、メインソース配線２３２Ａの複数の第２ビアの各々と、ドレイン配線２３１Ｂの複数の第２ビアの各々とを介して半導体装置１０Ａのソース電極２８および半導体装置１０Ｂのドレイン電極２９の双方と電気的に接続されている。各ドライバ用端子２４４は、対応するドライバ用配線２３５の第２ビアを介してドライバ回路２１１と電気的に接続されている。
　図１３および図１４に示すように、封止樹脂２２０は、第１封止部２２１、第２封止部２２２、および第３封止部２２３を含む。各封止部２２１～２２３は、たとえば互いに同じ材料によって形成されている。
　第１封止部２２１は、各半導体装置１０およびドライバチップ２１０を支持する支持部材である。各半導体装置１０およびドライバチップ２１０の各々は、たとえば接合材ＡＤによって第１封止部２２１に接合されている。第１封止部２２１は、樹脂裏面２２０ｒを構成している。
　第２封止部２２２は、第１封止部２２１と協働して各半導体装置１０およびドライバチップ２１０を封止している。
　第３封止部２２３は、第２封止部２２２上に設けられている。第３封止部２２３は、樹脂表面２２０ｓを構成している。ドレイン端子２４１、ソース端子２４２、出力端子２４３、および複数のドライバ用端子２４４は、第３封止部２２３上に形成されている。
　配線層２３０は、第２封止部２２２および第３封止部２２３にわたり形成されている。
　図１３に示すように、配線層２３０のうちドレイン配線２３１Ｂおよびメインソース配線２３２Ａは、次のように形成されている。すなわち、ドレイン配線２３１Ｂおよびメインソース配線２３２Ａの第１ビアは、第２封止部２２２のうち半導体装置１０Ａ，１０Ｂを覆う部分をｚ方向に貫通している。ドレイン配線２３１Ｂおよびメインソース配線２３２Ａの配線は、第２封止部２２２上に形成されている。これら配線は、第３封止部２２３によって覆われている。ドレイン配線２３１Ｂおよびメインソース配線２３２Ａの第２ビアは、第３封止部２２３をｚ方向に貫通している。図１３では図示していないが、配線層２３０のうちドレイン配線２３１Ａおよびメインソース配線２３２Ｂ（ともに図１１参照）は、第２封止部２２２のうち半導体装置１０Ａ，１０Ｂを覆う部分をｚ方向に貫通する複数のビアと、第３封止部２２３をｚ方向に貫通する複数のビアと、を含む。
　図１４に示すように、配線層２３０のうちセンスソース配線２３３Ａ，２３３Ｂおよびゲート配線２３４Ａ，２３４Ｂ（ともに図１１参照）は、次のように形成されている。すなわち、ゲート配線２３４Ａの第１ビアは、第２封止部２２２のうち半導体装置１０Ａを覆う部分をｚ方向に貫通している。ゲート配線２３４Ａの配線は、第２封止部２２２上に形成されている。この配線は、第３封止部２２３によって覆われている。ゲート配線２３４Ａの第２ビアは、第２封止部２２２のうちドライバチップ２１０を覆う部分をｚ方向に貫通している。なお、センスソース配線２３３Ａ，２３３Ｂおよびゲート配線２３４Ｂは、ゲート配線２３４Ａと同様の接続構造であるため、その詳細な説明を省略する。
　（半導体モジュールの回路構成）
　図１５は、半導体モジュール２００の回路構成の一例を示している。説明の便宜上、ドライバ回路２１１の詳細な回路構成を省略して示している。以降の説明において、半導体装置１０ＡのＧａＮトランジスタを「ＧａＮトランジスタ２０Ａ」とし、半導体装置１０ＢのＧａＮトランジスタを「ＧａＮトランジスタ２０Ｂ」とする。また、半導体装置１０Ａのアクティブクランプ回路３０を「アクティブクランプ回路３０Ａ」とし、半導体装置１０Ｂのアクティブクランプ回路３０を「アクティブクランプ回路３０Ｂ」とする。
　図１５に示すように、第１実施形態と同様に、ＧａＮトランジスタ２０Ａとアクティブクランプ回路３０Ａとは接続され、ＧａＮトランジスタ２０Ｂとアクティブクランプ回路３０Ｂとは接続されている。
　ＧａＮトランジスタ２０Ａのドレイン電極２９は、ドレイン端子２４１に接続され、ＧａＮトランジスタ２０Ｂのソース電極２８は、ソース端子２４２に接続されている。
　ＧａＮトランジスタ２０Ａのソース電極２８は、ＧａＮトランジスタ２０Ｂのドレイン電極２９に接続されている。出力端子２４３は、ＧａＮトランジスタ２０Ａのソース電極２８とＧａＮトランジスタ２０Ｂのドレイン電極２９との間のノードＮに接続されている。
　ＧａＮトランジスタ２０Ａ，２０Ｂのゲート電極２６の各々は、ドライバ回路２１１に接続されている。また、ＧａＮトランジスタ２０Ａ，２０Ｂのソース電極２８の各々は、ドライバ回路２１１に接続されている。ドライバ回路２１１は、複数のドライバ用端子２４４に接続されている。
　半導体モジュール２００においては、外部装置からドライバ用端子２４４にＧａＮトランジスタ２０Ａ，２０Ｂを駆動させるための制御信号が入力されると、ドライバ回路２１１は、ドライバ用端子２４４を通じてドライバ回路２１１に入力された制御信号に応じてＧａＮトランジスタ２０Ａ，２０Ｂを駆動させるための駆動信号を生成する。そして、ドライバ回路２１１は、駆動信号をＧａＮトランジスタ２０Ａ，２０Ｂのゲート電極２６に出力する。ＧａＮトランジスタ２０Ａ，２０Ｂは、そのゲート電極２６に入力された駆動信号に基づいて、相補的にオンオフ駆動する。
　（効果）
　第２実施形態によれば、第１実施形態の効果に加え、以下の効果が得られる。
　（２－１）半導体モジュール２００は、半導体装置１０Ａ，１０Ｂと、ドライバチップ２１０と、半導体装置１０Ａ，１０Ｂおよびドライバチップ２１０の双方を封止する封止樹脂２２０と、を備える。
　この構成によれば、半導体装置１０Ａ，１０ＢのＧａＮトランジスタ２０とドライバチップ２１０のドライバ回路２１１とを半導体モジュール２００内で電気的に接続することができる。したがって、半導体装置１０Ａ，１０ＢのＧａＮトランジスタ２０とドライバ回路２１１とを半導体モジュール２００の外部の回路基板で電気的に接続する場合と比較して、半導体装置１０Ａ，１０ＢのＧａＮトランジスタ２０とドライバ回路２１１との間の導電経路を短くすることができる。したがって、導電経路の長さに起因する寄生インピーダンス、寄生インダクタンスを低減できる。
　（２－２）ドライバチップ２１０は、平面視において半導体装置１０Ａ，１０Ｂの配列方向と直交する方向に、半導体装置１０Ａ，１０Ｂに対して離隔して配置されている。
　この構成によれば、ドライバチップ２１０が半導体装置１０Ａ，１０Ｂの配列方向において半導体装置１０Ａ，１０Ｂのいずれかに隣り合うように配置された場合と比較して、半導体装置１０ＡにおけるＧａＮトランジスタ２０のゲート電極２６とドライバ回路２１１との間の導電経路の長さと、半導体装置１０ＢにおけるＧａＮトランジスタ２０のゲート電極２６とドライバ回路２１１との間の導電経路の長さとのばらつきを小さくすることができる。
　［変更例］
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　（半導体装置の構造の変更例）
　・各実施形態において、半導体装置１０からセンスソースパッド５３を省略してもよい。この場合、第１実施形態では、半導体モジュール１００からセンスソース端子１２３を省略してもよい。
　・各実施形態において、プルダウン抵抗３２の構成は任意に変更可能である。プルダウン抵抗３２は、図１６に示す第１変更例または図１７に示す第２変更例のように変更してもよい。
　図１６に示すように、第１変更例では、プルダウン抵抗３２は、第１端子３２Ｐを構成する第１配線部３２ＰＡと、第２端子３２Ｑを構成する第２配線部３２ＱＡと、平板状の抵抗部３２Ｒと、を含む。各配線部３２ＰＡ，３２ＱＡは、たとえばＣｕ、Ａｌ，ＡｌＣｕ合金、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つを含む任意の導電材料によって構成することができる。
　抵抗部３２Ｒは、半導体基板１１（図４参照）上に形成されている。より詳細には、抵抗部３２Ｒは、半導体基板１１上に形成されたパッシベーション層２７上に形成されている。なお、抵抗部３２Ｒの形成位置は、パッシベーション層２７上に限られず、電子供給層２３を覆う絶縁層上であればよい。
　抵抗部３２Ｒは、第１配線部３２ＰＡおよび第２配線部３２ＱＡよりも抵抗値の大きい材料によって形成されている。一例では、抵抗部３２Ｒは、たとえばポリシリコンによって形成されている。
　抵抗部３２Ｒ上には、第１配線部３２ＰＡおよび第２配線部３２ＱＡが設けられている。第１配線部３２ＰＡおよび第２配線部３２ＱＡの双方は、抵抗部３２Ｒと電気的に接続されている。より詳細には、各配線部３２ＰＡ，３２ＱＡと抵抗部３２Ｒとはオーミック接触している。第１配線部３２ＰＡおよび第２配線部３２ＱＡは、平面視において抵抗部３２Ｒのｘ方向の両端部に分散して形成されている。
　図１７に示すように、第２変更例では、プルダウン抵抗３２は、ノーマリオン型トランジスタによって構成され、ノーマリオン型トランジスタのオン抵抗を含むように構成されている。より詳細には、プルダウン抵抗３２は、各実施形態のＧａＮトランジスタ２０およびクランプ用トランジスタ６０と同様に、電子走行層２２、電子供給層２３、パッシベーション層２７を含む。一方、プルダウン抵抗３２は、各実施形態のＧａＮトランジスタ２０およびクランプ用トランジスタ６０とは異なり、ゲート層２５を含んでいない。プルダウン抵抗３２は、ドレイン電極に対応する第１端子３２Ｐと、ソース電極に対応する第２端子３２Ｑと、ゲート電極に対応する第３端子３２Ｓと、第１端子３２Ｐと第２端子３２Ｑとを電気的に接続する接続経路３２Ａ（図４参照）と、を含む。接続経路３２Ａは、第１実施形態と同様に蛇腹状に形成されている。第３端子３２Ｓは、パッシベーション層２７上に形成されている。第３端子３２Ｓは、第２端子３２Ｑ寄りに配置されている。
　プルダウン抵抗３２は、第１端子３２Ｐと第３端子３２Ｓとを接続する配線３２Ｃを含む。配線３２Ｃは、たとえばＣｕ、Ａｌ，ＡｌＣｕ合金、Ｗ、Ｔｉ、ＴｉＮのうち少なくとも１つを含む任意の導電材料によって構成することができる。配線３２Ｃは、たとえば第２配線層Ｌ２および第３配線層Ｌ３（ともに図５参照）にわたり形成されている。
　・各実施形態において、平面視におけるＧａＮトランジスタ２０とクランプ用トランジスタ６０との形成位置は任意に変更可能である。一例では、半導体基板１１の短手方向（ｘ方向）において、ＧａＮトランジスタ２０とクランプ用トランジスタ６０とが並んで形成されていてもよい。この場合、クランプ用トランジスタ６０のアクティブ領域６０Ｔは、たとえばｙ方向が長手方向となり、ｘ方向が短手方向となるように形成されている。また、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、たとえば平面視において、ＧａＮトランジスタ２０およびクランプ用トランジスタ６０と半導体基板１１の長手方向（ｙ方向）に異なる位置に形成されている。
　・各実施形態において、平面視におけるクランプ用キャパシタ３１およびプルダウン抵抗３２の形成位置は任意に変更可能である。一例では、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、ＧａＮトランジスタ２０のアクティブ領域２０Ｔの長手方向（ｙ方向）から視て、アクティブ領域２０Ｔの短手方向（ｘ方向）においてドレインパッド５１と重ならない位置に形成されていてもよい。クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、たとえば平面視において、ドレインパッド５１よりも半導体基板１１の第３側面１１ｃ寄りの位置に形成されていてもよい。
　・各実施形態において、半導体基板１１の厚さ方向（ｚ方向）におけるクランプ用キャパシタ３１およびプルダウン抵抗３２の形成位置は任意に変更可能である。一例では、クランプ用キャパシタ３１およびプルダウン抵抗３２の双方は、第２配線層Ｌ２に形成されていてもよい。
　（アクティブクランプ回路の回路構成の変更例）
　・各実施形態において、アクティブクランプ回路３０の回路構成は任意に変更可能である。一例では、アクティブクランプ回路３０は、次の第１～第３変更例のように変更してもよい。
　図１８は、第１変更例のアクティブクランプ回路３０の回路構成を示している。
　図１８に示すように、第１変更例では、アクティブクランプ回路３０は、クランプ用トランジスタ６０のソース電極６２とゲート電極６３との間に接続されたキャパシタ８０をさらに備える。キャパシタ８０は、クランプ用トランジスタ６０のゲート電極６３にゲート－ソース間定格電圧よりも大きい電圧が印加されることを抑制するように構成されている。したがって、クランプ用トランジスタ６０のゲート－ソース間電圧が過度に大きくなることが抑制される。
　図１９は、第１変更例のアクティブクランプ回路３０の半導体基板１１上の構成を示している。
　図１９に示すように、キャパシタ８０は、平面視において半導体基板１１の第２側面１１ｂおよび第３側面１１ｃの端部に形成されている。キャパシタ８０は、クランプ用トランジスタ６０のアクティブ領域６０Ｔよりも第３側面１１ｃ寄りの位置に形成されている。また、図示された例においては、平面視において、キャパシタ８０は、クランプ用キャパシタ３１よりも第３側面１１ｃ寄りの位置に形成されている。キャパシタ８０は、クランプ用キャパシタ３１よりも第２側面１１ｂ寄りの位置に形成されている。
　キャパシタ８０は、第１電極８１および第２電極８２を含む。第１電極８１は、クランプ用キャパシタ３１の第２電極３１Ｑに電気的に接続されている。第２電極８２は、クランプ用トランジスタ６０のソース電極６２に電気的に接続されている。キャパシタ８０の構成は、クランプ用キャパシタ３１の構成と同様である。このため、図示していないが、キャパシタ８０は、第３配線層Ｌ３に形成されている。
　図２０は、第２変更例のアクティブクランプ回路３０の回路構成を示している。
　図２０に示すように、第２変更例では、アクティブクランプ回路３０は、クランプ用トランジスタ６０のソース電極６２とゲート電極６３との間に接続されたシャント抵抗８３をさらに備える。シャント抵抗８３は、クランプ用トランジスタ６０のゲート電極６３にゲート－ソース間定格電圧よりも大きい電圧が印加されることを抑制するように構成されている。したがって、クランプ用トランジスタ６０のゲート－ソース間電圧が過度に大きくなることが抑制される。
　図２１は、第２変更例のアクティブクランプ回路３０の半導体基板１１上の構成を示している。
　図２１に示すように、シャント抵抗８３は、平面視において半導体基板１１の第２側面１１ｂおよび第３側面１１ｃの端部に形成されている。シャント抵抗８３は、クランプ用トランジスタ６０のアクティブ領域６０Ｔよりも第３側面１１ｃ寄りの位置に形成されている。また、図示された例においては、平面視において、シャント抵抗８３は、クランプ用キャパシタ３１よりも第３側面１１ｃ寄りの位置に形成されている。シャント抵抗８３は、クランプ用キャパシタ３１よりも第２側面１１ｂ寄りの位置に形成されている。
　シャント抵抗８３は、第１端子８４および第２端子８５を含む。第１端子８４は、クランプ用キャパシタ３１の第２電極３１Ｑに電気的に接続されている。第２端子８５は、クランプ用トランジスタ６０のソース電極６２に電気的に接続されている。シャント抵抗８３の構成は、プルダウン抵抗３２の構成と同様である。このため、図示していないが、シャント抵抗８３は、第３配線層Ｌ３に形成されている。
　図２２は、第３変更例のアクティブクランプ回路３０の回路構成を示している。
　図２２に示すように、第３変更例では、アクティブクランプ回路３０は、クランプ用トランジスタ６０の誤動作を抑制するための保護用トランジスタ９０をさらに備える。保護用トランジスタ９０は、ドレイン電極９１、ソース電極９２、およびゲート電極９３を含む。保護用トランジスタ９０は、クランプ用トランジスタ６０のソース電極６２とゲート電極６３との間に接続されている。より詳細には、保護用トランジスタ９０のドレイン電極９１はクランプ用トランジスタ６０のゲート電極６３に接続されており、保護用トランジスタ９０のソース電極９２はクランプ用トランジスタ６０のソース電極６２に接続されている。保護用トランジスタ９０のゲート電極９３は、ゲートパッド５４に接続されている。保護用トランジスタ９０は、ＧａＮトランジスタ２０と同様に、ノーマリオフ型のトランジスタである。
　ＧａＮトランジスタ２０がオン状態にあるとき、保護用トランジスタ９０はオン状態にある。この保護用トランジスタ９０は、クランプ用トランジスタ６０のゲート電極６３とクランプ用トランジスタ６０のソース電極６２とを接続する。したがって、保護用トランジスタ９０は、ＧａＮトランジスタ２０がオン状態にあるとき、クランプ用トランジスタ６０を確実にオフする。これにより、クランプ用トランジスタ６０のゲート電極６３が接続された配線にノイズ等が加わったとしても、意図しないタイミングでＧａＮトランジスタ２０がオフ状態となることを抑制できる。
　そして、保護用トランジスタ９０は、ＧａＮトランジスタ２０がオフ状態にあるときにオフ状態となる。このため、クランプ用トランジスタ６０は、ＧａＮトランジスタ２０おドレイン－ソース間電圧に応じて動作可能となる。これにより、第１実施形態で説明したように、クランプ用トランジスタ６０によってＧａＮトランジスタ２０のゲート－ソース間電圧の上昇を抑制できる。
　図２３は、第３変更例のアクティブクランプ回路３０の半導体基板１１上の構成を示している。
　図２３に示すように、保護用トランジスタ９０は、ＧａＮトランジスタ２０のアクティブ領域２０Ｔとクランプ用トランジスタ６０のアクティブ領域６０Ｔとのｙ方向の間に形成されている。保護用トランジスタ９０のドレイン電極９１（図２２参照）は、クランプ用ゲート配線４７に電気的に接続されている。保護用トランジスタ９０のゲート電極９３（図２２参照）は、クランプ用ドレイン配線４５に電気的に接続されている。また図示していないが、保護用トランジスタ９０のソース電極９２（図２２参照）は、クランプ用ソース配線４６に電気的に接続されている。図示していないが、保護用トランジスタ９０は、第３配線層Ｌ３に形成されている。換言すると、保護用トランジスタ９０は、ｚ方向においてＧａＮトランジスタ２０およびクランプ用トランジスタ６０と同じ位置に形成されている。
　・第１変更例および第２変更例のアクティブクランプ回路３０の少なくとも一方は、第３変更例の保護用トランジスタ９０を備えていてもよい。これにより、ＧａＮトランジスタ２０のオフ時におけるクランプ用トランジスタ６０の保護と、ＧａＮトランジスタ２０のオン時におけるクランプ用トランジスタ６０の誤動作の抑制とを行うことができる。
　（半導体モジュールの変更例）
　・第２実施形態では、半導体モジュール２００は、２つの半導体装置１０を備えていたが、これに限られない。たとえば、図２４に示すように、半導体モジュール２００は、１つの半導体装置１０を備えた構成であってもよい。
　平面視における封止樹脂２２０の形状は、ｙ方向が長手方向となり、ｘ方向が短手方向となる矩形状である。
　半導体装置１０およびドライバチップ２１０は、ｙ方向において互いに離隔して配置されている。半導体装置１０は、ｙ方向においてドライバチップ２１０よりも封止樹脂２２０の第２樹脂側面２２０ｂ寄りの位置に配置されている。換言すると、ドライバチップ２１０は、ｙ方向において半導体装置１０よりも封止樹脂２２０の第１樹脂側面２２０ａ寄りの位置に配置されている。
　半導体装置１０は、半導体基板１１の長手方向がｙ方向となり、半導体基板１１の短手方向がｘ方向となるように配置されている。このため、半導体基板１１の長手方向が封止樹脂２２０の長手方向と一致し、半導体基板１１の短手方向が封止樹脂２２０の短手方向と一致している。ドライバチップ２１０は、その長手方向がｘ方向となり、その短手方向がｙ方向となるように配置されている。このため、ドライバチップ２１０の長手方向は、平面視において半導体基板１１の長手方向および封止樹脂２２０の長手方向の双方と直交し、ドライバチップ２１０の短手方向は、平面視において半導体基板１１の短手方向および封止樹脂２２０の短手方向の双方と直交している。
　変更例の半導体モジュール２００は、ドレイン端子２４１、ソース端子２４２、および複数のドライバ用端子２４４を備える。つまり、変更例の半導体モジュール２００は、出力端子２４３を備えていない。ドレイン端子２４１およびソース端子２４２は、ｙ方向において互いに揃った状態でｘ方向において互いに離隔して配列されている。平面視において、ドレイン端子２４１およびソース端子２４２の双方は、半導体装置１０と重なる位置に配置されている。複数のドライバ用端子２４４は、ｙ方向においてドレイン端子２４１およびソース端子２４２よりも第１樹脂側面２２０ａ寄りに配置されている。複数のドライバ用端子２４４は、ｙ方向において半導体装置１０よりも第１樹脂側面２２０ａ寄りに配置されているともいえる。
　変更例の半導体モジュール２００は、配線層２５０を備える。配線層２５０は、配線層２３０（図１３参照）の導電材料と同様の導電材料によって形成されている。配線層２５０は、ドレイン配線２５１、メインソース配線２５２、センスソース配線２５３、ゲート配線２５４、および複数のドライバ用配線２５５を含む。
　ドレイン配線２５１は、ＧａＮトランジスタ２０のドレイン電極２９とドレイン端子２４１とを電気的に接続している。ドレイン配線２５１は、複数のビアによって形成されている。
　メインソース配線２５２は、ＧａＮトランジスタ２０のソース電極２８とソース端子２４２とを電気的に接続している。メインソース配線２５２は、複数のビアによって形成されている。
　センスソース配線２５３は、ＧａＮトランジスタ２０のソース電極２８とドライバチップ２１０のドライバ回路２１１とを電気的に接続している。センスソース配線２５３は、センスソース配線２３３Ａ，２３３Ｂ（図１３参照）と同様に構成されている。
　ゲート配線２５４は、ＧａＮトランジスタ２０のゲート電極２６とドライバ回路２１１とを電気的に接続している。ゲート配線２５４は、ゲート配線２３４Ａ（図１４参照）と同様に構成されている。
　複数のドライバ用配線２５５は、ドライバ回路２１１と複数のドライバ用端子２４４とを個別に電気的に接続している。各ドライバ用配線２５５は、第２実施形態のドライバ用配線２３５（図１１参照）と同様に構成されている。
　・第２実施形態において、ドライバチップ２１０の個数は任意に変更可能である。一例では、半導体モジュール２００は、複数のドライバチップ２１０を備えてもよい。また、ドライバチップ２１０の個数は、半導体装置１０の個数に応じて変更されてもよい。一例では、半導体装置１０が２つの場合、ドライバチップ２１０の個数は２つである。
　・各実施形態の半導体モジュール１００，２００において、半導体装置１０の個数は任意に変更可能である。一例では、半導体モジュール１００は、複数の半導体装置１０を備る。また一例では、半導体モジュール２００は、３つ以上の半導体装置１０を備える。
　・第１実施形態の半導体モジュール１００において、ＧａＮトランジスタ２０のドレインパッド５１、メインソースパッド５２、センスソースパッド５３、およびゲートパッド５４と、ドレイン端子１２１、メインソース端子１２２、センスソース端子１２３、およびゲート端子１２４とがワイヤによって電気的に接続されていてもよい。この場合、各端子１２１～１２４は、たとえば封止樹脂１１０の樹脂裏面１１０ｒから露出している。
　・第２実施形態の半導体モジュール２００において、半導体装置１０Ａ，１０Ｂのセンスソースパッド５３およびゲートパッド５４と、ドライバチップ２１０の複数の電極パッド２１２とが個別にワイヤによって電気的に接続されていてもよい。
　・第２実施形態の半導体モジュール２００において、半導体装置１０Ａ，１０Ｂのドレインパッド５１およびメインソースパッド５２と、ドレイン端子２４１、ソース端子２４２、および出力端子２４３とが個別にワイヤによって電気的に接続されていてもよい。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１部材が第２部材上に形成される」という表現は、或る実施形態では第１部材が第２部材に接触して第２部材上に直接配置され得るが、他の実施形態では第１部材が第２部材に接触することなく第２部材の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１部材と第２部材との間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　本明細書における記述「ＡおよびＢの少なくとも１つ」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　［付記］
　上記実施形態および変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　半導体基板（１１）と、
　前記半導体基板（１１）上に形成され、ドレイン電極（２９）、ソース電極（２８）、およびゲート電極（２６）を含むＧａＮトランジスタ（２０）と、
　前記半導体基板（１１）上に形成されかつ前記ＧａＮトランジスタ（２０）に電気的に接続され、前記ＧａＮトランジスタ（２０）のドレイン－ソース間電圧の立ち上がりに基づいて動作するクランプ用トランジスタ（６０）を含むアクティブクランプ回路（３０）と、
　前記ＧａＮトランジスタ（２０）のドレイン電極（２９）に電気的に接続されたドレインパッド（５１）と、
　前記ＧａＮトランジスタ（２０）のソース電極（２８）に電気的に接続されたソースパッド（５２）と、
　前記ＧａＮトランジスタ（２０）のゲート電極（２６）に電気的に接続されたゲートパッド（５４）と、を備える、半導体装置（１０）。
　（付記２）
　前記ＧａＮトランジスタ（２０）は、メインドリフト層（２２）を含み、
　前記クランプ用トランジスタ（６０）は、前記メインドリフト層（２２）と同じ材料によって構成されたサブドリフト層（２２）を含む
　付記１に記載の半導体装置。
　（付記３）
　前記クランプ用トランジスタ（６０）は、ドレイン電極（６１）、ソース電極（６２）、およびゲート電極（６３）を含み、
　前記クランプ用トランジスタ（６０）のソース電極（６２）は、前記ＧａＮトランジスタ（２０）のソース電極（２８）に電気的に接続されており、
　前記クランプ用トランジスタ（６０）のドレイン電極（６１）は、前記ＧａＮトランジスタ（２０）のゲート電極（２６）に電気的に接続されており、
　前記アクティブクランプ回路（３０）は、
　前記クランプ用トランジスタ（６０）のソース電極（６２）とゲート電極（６３）との間に接続されたプルダウン抵抗（３２）と、
　前記ＧａＮトランジスタ（２０）のドレイン電極（２９）と前記クランプ用トランジスタ（６０）のゲート電極（６３）との間に接続されたクランプ用キャパシタ（３１）と、を含む
　付記１または２に記載の半導体装置。
　（付記４）
　前記クランプ用トランジスタ（６０）のソース電極（６２）とゲート電極（６３）との間に接続されたキャパシタ（８０）をさらに備える
　付記３に記載の半導体装置。
　（付記５）
　前記クランプ用トランジスタ（６０）のソース電極（６２）とゲート電極（６３）との間に接続され、前記ＧａＮトランジスタ（２０）のゲート電極（２６）に電気的に接続されたゲート電極（９３）を含む保護用トランジスタ（９０）を備える
　付記３または４に記載の半導体装置。
　（付記６）
　前記半導体基板（１１）の厚さ方向（ｚ方向）から視て、前記ＧａＮトランジスタ（２０）および前記クランプ用トランジスタ（６０）の双方は、長手方向および短手方向を有する矩形状のアクティブ領域（２０Ｔ，６０Ｔ）を含み、
　前記半導体基板（１１）の厚さ方向（ｚ方向）から視て、前記ＧａＮトランジスタ（２０）の長手方向において、前記ＧａＮトランジスタ（２０）と前記クランプ用トランジスタ（６０）とが並んで設けられており、
　前記ＧａＮトランジスタ（２０）のアクティブ領域（２０Ｔ）の長手方向と、前記クランプ用トランジスタ（６０）のアクティブ領域（６０Ｔ）の長手方向とが直交している
　付記３～５のいずれか１つに記載の半導体装置。
　（付記７）
　前記ＧａＮトランジスタ（２０）のアクティブ領域（２０Ｔ）の長手方向から視て、前記ＧａＮトランジスタ（２０）のアクティブ領域（２０Ｔ）の短手方向において前記ドレインパッド（５１）と重なる位置に前記クランプ用キャパシタ（３１）および前記プルダウン抵抗（３２）が形成されている
　付記６に記載の半導体装置。
　（付記８）
　前記クランプ用キャパシタ（３１）は、第１電極（３１Ｐ）および第２電極（３１Ｑ）を含み、
　前記プルダウン抵抗（３２）は、第１端子（３２Ｐ）および第２端子（３２Ｑ）を含み、
　前記クランプ用キャパシタ（３１）の第１電極（３１Ｐ）と前記ＧａＮトランジスタ（２０）のドレイン電極（２９）とを電気的に接続する第１接続配線（７１）と、
　前記クランプ用キャパシタ（３１）の第２電極（３１Ｑ）および前記プルダウン抵抗（３２）の第１端子（３２Ｐ）と前記クランプ用トランジスタ（６０）のゲート電極（６３）とを電気的に接続する第２接続配線（７２）と、
　前記プルダウン抵抗（３２）の第２端子（３２Ｑ）と前記クランプ用トランジスタ（６０）のソース電極（６２）とを電気的に接続する第３接続配線（７３）と、
　前記クランプ用トランジスタ（６０）のソース電極（６２）と前記ＧａＮトランジスタ（２０）のソース電極（２８）を電気的に接続する第４接続配線（７４）と、
　前記クランプ用トランジスタ（６０）のドレイン電極（６１）と前記ＧａＮトランジスタ（２０）のゲート電極（２６）とを電気的に接続する第５接続配線（７５）と、を備える
　付記３～７のいずれか１つに記載の半導体装置。
　（付記９）
　前記第１接続配線（７１）、前記第２接続配線（７２）、前記第３接続配線（７３）、前記第４接続配線（７４）、および前記第５接続配線（７５）の各々は、前記半導体基板（１１）上に形成されている
　付記８に記載の半導体装置。
　（付記１０）
　前記半導体基板（１１）の厚さ方向（ｚ方向）から視て、前記半導体基板（１１）は、長手方向および短手方向を有する矩形状に形成されており、
　前記ＧａＮトランジスタ（２０）および前記クランプ用トランジスタ（６０）の双方は、前記半導体基板（１１）の長手方向において並んで形成されており、
　前記半導体基板（１１）の厚さ方向（ｚ方向）から視て、前記第１接続配線（７１）、前記第２接続配線（７２）、前記第３接続配線（７３）、前記第４接続配線（７４）、および前記第５接続配線（７５）の各々は、前記半導体基板（１１）の長手方向のうち前記半導体基板（１１）の長手方向の中央よりも前記クランプ用トランジスタ（６０）寄りの領域に形成されている
　付記９に記載の半導体装置。
　（付記１１）
　前記ドレインパッド（５１）、前記ソースパッド（５２）、および前記ゲートパッド（５３）が形成された表面側配線層（Ｌ１）と、
　前記表面側配線層（Ｌ１）よりも前記半導体基板（１１）寄りの位置に設けられ、前記第１接続配線（７１）、前記第２接続配線（７２）、前記第３接続配線（７３）、前記第４接続配線（７４）、および前記第５接続配線（７５）の各々が形成された中間配線層（Ｌ２，Ｌ３）と、
　前記中間配線層（Ｌ２，Ｌ３）に対して前記表面側配線層（Ｌ１）とは反対側に設けられ、前記ＧａＮトランジスタ（２０）が形成された基板側配線層（Ｌ４）と、を備え、
　前記クランプ用トランジスタ（６０）、前記クランプ用キャパシタ（３１）、および前記プルダウン抵抗（３２）の各々は、前記基板側配線層（Ｌ４）に設けられている
　付記８～１０のいずれか１つに記載の半導体装置。
　（付記１２）
　前記半導体基板（１１）上に形成された絶縁層（２７）を備え、
　前記クランプ用キャパシタ（３１）は、
　前記絶縁層（２７）上に設けられ、互いに離隔された第１電極（３１Ｐ）および第２電極（３１Ｑ）と、
　前記絶縁層（２７）上に設けられ、前記第１電極（３１Ｐ）と前記第２電極（３１Ｑ）との間に介在する誘電層（３３）と、を含む
　付記３～１１のいずれか１つに記載の半導体装置。
　（付記１３）
　前記ＧａＮトランジスタ（２０）のドレイン電極（２９）と前記クランプ用トランジスタ（６０）のソース電極（６２）とを電気的に接続する接続経路（３２Ａ）を有し、
　前記接続経路（３２Ａ）は、蛇行部（３２Ｂ）を含み、
　前記プルダウン抵抗（３２）は、前記蛇行部（３２Ｂ）の抵抗成分を含む
　付記３～１２のいずれか１つに記載の半導体装置。
　（付記１４）
　前記プルダウン抵抗（３２）は、
　第１端子（３２Ｐ）を構成する第１配線部（３２ＰＡ）と、
　第２端子（３２Ｑ）を構成する第２配線部（３２ＱＡ）と、
　前記半導体基板（１１）上に形成され、前記第１配線部（３２ＰＡ）および前記第２配線部（３２ＱＡ）よりも抵抗値が大きい平板状の抵抗部（３２Ｒ）と、を含み、
　前記第１配線部（３２ＰＡ）および前記第２配線部（３２ＱＡ）の双方は、前記抵抗部（３２Ｒ）上に設けられ、前記抵抗部（３２Ｒ）と電気的に接続されている
　付記３～１２のいずれか１つに記載の半導体装置。
　（付記１５）
　前記プルダウン抵抗（３２）は、ノーマリオン型トランジスタによって構成され、前記ノーマリオン型トランジスタのオン抵抗を含む
　付記３～１２のいずれか１つに記載の半導体装置。
　（付記１６）
　付記１～１５のいずれか１つに記載の半導体装置（１０）と、
　前記半導体装置（１０）を封止する封止樹脂（１１０）と、
　前記封止樹脂（１１０）から露出し、前記ドレインパッド（５１）と電気的に接続されたドレイン端子（１２１）と、
　前記封止樹脂（１１０）から露出し、前記ソースパッド（５２）と電気的に接続されたソース端子（１２２）と、
　前記封止樹脂（１１０）から露出し、前記ゲートパッド（５３）と電気的に接続されたゲート端子（１２４）と、を備える、半導体モジュール（１００）。
　（付記１７）
　前記半導体装置（１０）は複数設けられ、
　前記複数の半導体装置（１０／１０Ａ，１０Ｂ）を個別に駆動させるドライバ回路（２１１）を含むドライバチップ（２１０）を備え、
　前記封止樹脂（２２０）は、前記複数の半導体装置（１０／１０Ａ，１０Ｂ）および前記ドライバチップ（２１０）を封止している
　付記１６に記載の半導体モジュール（２００）。
　（付記１８）
　前記半導体基板（１０）の厚さ方向（ｚ方向）から視て、
　前記複数の半導体装置（１０／１０Ａ，１０Ｂ）は、第１方向に配列されており、
　前記ドライバチップ（２１０）は、前記複数の半導体装置（１０／１０Ａ，１０Ｂ）に対して前記第１方向と直交する第２方向に配置されている
　付記１７に記載の半導体モジュール（２００）。
　（付記１９）
　前記クランプ用トランジスタ（６０）は、前記ＧａＮトランジスタ（２０）のドレイン－ソース間電圧の立ち上がりに対して前記ＧａＮトランジスタ（２０）よりも先にオンするように構成されている
　付記１～１５のいずれか１つに記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲および付記を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　たとえば、ソースパッドおよびドレインパッドがＨＥＭＴ主構造（アクティブ領域）から横に引き出された場所ではなく、ＨＥＭＴ主構造の直上に設けられているＰａｄ　ｏｎ　Ｃｈｉｐ構造にて本開示の構成が取られていてもよい。ＧａＮトランジスタとクランプ用トランジスタの各端子が、本半導体装置を実装するパッケージ内で電気的に接続される形態であってもよい。
　１０，１０Ａ，１０Ｂ…半導体装置
　１１…半導体基板
　１１ｓ…基板表面
　１１ｒ…基板裏面
　１１ａ…第１側面
　１１ｂ…第２側面
　１１ｃ…第３側面
　１１ｄ…第４側面
　１２…第１絶縁層
　１３…第２絶縁層
　１４…第３絶縁層
　１５…第４絶縁層
　２０，２０Ａ，２０Ｂ…ＧａＮトランジスタ
　２０Ｔ…アクティブ領域
　２１…バッファ層
　２２…電子走行層
　２３…電子供給層
　２４…２ＤＥＧ
　２５…ゲート層
　２５ｒ…底面
　２５ｓ…上面
　２５Ａ…第１延在部
　２５Ｂ…第２延在部
　２５Ｃ…リッジ部
　２６…ゲート電極
　２７…パッシベーション層
　２７Ａ…第１開口
　２７Ｂ…第２開口
　２８…ソース電極
　２８Ａ…ソースコンタクト部
　２８Ｂ…ソースフィールドプレート部
　２８Ｃ…端部
　２９…ドレイン電極
　３０，３０Ａ，３０Ｂ…アクティブクランプ回路
　３１…クランプ用キャパシタ
　３１Ｐ…第１電極
　３１Ｑ…第２電極
　３２…プルダウン抵抗
　３２Ａ…接続経路
　３２Ｂ…蛇行部
　３２Ｃ…配線
　３２Ｐ…第１端子
　３２ＰＡ…第１配線部
　３２Ｑ…第２端子
　３２ＱＡ…第２配線部
　３２Ｒ…抵抗部
　３２Ｓ…第３端子
　３３…絶縁層
　４０…配線層
　４１…ドレイン配線
　４２…メインソース配線
　４３…センスソース配線
　４４…ゲート配線
　４５…クランプ用ドレイン配線
　４６…クランプ用ソース配線
　４７…クランプ用ゲート配線
　５１…ドレインパッド
　５２…メインソースパッド
　５３…センスソースパッド
　５４…ゲートパッド
　６０…クランプ用トランジスタ
　６０Ｔ…アクティブ領域
　６１…ドレイン電極
　６２…ソース電極
　６３…ゲート電極
　７１…第１接続配線
　７２…第２接続配線
　７３…第３接続配線
　７４…第４接続配線
　７５…第５接続配線
　８０…キャパシタ
　８１…第１電極
　８２…第２電極
　８３…シャント抵抗
　８４…第１端子
　８５…第２端子
　９０…保護用トランジスタ
　９１…ドレイン電極
　９２…ソース電極
　９３…ゲート電極
　１００…半導体モジュール
　１１０…封止樹脂
　１１０ｓ…樹脂表面
　１１０ｒ…樹脂裏面
　１１０ａ…第１樹脂側面
　１１０ｂ…第２樹脂側面
　１１０ｃ…第３樹脂側面
　１１０ｄ…第４樹脂側面
　１１１…第１封止部
　１１２…第２封止部
　１１３…第１開口
　１１４…第２開口
　１２１…ドレイン端子
　１２２…メインソース端子
　１２３…センスソース端子
　１２４…ゲート端子
　１３０…配線
　１３１…ドレイン配線
　１３２…メインソース配線
　１４０…絶縁層
　１４１…第１開口
　１４２…第２開口
　１４３…第３開口
　１４４…第４開口
　２００…半導体モジュール
　２１０…ドライバチップ
　２１０ｓ…チップ表面
　２１０ｒ…チップ裏面
　２１１…ドライバ回路
　２１２…電極パッド
　２２０…封止樹脂
　２２０ｓ…樹脂表面
　２２０ｒ…樹脂裏面
　２２０ａ…第１樹脂側面
　２２０ｂ…第２樹脂側面
　２２０ｃ…第３樹脂側面
　２２０ｄ…第４樹脂側面
　２２１…第１封止部
　２２２…第２封止部
　２２３…第３封止部
　２３０…配線層
　２３１Ａ，２３１Ｂ…ドレイン配線
　２３２Ａ，２３２Ｂ…メインソース配線
　２３３Ａ，２３３Ｂ…センスソース配線
　２３４Ａ，２３４Ｂ…ゲート配線
　２３５…ドライバ用配線
　２４１…ドレイン端子
　２４２…ソース端子
　２４３…出力端子
　２４４…ドライバ用端子
　２５０…配線層
　２５１…ドレイン配線
　２５２…メインソース配線
　２５３…センスソース配線
　２５４…ゲート配線
　２５５…ドライバ用配線
　ＬＳ…多層配線構造
　Ｌ１…第１配線層
　Ｌ２…第２配線層
　Ｌ３…第３配線層
　Ｌ４…第４配線層
　ＡＤ…接合材
　Ｎ…ノード

Claims (16)

  1. 　半導体基板と、
    　前記半導体基板上に形成され、ドレイン電極、ソース電極、およびゲート電極を含むＧａＮトランジスタと、
    　前記半導体基板上に形成されかつ前記ＧａＮトランジスタに電気的に接続され、前記ＧａＮトランジスタのドレイン－ソース間電圧の立ち上がりに基づいて動作するクランプ用トランジスタを含むアクティブクランプ回路と、
    　前記ＧａＮトランジスタのドレイン電極に電気的に接続されたドレインパッドと、
    　前記ＧａＮトランジスタのソース電極に電気的に接続されたソースパッドと、
    　前記ＧａＮトランジスタのゲート電極に電気的に接続されたゲートパッドと、
    を備える、半導体装置。
  2. 　前記ＧａＮトランジスタは、メインドリフト層を含み、
    　前記クランプ用トランジスタは、前記メインドリフト層と同じ材料によって構成されたサブドリフト層を含む
    　請求項１に記載の半導体装置。
  3. 　前記クランプ用トランジスタは、ドレイン電極、ソース電極、およびゲート電極を含み、
    　前記クランプ用トランジスタのソース電極は、前記ＧａＮトランジスタのソース電極に電気的に接続されており、
    　前記クランプ用トランジスタのドレイン電極は、前記ＧａＮトランジスタのゲート電極に電気的に接続されており、
    　前記アクティブクランプ回路は、
    　前記クランプ用トランジスタのソース電極とゲート電極との間に接続されたプルダウン抵抗と、
    　前記ＧａＮトランジスタのドレイン電極と前記クランプ用トランジスタのゲート電極との間に接続されたクランプ用キャパシタと、
    を含む
    　請求項１または２に記載の半導体装置。
  4. 　前記クランプ用トランジスタのソース電極とゲート電極との間に接続されたキャパシタをさらに備える
    　請求項３に記載の半導体装置。
  5. 　前記クランプ用トランジスタのソース電極とゲート電極との間に接続され、前記ＧａＮトランジスタのゲート電極に電気的に接続されたゲート電極を含む保護用トランジスタを備える
    　請求項３または４に記載の半導体装置。
  6. 　前記半導体基板の厚さ方向から視て、前記ＧａＮトランジスタおよび前記クランプ用トランジスタの双方は、長手方向および短手方向を有する矩形状のアクティブ領域を含み、
    　前記半導体基板の厚さ方向から視て、前記ＧａＮトランジスタの長手方向において、前記ＧａＮトランジスタと前記クランプ用トランジスタとが並んで設けられており、
    　前記ＧａＮトランジスタのアクティブ領域の長手方向と、前記クランプ用トランジスタのアクティブ領域の長手方向とが直交している
    　請求項３～５のいずれか一項に記載の半導体装置。
  7. 　前記ＧａＮトランジスタのアクティブ領域の長手方向から視て、前記ＧａＮトランジスタのアクティブ領域の短手方向において前記ドレインパッドと重なる位置に前記クランプ用キャパシタおよび前記プルダウン抵抗が形成されている
    　請求項６に記載の半導体装置。
  8. 　前記クランプ用キャパシタは、第１電極および第２電極を含み、
    　前記プルダウン抵抗は、第１端子および第２端子を含み、
    　前記クランプ用キャパシタの第１電極と前記ＧａＮトランジスタのドレイン電極とを電気的に接続する第１接続配線と、
    　前記クランプ用キャパシタの第２電極および前記プルダウン抵抗の第１端子と前記クランプ用トランジスタのゲート電極とを電気的に接続する第２接続配線と、
    　前記プルダウン抵抗の第２端子と前記クランプ用トランジスタのソース電極とを電気的に接続する第３接続配線と、
    　前記クランプ用トランジスタのソース電極と前記ＧａＮトランジスタのソース電極を電気的に接続する第４接続配線と、
    　前記クランプ用トランジスタのドレイン電極と前記ＧａＮトランジスタのゲート電極とを電気的に接続する第５接続配線と、
    を備える
    　請求項３～７のいずれか一項に記載の半導体装置。
  9. 　前記第１接続配線、前記第２接続配線、前記第３接続配線、前記第４接続配線、および前記第５接続配線の各々は、前記半導体基板上に形成されている
    　請求項８に記載の半導体装置。
  10. 　前記半導体基板の厚さ方向から視て、前記半導体基板は、長手方向および短手方向を有する矩形状に形成されており、
    　前記ＧａＮトランジスタおよび前記クランプ用トランジスタの双方は、前記半導体基板の長手方向において並んで形成されており、
    　前記半導体基板の厚さ方向から視て、前記第１接続配線、前記第２接続配線、前記第３接続配線、前記第４接続配線、および前記第５接続配線の各々は、前記半導体基板の長手方向のうち前記半導体基板の長手方向の中央よりも前記クランプ用トランジスタ寄りの領域に形成されている
    　請求項９に記載の半導体装置。
  11. 　前記ドレインパッド、前記ソースパッド、および前記ゲートパッドが形成された表面側配線層と、
    　前記表面側配線層よりも前記半導体基板寄りの位置に設けられ、前記第１接続配線、前記第２接続配線、前記第３接続配線、前記第４接続配線、および前記第５接続配線の各々が形成された中間配線層と、
    　前記中間配線層に対して前記表面側配線層とは反対側に設けられ、前記ＧａＮトランジスタが形成された基板側配線層と、
    を備え、
    　前記クランプ用トランジスタ、前記クランプ用キャパシタ、および前記プルダウン抵抗の各々は、前記基板側配線層に設けられている
    　請求項８～１０のいずれか一項に記載の半導体装置。
  12. 　前記半導体基板上に形成された絶縁層を備え、
    　前記クランプ用キャパシタは、
    　前記絶縁層上に設けられ、互いに離隔された第１電極および第２電極と、
    　前記絶縁層上に設けられ、前記第１電極と前記第２電極との間に介在する誘電層と、
    を含む
    　請求項３～１１のいずれか一項に記載の半導体装置。
  13. 　前記ＧａＮトランジスタのドレイン電極と前記クランプ用トランジスタのソース電極とを電気的に接続する接続経路を有し、
    　前記接続経路は、蛇行部を含み、
    　前記プルダウン抵抗は、前記蛇行部の抵抗成分を含む
    　請求項３～１２のいずれか一項に記載の半導体装置。
  14. 　前記プルダウン抵抗は、
    　第１端子を構成する第１配線部と、
    　第２端子を構成する第２配線部と、
    　前記半導体基板上に形成され、前記第１配線部および前記第２配線部よりも抵抗値が大きい平板状の抵抗部と、
    を含み、
    　前記第１配線部および前記第２配線部の双方は、前記抵抗部上に設けられ、前記抵抗部と電気的に接続されている
    　請求項３～１２のいずれか一項に記載の半導体装置。
  15. 　前記プルダウン抵抗は、ノーマリオン型トランジスタによって構成され、前記ノーマリオン型トランジスタのオン抵抗を含む
    　請求項３～１２のいずれか一項に記載の半導体装置。
  16. 　請求項１～１５のいずれか一項に記載の半導体装置と、
    　前記半導体装置を封止する封止樹脂と、
    　前記封止樹脂から露出し、前記ドレインパッドと電気的に接続されたドレイン端子と、
    　前記封止樹脂から露出し、前記ソースパッドと電気的に接続されたソース端子と、
    　前記封止樹脂から露出し、前記ゲートパッドと電気的に接続されたゲート端子と、
    を備える、半導体モジュール。
PCT/JP2022/047072 2022-01-28 2022-12-21 半導体装置および半導体モジュール WO2023145316A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022012101 2022-01-28
JP2022-012101 2022-01-28

Publications (1)

Publication Number Publication Date
WO2023145316A1 true WO2023145316A1 (ja) 2023-08-03

Family

ID=87471641

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/047072 WO2023145316A1 (ja) 2022-01-28 2022-12-21 半導体装置および半導体モジュール

Country Status (1)

Country Link
WO (1) WO2023145316A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187726A (ja) * 2013-03-21 2014-10-02 Toshiba Corp 半導体装置
JP2014187543A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体装置
US20170243862A1 (en) * 2016-02-23 2017-08-24 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
JP2020188177A (ja) * 2019-05-16 2020-11-19 ローム株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187726A (ja) * 2013-03-21 2014-10-02 Toshiba Corp 半導体装置
JP2014187543A (ja) * 2013-03-22 2014-10-02 Toyota Motor Corp 半導体装置
US20170243862A1 (en) * 2016-02-23 2017-08-24 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
JP2020188177A (ja) * 2019-05-16 2020-11-19 ローム株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US9654001B2 (en) Semiconductor device
TWI614877B (zh) 半導體裝置
WO2015080162A1 (ja) 半導体装置
JP6462367B2 (ja) 半導体装置
JP6347685B2 (ja) 半導体装置
US10032736B2 (en) Semiconductor device
US11817376B2 (en) Semiconductor device
US20190267467A1 (en) Semiconductor device
US10530354B2 (en) Insulated gate semiconductor device and method for manufacturing insulated gate semiconductor device
JP2020047659A (ja) 半導体装置
US20160056131A1 (en) Semiconductor device
WO2023145316A1 (ja) 半導体装置および半導体モジュール
US11062981B2 (en) Bidirectional switch and bidirectional switch device including the switch
WO2018159018A1 (ja) 半導体装置
JP2021197389A (ja) 半導体装置
WO2023145317A1 (ja) 半導体モジュールおよび半導体ユニット
US11842949B2 (en) Semiconductor device
US11948866B2 (en) Semiconductor device
JP2006120979A (ja) 保護素子およびそれを用いた半導体装置
WO2023090137A1 (ja) 半導体素子および半導体装置
US20240136434A1 (en) Nitride semiconductor element and nitride semiconductor device
JP2017201722A (ja) 半導体装置
US10290583B2 (en) Semiconductor device
JP2023041166A (ja) 半導体装置
KR100791259B1 (ko) 과도 전압 억제 소자 및 이를 이용한 집적 회로

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22924164

Country of ref document: EP

Kind code of ref document: A1