JP6347685B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばトランジスタ及び配線を有する半導体装置に適用可能な技術である。
半導体装置の一つに、電力制御用のトランジスタを有するものがある。このような半導体装置としては、例えば特許文献1に記載のものがある。特許文献1には、化合物半導体層を用いた半導体装置において、複数のトランジスタを互いに並列に配置することが記載されている。そして各トランジスタから、ドレイン電極及びソース電極が互いに逆の方向に延在している。各トランジスタのドレイン電極は一つのドレイン配線に接続しており、各トランジスタのソース配線は一つのソース配線に接続している。ドレイン配線及びソース配線は、トランジスタが並んでいる方向に延在している。
また特許文献1に記載の半導体装置は、ダイオードも有している。ダイオードは、複数のトランジスタと並んで配置されている。そして、ダイオードのアノード電極はドレイン電極と同一の方向に延在してドレイン配線に接続している。一方、ダイオードのカソード電極はソース電極と同一の方向に延在して、カソード配線に接続している。ソース配線とカソード配線は互いに分離しているが、同一直線上に位置している。
特開2013−201242号公報
電力制御用のトランジスタのドレイン電極をダイオードのカソードに接続した回路において、電流の流れ先をトランジスタとカソードの間で切り替える場合がある。ここで、トランジスタのドレイン電極とダイオードのカソード電極の間の配線が長いと、この配線のインダクタンスに起因してトランジスタとカソードの間の切替速度が低下する可能性が出てくる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、基板には、トランジスタ及びダイオードが形成されている。トランジスタとダイオードは第1方向に並んでいる。基板には、さらに第1配線、第1分岐配線、及び第2分岐配線が形成されている。第1配線は、トランジスタとダイオードの間を延在している。第1分岐配線は第1配線からトランジスタと重なる方向に延在し、トランジスタに接続している。第2分岐配線は第1配線からダイオードと重なる方向に延在し、ダイオードに接続している。
前記一実施の形態によれば、ドレイン電極とダイオードのカソード電極の間の配線を短くすることができるため、この配線のインダクタンスに起因してトランジスタとカソードの間の切替速度が低下することを抑制できる。
第1の実施形態に係る電気機器の回路図である。 半導体チップの平面図である。 図2のA−A´断面図である。 図2のB−B´断面図である。 図2のC−C´断面図である。 図2のD−D´断面図である。 半導体装置の平面図である。 トランジスタの第1の変形例を示す断面図である。 トランジスタの第2の変形例を示す断面図である。 トランジスタの第3の変形例を示す断面図である。 第2の実施形態に係る半導体装置の平面図である。 第2の実施形態における半導体チップの平面図である。 第2の実施形態における半導体チップの断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る電気機器EDの回路図である。電気機器EDは、スイッチング電源であり、交流電力を直流電力に変換する。電気機器EDは、ダイオードブリッジDB、インダクタIND、トランジスタTR、ダイオードDD、及びキャパシタCPを有している。
ダイオードブリッジDBの2つの端子は、交流電源に接続されており、ダイオードブリッジDBの残りの2つの端子は、負荷RESに接続されている。
トランジスタTR及びキャパシタCPは、ダイオードブリッジDBに、負荷RESと並列に接続されている。トランジスタTRは、キャパシタCPよりもダイオードブリッジDBの近くに位置している。そして、インダクタINDはダイオードブリッジDBとトランジスタTRのドレインの間に位置しており、ダイオードDDはトランジスタTRのドレインとキャパシタCPの間に位置している。
上記した回路において、トランジスタTR及びダイオードDDは、一つの半導体チップSC内に設けられている。半導体チップSCは、後述するチップ搭載部DP、第1端子LT1、第2端子LT2、及び第3端子LT3とともに、半導体装置SDを構成している。
図2は、半導体チップSCの平面図である。半導体チップSCは、基板SUBを用いて形成されている。基板SUBには、例えば矩形であり、ソース配線SL(第2配線)、ドレインアノード配線DAL(第1配線)、カソード配線CL(第3配線)、及びドレインアノード配線DALが、第1の方向(図中y方向)に沿って、かつスペースを空けてこの順に繰り返し配置されている。そして、最後のドレインアノード配線DALから隙間をあけて、ソース配線SLが配置されている。これらの各配線は、第1の方向に交わる第2の方向(例えば第1の方向に直交する方向、具体的には図中x方向)に延在している。
ソース配線SLとドレインアノード配線DALの間に、トランジスタ領域TRRが配置されており、ドレインアノード配線DALとカソード配線CLの間にはダイオード領域DDRが配置されている。トランジスタ領域TRRには、複数のトランジスタTRが第2の方向(図中x方向)に並んでおり、ダイオード領域DDRには、複数のダイオードDDが第2の方向に並んでいる。複数のトランジスタTRは電気的に互いに並列であり、一つのトランジスタとして機能する。また、複数のダイオードDDは電気的に互いに並列であり、一つのダイオードとして機能する。
基板SUBには、さらに、ソース電極SE(第3分岐配線)、ドレイン電極DE(第1分岐配線)、アノード電極AE(第2分岐配線)、及びカソード電極CE(第4分岐配線)が形成されている。
ソース電極SEはソース配線SLからトランジスタ領域TRRに向けて分岐しており、ドレイン電極DEはドレインアノード配線DALからトランジスタ領域TRRに向けて分岐している。言い換えると、ソース電極SE及びドレイン電極DEは、いずれもトランジスタTRと重なる方向に延在している。トランジスタ領域TRRにおいて、ソース電極SE及びドレイン電極DEは、ドレインアノード配線DALに沿う方向に交互に設けられている。そして、図中y方向において、ソース電極SE及びドレイン電極DEは互いに重なっている。このため、トランジスタ領域TRRにおいて、トランジスタTRのドレイン及びソースは、ドレインアノード配線DALに沿う方向に交互に設けられることになる。
アノード電極AEはドレインアノード配線DALからダイオード領域DDRに向けて分岐しており、カソード電極CEはカソード配線CLからダイオード領域DDRに向けて分岐している。言い換えると、アノード電極AE及びカソード電極CEは、ダイオードDDと重なる方向に延在している。ダイオード領域DDRにおいて、アノード電極AE及びカソード電極CEは、ドレインアノード配線DALに沿う方向に交互に設けられている。図中y方向において、アノード電極AE及びカソード電極CEは互いに重なっている。このため、ダイオード領域DDRにおいて、ダイオードDDのカソード及びアノードは、ドレインアノード配線DALに沿う方向に交互に設けられることになる。また、ダイオード領域DDRはカソード電極CEの両側に位置しているため、カソード電極CEはカソード配線CLの2つの側面のそれぞれから分岐している。
なお、本図に示す例では、ソース電極SE及びカソード電極CEは図中x方向において互いに同じ位置に設けられており、ドレイン電極DE及びアノード電極AEは図中x方向において互いに同じ位置に設けられている。ただし、x方向におけるソース電極SE、ドレイン電極DE、カソード電極CE、及びアノード電極AEの配置は、本図に示す例に限定されない。
また、基板SUBには、ゲート配線GL及びゲートパッドGPが形成されている。ゲートパッドGPは、基板SUBの縁(例えば角部)に配置されている。ゲート配線GLはゲートパッドGPから基板SUBの縁に沿って延在し、さらにトランジスタ領域TRRに向けて分岐している。トランジスタ領域TRR内において、ゲート配線GLはトランジスタTRのゲート電極GE(後述)に接続している。なお、トランジスタ領域TRRにおいて、ゲート配線GLはソース配線SLとトランジスタの間を延在している。言い換えると、ゲート配線GLはソース配線SLの近くを延在している。
図3は、図2のA−A´断面図であり、トランジスタTRの構造を示している。基板SUBは、ベース基板BSUBの第1面に、バッファ層BUF、第1化合物半導体層CS1、及び第2化合物半導体層CS2をこの順にエピタキシャル成長させた構成を有している。ベース基板BSUBは、例えばp型のバルクのシリコン基板である。バッファ層BUFは、第1化合物半導体層CS1とベース基板BSUBとのバッファである。バッファ層BUFは、化合物半導体層、例えばAlN/GaNを繰り返し積層した窒化物半導体層である。第1化合物半導体層CS1は、バッファ層BUF上にエピタキシャル成長した層である。第1化合物半導体層CS1はトランジスタTRのチャネル層になる。第1化合物半導体層CS1は、例えばGaNであるが、AlGaNなどの他の窒化物半導体層であってもよい。第2化合物半導体層CS2は、第1化合物半導体層CS1とは格子定数が異なる材料により形成されている。第2化合物半導体層CS2は、例えばAlGaNである。第2化合物半導体層CS2が形成されることにより、第1化合物半導体層CS1には、キャリアとなる2次元電子ガスが生成する。
第2化合物半導体層CS2には、トレンチが形成されている。このトレンチは第2化合物半導体層CS2を貫き、第1化合物半導体層CS1の表層に入り込んでいる。これにより、トランジスタTRはノーマリーオフ型のトランジスタになる。そしてこのトレンチの底面及び側面にはトランジスタTRのゲート絶縁膜GINSが形成されている。ゲート絶縁膜GINSは、アモルファス状態のAl又はSiOであり、ALD法、スパッタリング法、又はCVD法などを用いて形成されている。そしてトレンチの残りの空間には、トランジスタTRのゲート電極GEが埋め込まれている。ゲート電極GEは、例えばTiN、Au、又はポリシリコン(例えばp型のポリシリコン)により形成されている。ここでゲート電極GEは、これらにより形成された層の上に、Al又はCuなど、これらよりも低抵抗な材料によって形成された層を積層させた構成を有していてもよい。
第2化合物半導体層CS2上にはドレイン電極DE及びソース電極SEが形成されている。ドレイン電極DE及びソース電極SEは、第2化合物半導体層CS2にオーミック接続している。ドレイン電極DEはトランジスタTRのドレインに接続しており、ソース電極SEはトランジスタTRのソースに接続している。ドレイン電極DE及びソース電極SEは、ゲート電極GEを挟んで互いに対向している。本図に示す例では、ゲート電極GEからドレイン電極DEまでの距離は、ゲート−ドレイン間の耐圧を持たせるために、ゲート電極GEからソース電極SEまでの距離よりも長くなっている。
なお、第2化合物半導体層CS2のうちソース電極SE、ゲート電極GE、及びドレイン電極DEが形成されていない領域は、保護用の絶縁膜INSL1によって覆われている。絶縁膜INSL1は、例えばSiN膜である。
図4は、図2のB−B´断面図であり、ダイオードDDの構造を示している。アノード電極AEはダイオードDDのアノードに接続しており、カソード電極CEはダイオードDDのカソードに接続している。そして、ダイオードDDはショットキーバリアダイオードであり、ショットキー金属STMを有している。ショットキー金属STMは、アノード電極AEと重なっており、第化合物半導体層CSに形成されたトレンチに埋め込まれている。このトレンチの底部は、第化合物半導体層CSの表層に入り込んでおり、2次元電子ガスを分断している。言い換えると、2次元電子ガスは、ショットキー金属STMと第2化合物半導体層CS2の界面によって分断されている。ショットキー金属STMは、第1化合物半導体層CS1及び第2化合物半導体層CS2とショットキー接続する金属であり、例えばAu、Ti、及びポリシリコン(例えばp型のポリシリコン)の少なくとも一つを用いて形成されている。なお、ショットキー金属STMは、W、Pt、又はNi等であってもよい。また、ショットキー金属STMはトレンチに埋め込まれていなくてもよい。この場合、ショットキー金属STMは第2化合物半導体層CS2上に形成される。
なお、ダイオードDDはショットキーバリアダイオードに限定されない。
図5は、図2のC−C´断面図である。図2を用いて説明したように、ドレインアノード配線DALからはドレイン電極DE及びアノード電極AEが分岐している。これらは一体に形成されている。そして、図4を用いて説明したように、アノード電極AEの下にはショットキー金属STMが埋め込まれている。
また、基板SUBのうちドレインアノード配線DALと重なる領域には、絶縁分離層SPIが埋め込まれている。絶縁分離層SPIは、例えば第1化合物半導体層CS1及び第2化合物半導体層CS2に高濃度のBを注入した層である。絶縁分離層SPIは第1化合物半導体層CS1及び第2化合物半導体層CS2を貫いており、その下面はバッファ層BUFの表層に達している。そして、絶縁分離層SPIはトランジスタ領域TRRとダイオード領域DDRを分離している。例えばダイオード領域DDRのカソード電極CEに高い逆バイアスの電圧が印加されても、絶縁分離層SPIが形成されているため、ダイオード領域DDRからトランジスタTRに電流は流れない。<BR>
なお、本図に示す例では、絶縁分離層SPIとドレインアノード配線DALの間には、絶縁膜INSL1が形成されている。ただし、絶縁膜INSL1は、絶縁分離層SPIとドレインアノード配線DALの間になくてもよい。
また、基板SUBのうちソース配線SLと重なる領域には、埋込コンタクトBCONが埋め込まれている。埋込コンタクトBCONの上面はソース配線SLに接しており、埋込コンタクトBCONの下面はベース基板BSUBに接しているか、または埋め込まれている。これにより、ソース配線SLは、埋込コンタクトBCONを介してベース基板BSUBに接続される。ソース配線SLを流れた電流は、埋込コンタクトBCON及びベース基板BSUBを介して外部に流れ出す。埋込コンタクトBCONは、例えばn型のポリシリコンである。
図6は、図2のD−D´断面図である。図2を用いて説明したように、カソード電極CEはカソード配線CLから分岐しており、ソース電極SEはソース配線SLから分岐している。カソード電極CEとカソード配線CLは一体に形成されており、ソース電極SEとソース配線SLは一体に形成されている。
また、図2に示したように、平面視においてソース電極SEとゲート配線GLは交差している。図6に示すように、この交差している領域において、ゲート配線GLは絶縁膜INS3で覆われている。絶縁膜INS3は、例えば酸化シリコン膜である。従って、ソース電極SEとゲート配線GLは短絡しない。
次に、半導体装置SDの製造方法を説明する。まず、ベース基板BSUBを準備する。次いで、ベース基板BSUB上に、バッファ層BUF、第1化合物半導体層CS1、及び第2化合物半導体層CS2をこの順にエピタキシャル成長させる。次いで、第2化合物半導体層CS2及び第1化合物半導体層CS1に、絶縁分離層SPIを形成する。
次いで、第2化合物半導体層CS2を部分的に除去することにより、ショットキー金属STMを埋め込むためのトレンチが形成される。次いで、このトレンチ内に、ショットキー金属STMを埋め込む。
次いで、第2化合物半導体層CS2上及びショットキー金属STM上に、絶縁膜INSL1をCVD法により形成する。次いで、絶縁膜INSL1及び第2化合物半導体層CS2を部分的に除去する。これにより、ゲート絶縁膜GINS及びゲート電極GEを埋め込むためのトレンチが形成される。次いで、トレンチ内及び第2化合物半導体層CS2上に、絶縁膜を例えばCVD法又はALD法を用いて形成し、さらに導電膜をスパッタリング法により形成する。次いで、この絶縁膜及び導電膜を選択的に除去する。これにより、ゲート絶縁膜GINS、ゲート電極GE、ゲート配線GL、及びゲートパッドGPが形成される。
次いで、絶縁膜INSL1上及びゲート配線GL上に絶縁膜を形成し、この絶縁膜を選択的に除去する。これにより、絶縁膜INS3が形成される。次いで、基板SUBに埋込コンタクトBCONを埋め込む。次いで、絶縁膜INSL1のうちソース電極SE、ドレイン電極DE、アノード電極AE、及びカソード電極CEが形成されるべき領域に位置する部分を除去する。次いで、第2化合物半導体層CS2上、絶縁膜INS3上、及び絶縁膜INSL1上、及び埋込コンタクトBCON上に導電膜、例えばAlなどの金属膜を形成し、この金属膜を選択的に除去する。これにより、ソース電極SE、ソース配線SL、ドレイン電極DE、アノード電極AE、ドレインアノード配線DAL、カソード電極CE、及びカソード配線CLが形成される。
図7は、半導体装置SDの平面図である。図1を用いて説明したように、半導体装置SDは半導体チップSCを有している。半導体装置SDは、さらにチップ搭載部DP(基板搭載部)、第1端子LT1、第2端子LT2、及び第3端子LT3を有している。チップ搭載部DP、第1端子LT1、第2端子LT2、及び第3端子LT3は、いずれも導電性を有しており、例えば一つのリードフレームとして形成されている。なお、これらの部材は、表層のみが導電性を有していてもよい。
チップ搭載部DP上には半導体チップSCが、ベース基板BSUBのうち第1面とは逆側の面がチップ搭載部DPと接する向きに搭載されている。そして、ベース基板BSUBはチップ搭載部DPに電気的に接続している。図5を用いて説明したように、ソース配線SLは、埋込コンタクトBCONを介してベース基板BSUBに接続している。従って、ソース電極SEは、ソース配線SL、埋込コンタクトBCON、及びベース基板BSUBを介してチップ搭載部DPに電気的に接続している。すなわちソース電極SEの電位は、チップ搭載部DPから印加される。
上記したように、基板SUBは矩形である。そして、基板SUBのうちソース配線SL、カソード配線CL、及びソース配線SLと交わる方向に延在する2つの辺(図中y方向に冤罪する辺)のうち一方(第1辺)には、第1端子LT1が対向している。またこの2つの辺の残りの一つ(第2辺)には、第2端子LT2及び第3端子LT3が対向している。第1端子LT1は、ボンディングワイヤBW1(第1接続部材)を介してドレインアノード配線DALに接続しており、第2端子LT2はボンディングワイヤBW2(第2接続部材)を介してカソード配線CLに接続している。また、第3端子LT3は、ボンディングワイヤBW3(第3接続部材)を介してゲートパッドGPに接続している。なお、本図に示す例では、ボンディングワイヤBW1は、複数の領域CP1でドレインアノード配線DALに接続しており、ボンディングワイヤBW2は、複数の領域CP2でカソード配線CLに接続している。
第1端子LT1はトランジスタTRのドレイン及びダイオードDDのアノードに接続するため、第2端子LT2及び第3端子LT3に対して高い電圧が加わっている。本図に示すレイアウトによれば、第2端子LT2及び第3端子LT3と、第1端子LT1の間隔を確保できるため、第1端子LT1が第2端子LT2や第3端子LT3にショートすることを抑制できる。
また、ソース配線SLは図中y方向に複数互いに離れて配置されている。このため、第1端子LT1と同様の端子を別途設け、この端子にソース電極SEを接続しようとしても、半導体チップSCの第1辺及び第2辺の近くに、このような端子を配置するスペースは残っていない。これに対して本実施形態では、ソース電極SEの電位をチップ搭載部DPから印加している。従って、ソース電極SEに接続するための端子を別途設ける必要がなくなり、端子のレイアウトが容易になる。
なお、以下に説明するように、トランジスタTRの構成は、図3に示して例に限定されない。
図8は、トランジスタTRの第1の変形例を示す断面図である。本図に示す例において、第2化合物半導体層CS2には、ゲート絶縁膜GINS及びゲート電極GEを埋め込むためのトレンチは形成されていない。そして、ゲート絶縁膜GINS及びゲート電極GEは、第2化合物半導体層CS2上に形成されている。また、ゲート絶縁膜GINSは、第2化合物半導体層CS2のうちソース電極SEとドレイン電極DEの間の領域の全面に形成されている。
図9は、トランジスタTRの第2の変形例を示す断面図である。本図に示す例において、トランジスタTRはMIS−HJ−FET(Metal-Insulator-Semiconductor Hetero-Junction Field-Effect Transistor)である。具体的には、ゲート電極GEの一部は絶縁膜INS2に埋め込まれており、ゲート絶縁膜GINSを介して第2化合物半導体層CS2に接続している。ゲート絶縁膜GINSは、絶縁膜INS2上、および絶縁膜INS2とゲート電極GEの間にも形成されている。絶縁膜INS2は、例えばSiN膜である。このような構造において、第1化合物半導体層CS1に形成された2次元電子ガスは、ゲート電極GEの下に位置する部分で途切れず、トランジスタTRはノーマリーオン(ただし特性は負)になる。そして、ゲート電極GEに閾値よりも小さい電圧が印加されている状態では、第1化合物半導体層CS1には電流が流れない。一方、ゲート電極GEに閾値電圧よりも大きい電圧が印加されると、第1化合物半導体層CS1に電流が流れる。
図10は、トランジスタTRの第3の変形例を示す断面図である。本図に示す例において、トランジスタTRは、J−FET(Junction Field-Effect Transistor)であり、ノーマリーオフ型のトランジスタである。具体的には、第2化合物半導体層CS2とゲート電極GEの間には、第1導電型層SEMが形成されている。第1導電型層SEMは、例えばAlGaNである。
以上、本実施形態によれば、トランジスタTRとダイオードDDの間にドレインアノード配線DALが延在している。そして、ドレインアノード配線DALからトランジスタTRに向けてドレイン電極DEが分岐しており、ドレインアノード配線DALからダイオードDDに向けてアノード電極AEが分岐している。従って、ドレイン電極DEとアノード電極AEを結ぶ配線を短くすることができる。従って、この配線のインダクタンスに起因してトランジスタTRとダイオードDDの間の切替速度が低下することを抑制できる。
また、ドレインアノード配線DALが延在している方向に、複数のダイオードDDが互いに並んで設けられ、また、複数のトランジスタTRが互いに並んで設けられている。そして、一つのドレインアノード配線DALから複数のダイオードDDそれぞれのアノード電極AEが分岐しており、また、一つのドレインアノード配線DALから複数のトランジスタTRそれぞれのドレイン電極DEが分岐している。従って、ダイオードDD及びトランジスタTRを効率よく配置することができる。
(第2の実施形態)
図11は、第2の実施形態に係る半導体装置SDの平面図であり、第1の実施形態の図7に対応している。図12は、図11に示した半導体装置SDが有する半導体チップSCの平面図である。図13は、本実施形態における半導体チップSCの断面図であり、第1の実施形態の図5に対応している。なお、図12において、説明のため、後述するダイオードアノードバス配線DABL及びカソードバス配線CBLは点線で示されている。本実施形態に係る半導体装置SDは、以下の点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。
まず、図13に示すように、ソース配線SL、ドレインアノード配線DAL、カソード配線CL、及びゲート配線GL上には、層間絶縁膜INSL2が形成されている。層間絶縁膜INSL2は、例えば酸化シリコン膜である。
そして、図11,12,13に示すように、層間絶縁膜INSL2上には、ダイオードアノードバス配線DABL及びカソードバス配線CBLが形成されている。ダイオードアノードバス配線DABL及びカソードバス配線CBLは、いずれもドレインアノード配線DAL及びカソード配線CLと同一の方向(第2の方向:図11におけるx方向)に延在している。
平面視において、ダイオードアノードバス配線DABLの少なくとも一部はドレインアノード配線DALに重なっており、カソードバス配線CBLの少なくとも一部はカソード配線CLに重なっている。そして、層間絶縁膜INSL2のうちダイオードアノードバス配線DABLとドレインアノード配線DALの間に位置する部分には、コンタクトCON1が埋め込まれており、層間絶縁膜INSL2のうちカソードバス配線CBLとカソード配線CLの間に位置する部分には、コンタクトCON2が埋め込まれている。言い換えると、ダイオードアノードバス配線DABLはコンタクトCON1を介してドレインアノード配線DALに接続しており、カソードバス配線CBLはコンタクトCON2を介してカソード配線CLに接続している。ダイオードアノードバス配線DABLはドレインアノード配線DALの見かけ上の抵抗を低くするために設けられており、カソードバス配線CBLはカソード配線CLの見かけ上の抵抗を低くするために設けられている。
また、第1の方向(図11におけるy方向)において、ダイオードアノードバス配線DABLはドレインアノード配線DALよりも太く、カソードバス配線CBLはカソード配線CLよりも太い。平面視において、ダイオードアノードバス配線DABLはトランジスタ領域TRRの一部及びダイオード領域DDRの一部と重なっており、カソードバス配線CBLはダイオード領域DDRの一部と重なっている。これにより、半導体チップSCの面積を小さくすることができる。
そして、ダイオードアノードバス配線DABLは、ボンディングリボンBL1を介して第1端子LT1に接続しており、カソードバス配線CBLは、ボンディングリボンBL2を介して第2端子LT2に接続している。ボンディングリボンBL1,BL2は、いずれも第1の実施形態に示したボンディングワイヤBW1,BW2よりも太く、低抵抗である。ボンディングリボンBL1,BL2の幅は、ボンディングリボンBL1,BL2の厚さの例えば10倍以上である。
以上、本実施形態によっても、第1の実施形態と同様の効果が得られる。また、カソードバス配線CBL及びダイオードアノードバス配線DABLを形成し、さらに、ボンディングリボンBL1,BL2を用いているため、第1端子LT1とドレインアノード配線DALの間の抵抗、及び第2端子LT2とカソード配線CLの間の抵抗を低くすることができる。また、平面視において、ダイオードアノードバス配線DABLはトランジスタ領域TRRの一部及びダイオード領域DDRの一部と重なっており、カソードバス配線CBLはダイオード領域DDRの一部と重なっている。このため、半導体チップSCの面積を小さくすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
AE アノード電極
BCON 埋込コンタクト
BUF バッファ層
BL1 ボンディングリボン
BL2 ボンディングリボン
BSUB ベース基板
BW1 ボンディングワイヤ
BW2 ボンディングワイヤ
BW3 ボンディングワイヤ
CBL カソードバス配線
CBT 変換器
CE カソード電極
CL カソード配線
CND コンダクタ
CON1 コンタクト
CON2 コンタクト
DABL ダイオードアノードバス配線
DAL ドレインアノード配線
DB ダイオードブリッジ
DD ダイオード
DDR ダイオード領域
DE ドレイン電極
DP チップ搭載部
ED 電気機器
GE ゲート電極
GINS ゲート絶縁膜
GL ゲート配線
GP ゲートパッド
IND インダクタ
INSL1 絶縁膜
INSL2 層間絶縁膜
LT1 第1端子
LT2 第2端子
LT3 第3端子
SC 半導体チップ
SD 半導体装置
SE ソース電極
SEM 第1導電型層
SL ソース配線
SPI 絶縁分離層
STM ショットキー金属
SUB 基板
TR トランジスタ
TRR トランジスタ領域

Claims (5)

  1. 基板と、
    前記基板を用いて形成されたトランジスタと、
    前記基板を用いて形成されたダイオードと、
    を備え、
    前記トランジスタと前記ダイオードは、第1方向に並んでおり、
    さらに、
    前記基板上に形成され、前記トランジスタと前記ダイオードの間を延在する第1配線と、
    前記第1配線から前記トランジスタと重なる方向に延在し、前記トランジスタに接続する第1分岐配線と、
    前記第1配線から前記ダイオードと重なる方向に延在し、前記ダイオードに接続する第2分岐配線と、
    を備え、
    前記トランジスタのドレイン及びソースが、前記第1配線に沿う方向に交互に設けられており、
    複数の前記第1分岐配線が、互いに離間して設けられており、
    前記ダイオードのアノード及びカソードが、前記第1配線に沿う方向に交互に設けられており、
    複数の前記第2分岐配線が、互いに離間して設けられており、
    前記トランジスタを介して前記第1配線とは逆側に配置されており、前記第1配線と同一の方向に延在する第2配線と、
    前記第2配線から前記トランジスタと重なる方向に延在して前記トランジスタに接続し、かつ前記第1分岐配線に対向する第3分岐配線と、
    前記ダイオードを介して前記第1配線とは逆側に配置されており、前記第1配線と同一の方向に延在する第3配線と、
    前記第3配線から前記ダイオードと重なる方向に延在して前記ダイオードに接続し、かつ前記第2分岐配線に対向する第4分岐配線と、
    を備え、
    前記第1方向に、前記第2配線、前記トランジスタ、前記第1配線、前記ダイオード、前記第3配線、前記ダイオード、前記第1配線、及び前記トランジスタが、繰り返しこの順に配置されており、
    前記第3配線の2つの側面のそれぞれから前記第4分岐配線が延在している半導体装置。
  2. 請求項に記載の半導体装置において、
    前記第1分岐配線は前記トランジスタの前記ドレインに接続しており、
    前記第3分岐配線は前記トランジスタの前記ソースに接続しており、
    前記第2分岐配線は前記ダイオードの前記アノードに接続しており、
    前記第4分岐配線は前記ダイオードの前記カソードに接続している半導体装置。
  3. 請求項に記載の半導体装置において、
    前記基板は矩形であり、
    前記基板の第1辺及び前記第1辺に対向する第2辺は、前記第1方向に延在しており、
    前記基板の前記第1辺に対向する第1リード端子と、
    前記基板の前記第2辺に対向する第2リード端子と、
    前記第1配線を前記第1リード端子に接続する第1接続部材と、
    前記第3配線を前記第2リード端子に接続する第2接続部材と、
    を備える半導体装置。
  4. 請求項に記載の半導体装置において、
    前記基板の前記第2辺に沿って形成され、前記トランジスタのゲート電極に接続するゲート配線と、
    前記基板の前記第2辺に対向する第3リード端子と、
    前記ゲート配線を前記第3リード端子に接続する第3接続部材と、
    を備える半導体装置。
  5. 請求項に記載の半導体装置において、
    前記基板は、
    不純物が導入されていて、第1面、及び前記第1面とは逆側の面である第2面を有する半導体基板と、
    前記半導体基板の前記第1面に形成された化合物半導体層と、
    前記化合物半導体層に埋め込まれ、下部が前記半導体基板に接続しており、上面が前記第2配線に接続している埋込コンタクトと、
    を備え、
    さらに、前記半導体基板の前記第2面を支持する基板搭載部を備え、
    前記基板搭載部の少なくとも前記第2面に接する面は、導電性を有している半導体装置。
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