CN105261562A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105261562A
CN105261562A CN201510394333.1A CN201510394333A CN105261562A CN 105261562 A CN105261562 A CN 105261562A CN 201510394333 A CN201510394333 A CN 201510394333A CN 105261562 A CN105261562 A CN 105261562A
Authority
CN
China
Prior art keywords
distribution
transistor
diode
coupled
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510394333.1A
Other languages
English (en)
Other versions
CN105261562B (zh
Inventor
三浦喜直
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105261562A publication Critical patent/CN105261562A/zh
Application granted granted Critical
Publication of CN105261562B publication Critical patent/CN105261562B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electronic Switches (AREA)

Abstract

本发明的各个实施例涉及半导体器件。抑制了由于将晶体管的漏极电极与二极管的阴极电极耦合的配线的电感而导致的在其之间的切换的速度的降低。晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。

Description

半导体器件
相关申请的交叉引用
2014年7月8日提交的日本专利申请2014-140188号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
本发明涉及一种半导体器件，并且更具体地涉及一种适用于具有晶体管和配线的半导体器件。
背景技术
存在具有功率控制晶体管的半导体器件。在日本特开2013-201242(专利文件1)中公开了这类半导体器件的一个示例。根据专利文件1，在包括化合物半导体层的半导体器件中，多个晶体管平行布置，其中每个晶体管都具有在相对的方向上延伸的漏极电极和源极电极。晶体管的漏极电极和源极电极分别耦合至单个漏极配线和单个源极配线。该漏极配线和源极配线在布置有晶体管的方向上延伸。
在专利文件1中公开的半导体器件还包括沿着晶体管布置的二极管。二极管的阳极电极在与晶体管的漏极电极相同的方向上延伸并且耦合至漏极配线。二极管的阴极电极在与晶体管的源极电极相同的方向上延伸并且耦合至阴极配线。源极配线和阴极配线彼此隔开，但是它们却在同一直线上对齐。
发明内容
存在如下情况：在包括其漏极电极耦合至二极管的阴极的功率控制晶体管的电路中，在该晶体管与电流流入的该阴极之间进行切换。在这种情况下，当在晶体管的漏极电极与二极管的阴极电极之间的配线是长的时，该配线的电感可能降低在晶体管的漏极电极与二极管的阴极电极之间的切换的速度。待解决的上述和其他问题以及本发明的新颖特征将通过本说明书的以下说明和对应附图而变得显而易见。
根据本发明的一个实施例，晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线、和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。
根据本发明的上述实施例，可以缩短在各个晶体管的漏极电极与各个二极管的阴极电极之间的配线。这抑制了该配线的电感使得在晶体管与阴极之间的切换的速度降低。
附图说明
图1是根据本发明的第一实施例的电气装置的电路图；
图2是半导体芯片的平面图；
图3是沿着图2的线A-A’所做的剖面图；
图4是沿着图2的线B-B’所做的剖面图；
图5是沿着图2的线C-C’所做的剖面图；
图6是沿着图2的线D-D’所做的剖面图；
图7是半导体器件的平面图；
图8是示出了晶体管的第一修改示例的剖面图；
图9是示出了晶体管的第二修改示例的剖面图；
图10是示出了晶体管的第三修改示例的剖面图；
图11是示出了晶体管的第二实施例的半导体器件的平面图；
图12是示出了晶体管的第二实施例的半导体芯片的平面图；以及
图13是示出了晶体管的第二实施例的半导体芯片的剖面图。
具体实施方式
下面将参照附图对本发明的实施例进行描述。贯穿所附的附图，类似的零部件将用类似的附图标记表示，并且适当地省略对它们的说明以避免重复。
第一实施例
图1是根据本发明的第一实施例的电气装置ED的电路图。电气装置ED是将交流电转换为直流电的开关电源。电气装置ED包括二极管桥DB、电感器IND、晶体管TR、二极管DD和电容器CP。
二极管桥DB的两个端子耦合至交流电源。二极管桥DB的剩下两个端子耦合至负载RES。
晶体管TR和电容器CP耦合至与负载RES并联的二极管桥DB。晶体管TR定位为比电容器CP更靠近二极管桥DB。电感器IND定位在二极管桥DB与晶体管TR的漏极之间。二极管DD定位在晶体管TR的漏极与电容器CP之间。
在上述电路中，晶体管TR和二极管DD包括在半导体芯片SC中。半导体芯片SC与下文待述的芯片安装部DP、第一端子LT1、第二端子LT2和第三端子LT3，配置成半导体器件SD。
图2是半导体芯片SC的平面图。半导体芯片SC由衬底SUB形成。衬底SUB例如为矩形，并且包括源极配线SL(第二配线)、漏极阳极配线DAL(第一配线)、阴极配线CL(第三配线)和漏极阳极配线DAL，上述这些配线按照所提及的顺序间隔地(atintervals)且重复地布置在第一方向(在图2中的y方向)上。最后一个漏极阳极配线DAL后面紧跟着是源极配线SL，在它们之间具有间隔。这些配线在与第一方向交叉的第二方向上(例如，在与第一方向垂直交叉的方向上，即，在图2中的x方向上)延伸。
在每一相邻对的源极配线SL与漏极阳极配线DAL之间，设置有晶体管区域TRR。在每个漏极阳极配线DAL与相邻的阴极配线CL之间，设置有二极管区域DDR。在每个晶体管区域TRR中，在第二方向上(在图2中的x方向上)布置有多个晶体管TR。在每个二极管区域DDR中，在第二方向上布置有多个二极管DD。晶体管TR并联地电耦合以用作一个晶体管。二极管DD并联地电耦合以用作一个二极管。
衬底SUB进一步包括源极电极SE(第三分支配线)、漏极电极DE(第一分支配线)、阳极电极AE(第二分支配线)和阴极电极CE(第四分支配线)。
源极电极SE形成为从源极配线SL分支。从每个源极配线SL分支的源极电极SE朝着对应的晶体管区域TRR延伸。漏极电极DE形成为从漏极阳极配线DAL分支。从每个漏极阳极配线ADL分支的漏极电极DE朝着对应的晶体管区域TRR延伸。即，源极电极SE和漏极电极DE在以便与在对应的晶体管区域TRR中的晶体管TR重叠的方向上延伸。在每个晶体管区域TRR中的源极电极SE和漏极电极DE沿着对应的漏极阳极配线DAL交替地布置，从而使得它们彼此重叠，如在图2中的x方向上看到的。由此，在每个晶体管区域TRR中，晶体管TR的漏极和源极沿着对应的漏极阳极配线DAL交替地布置。
阳极电极AE形成为从漏极阳极配线DAL分支。从每个漏极阳极配线ADL分支的阳极电极AE朝着二极管区域DDR延伸。阴极电极CE形成为从阴极配线CL的两侧分支。从每个阴极配线CL的每侧延伸的阴极电极CE朝着对应的二极管区域DDR延伸。即，在每个二极管区域DDR中的阳极电极AE和阴极电极CE在以与在二极管区域DDR中的二极管DD重叠的方向上延伸。在每个二极管区域DDR中的阳极电极AE和阴极电极CE沿着对应的漏极阳极配线DAL交替地布置，从而使得它们从图2中的x方向上看彼此重叠。由此，在每个二极管区域DDR中，二极管DD的阴极和阳极沿着对应的漏极阳极配线DAL交替地布置。由于二极管区域DDR定位在每个阴极配线CE的每侧，每个阴极配线CL具有从其两侧分支的阴极电极CE。
在图2中示出的示例中，源极电极SE和阴极电极CE在图2中的x方向上的位置相同，以及漏极电极DE和阳极电极AE在图2中的x方向上的位置也相同。然而，源极电极SE、漏极电极DE、阴极电极CE和阳极电极AE的在x方向上的位置并不一定需要如图2所示。
衬底SUB进一步包括栅极配线GL和栅极焊盘GP。栅极焊盘GP例如定位在衬底SUB的边界部(例如，角部)中。栅极配线GL从沿着衬底SUB的边缘的栅极焊盘GP延伸，并且分支以沿着每个晶体管区域TRR进一步延伸。分支进入每个晶体管区域TRR的栅极配线GL耦合至在晶体管区域TRR中的晶体管TR的栅极电极GE(下文待述)。在每个晶体管区域TRR中，栅极配线GL在对应的源极配线SL与在晶体管区域TRR中的晶体管TR之间延伸。即，栅极配线GL在源极配线SL附近延伸。
图3是沿着图2的线A-A’所做的剖面图，以示出每个晶体管TR的结构。衬底SUB在基底衬底BSUB的第一衬底上包括按照提及的顺序外延生长的缓冲层BUF、第一化合物半导体层CS1和第二化合物半导体层CS2。基底衬底BSUB例如是p+型块体硅衬底。缓冲层BUF是形成在第一化合物半导体层CS1与基底衬底BSUB之间的缓冲剂。缓冲层BUF是通过堆叠化合物半导体层，例如，AlN/GaN，而形成的氮化物半导体层。第一化合物半导体层CS1是外延生长在缓冲层BUF之上的层。第一化合物半导体层CS1成为晶体管TR的沟道层。第一化合物半导体层CS1由例如GaN形成，但是可替代地，其可以由不同的氮化物半导体层诸如AlGaN形成。第二化合物半导体层CS2由具有与第一化合物半导体层CS1的格栅常数不同的格栅常数的材料形成。第二化合物半导体层CS2由例如AlGaN形成。由于形成第二化合物半导体层CS2，在第一化合物半导体层CS1中生成用于充当载流子的二维电子气。
第二化合物半导体层CS2包括沟槽。这些沟槽形成为通过第二化合物半导体层CS2到达第一化合物半导体层CS1的表面层中。这使晶体管TR成为常断晶体管。每一个沟槽都包括晶体管TR的形成在其底表面和侧表面之上的栅极绝缘膜GINS。栅极绝缘膜GINS为非晶的Al2O3或者SiO2。其例如通过原子层沉积(ALD)方法、溅射方法或者化学汽相沉积(CVD)方法而形成。沟槽的剩余空间用晶体管TR的栅极电极GE填充。栅极电极GE由例如TiN、Au或者多晶硅(例如，p型多晶硅)形成。由此形成的栅极电极GE可以覆盖有一层例如Al或者Cu，该Al或者Cu的电阻比形成栅极电极GE的材料低。
第二化合物半导体层CS2包括形成在其之上的漏极电极DE和源极电极SE。漏极电极DE和源极电极SE欧姆耦合至第二化合物半导体层CS2。每个漏极电极DE耦合至晶体管TR的漏极。每个源极电极SE耦合至晶体管TR的源极。每一对漏极电极DE和源极电极SE跨栅极电极GE地彼此相对。在图3中示出的示例中，每个栅极电极GE比起靠近漏极电极DE，更加靠近源极电极SE，以便保持栅极-漏极电压电阻足够高。
在第二化合物半导体层CS2上，未形成有源极电极SE、栅极电极GE或漏极电极DE的区域覆盖有例如SiN的保护绝缘膜INSL1。
图4是沿着图2的线B-B’所做的剖面图，以示出每个二极管DD的结构。每个阳极电极AE耦合至二极管DD的阳极。每个阴极电极CE耦合至二极管DD的阴极。二极管DD是包括肖特基金属STM的肖特基势垒二极管。肖特基金属STM掩埋在形成在第二化合物半导体层CS2中的沟槽中，以位于阳极电极AE之下。沟槽的底部到达第一化合物半导体层CS1的表面层中，从而使二维电子气的分布不连续。换言之，由于在肖特基金属STM与第二化合物半导体层CS2之间的界面，而使二维电子气分布不连续。肖特基金属STM影响在第一化合物半导体层CS1与第二化合物半导体层CS2之间的肖特基耦合。肖特基金属STM由例如Au、Ti和多晶硅(例如，p型多晶硅)中的至少一个形成。可替代地，肖特基金属STM可以由例如W、Pt或者Ni形成。肖特基金属STM并不一定需要掩埋在沟槽中。当肖特基金属STM掩埋在沟槽中时，肖特基金属STM形成在第二化合物半导体层CS2之上。
二极管DD不限于肖特基势垒二极管。
图5是沿着图2的线C-C’所做的剖面图。如参照图2所描述的，漏极电极DE和阳极电极AE形成为从对应的漏极阳极配线DAL分支。即，漏极电极DE和阳极电极AE与对应的漏极阳极配线DAL一体形成。如参照图4所描述的，肖特基金属STM掩埋在每个阳极电极AE之下。
在衬底SUB的形成有漏极阳极配线DAL的每个区域之下，掩埋有绝缘分隔层SPI。绝缘分隔层SPI例如通过将高密度硼(B)注入到第一化合物半导体层CS1和第二化合物半导体层CS2中而形成。形成通过第一化合物半导体层CS1和第二化合物半导体层CS2的绝缘分隔层SPI，其中其底部到达缓冲层BUF的表面层。每个绝缘分隔层SPI都使晶体管区域TRR和二极管区域DDR隔开。例如，由于形成绝缘分隔层SPI，当向在二极管区域DDR中的阴极电极CE施加高反向偏置电压时，无电流从二极管区域DDR流至对应的晶体管TR。
在图5中示出的示例中，在绝缘分隔层SPI与漏极阳极配线DAL之间形成绝缘膜INSL1，但是绝缘膜INSL1并不一定需要在绝缘分隔层SPI与漏极阳极配线DAL之间。
在衬底SUB的形成有源极配线SL的每个区域之下，形成有掩埋接触BCON。掩埋接触BCON的上表面与源极配线SL相接触。掩埋接触BCON的下表面与基底衬底BSUB相接触，或者掩埋在基底衬底BSUB中。这经由掩埋接触BCON将源极配线SL耦合至基底衬底BSUB。已经流经源极配线SL的电流经由掩埋接触BCON和基底衬底BSUB流到外面。掩埋接触BCON由例如n型多晶硅形成。
图6是沿着图2的线D-D’所做的剖面图。如参照图2所描述的，阴极电极CE形成为从阴极配线CL分支，以及源极电极SE形成为从源极配线SL分支。即，阴极电极CE和对应的阴极配线CL一体形成，以及源极电极SE和对应的源极配线SL一体形成。
同样，如图2所示，在平面图中，每个源极电极SE与栅极配线GL交叉。如图6所示，栅极配线GL的与每个源极电极SE交叉的部分覆盖有绝缘膜INS3。绝缘膜INS3是例如氧化硅膜。这防止了在每个源极电极SE与栅极配线GL之间的短路。
下面将描述如何制造半导体器件SD。首先，制备基底衬底BSUB。接下来，在基底衬底BSUB之上按照所提及的顺序外延生长缓冲层BUF、第一化合物半导体层CS1和第二化合物半导体层CS2。接下来，形成通过第二化合物半导体层CS2和第一化合物半导体层CS1的绝缘分隔层SPI。
接下来，通过部分地去除第二化合物半导体层CS2来形成用于掩埋肖特基金属STM的沟槽。然后，将肖特基金属STM掩埋在沟槽中。
接下来，在第二化合物半导体层CS2和肖特基金属STM之上通过CVD方法形成绝缘膜INSL1。然后，为了形成用于掩埋栅极绝缘膜GINS和栅极电极GE的沟槽，部分地去除绝缘膜INSL1和第二化合物半导体层CS2。接下来，例如通过CVD方法或者ALD方法在沟槽中并且在第二化合物半导体层CS2之上形成绝缘膜，以及，此外，通过溅射方法形成导电膜。接下来，选择性地去除绝缘膜和导电膜。这样，形成栅极绝缘膜GINS、栅极电极GE、栅极配线GL和栅极焊盘GP。
随后，在绝缘膜INSL1和栅极配线GL之上形成绝缘膜，然后选择性地去除绝缘膜以形成绝缘膜INS3。接下来，在衬底SUB中形成掩埋接触BCON。接下来，去除绝缘膜INSL1的待形成源极电极SE、漏极电极DE、阳极电极AE和阴极电极CE的部分。接下来，在第二化合物半导体层CS2、绝缘膜INS3、绝缘膜INSL1和掩埋接触BCON之上形成金属膜，例如，Al，然后，选择性地去除金属膜。这样，形成源极电极SE、源极配线SL、漏极电极DE、阳极电极AE、漏极阳极配线DAL、阴极电极CE和阴极配线CL。
图7是半导体器件SD的平面图。如参照图1所描述的，半导体器件SD包括半导体芯片SC。半导体器件SD进一步包括芯片安装部(衬底安装部)DP、第一端子LT1、第二端子LT2和第三端子LT3。芯片安装部DP、第一端子LT1、第二端子LT2和第三端子LT3都是导电的，并且都形成为例如引线框架。允许它们仅仅在其表面层是导电的。
半导体芯片SC安装在芯片安装部DP之上，从而使得与基底衬底BSUB的第一表面相对的表面与芯片安装部DP相接触。基底衬底BSUB电耦合至芯片安装部DP。如参照图5所描述的，每个源极配线SL经由掩埋接触BCON耦合至基底衬底BSUB。因此，源极电极SE经由源极配线SL、掩埋接触BCON和基底衬底BSUB电耦合至芯片安装部DP。即，源极电极SE的电位从芯片安装部DP施加。
如上所描述的，衬底SUB为矩形。在与源极配线SL、阴极配线CL和漏极阳极配线DAL交叉的方向上延伸的两侧(在图7中的y方向上延伸的侧)中，一侧(第一侧)与第一端子LT1相对。另一侧(第二侧)与第二端子LT2和第三端子LT3相对。第一端子LT1经由键合接线BW1(第一耦合构件)耦合至漏极阳极配线DAL。第二端子LT2经由键合接线BW2(第二耦合构件)耦合至阴极配线CL。第三端子LT3经由键合接线BW3(第三耦合构件)耦合至栅极焊盘GP。在图7中示出的示例中，每个键合接线BW1都在多个部分CP1处耦合至漏极阳极配线DAL，以及每个键合接线BW2都在多个部分CP2处耦合至阴极配线CL。
第一端子LT1耦合至晶体管TR的漏极和二极管DD的阳极，从而使得施加至第一端子LT1的电压高于施加至第二端子LT2和第三端子LT3的电压。根据在图7中示出的布局，第二端子LT2和第三端子LT3可以与第一端子LT1充分间隔开，从而可以抑制在它们之间的短路。
源极配线SL在图7中的y方向上间隔开。因此，即使期望提供与第一端子LT1相似的另一端子用于耦合至源极电极SE，也没有可用的空间来在第一侧或第二侧附近形成该另一端子。根据本实施例，源极电极SE的电位从芯片安装部DP施加，从而使得不需要提供另一端子用于耦合至源极电极SE。这使端子布局容易。
注意，如以下描述的，晶体管TR不需要结构化为如图3所示。
图8是示出了晶体管TR的第一修改示例的剖面图。在图8中示出的示例中，在第二化合物半导体层CS2中不形成用于掩埋绝缘膜GINS和栅极电极GE的沟槽，以及栅极绝缘膜GINS和栅极电极GE形成在第二化合物半导体层CS2之上。同样，栅极绝缘膜GINS形成于在形成在第二化合物半导体层CS2之上的源极电极SE与漏极电极DE之间的整个区域之上。
图9是示出了晶体管TR的第二修改示例的剖面图。在图9中示出的示例中，晶体管TR是金属绝缘体半导体异质结场效应晶体管(MIS-HJ-FET)。具体地，栅极电极GE部分地掩埋在绝缘膜INS2中，并且经由栅极绝缘膜GINS耦合至第二化合物半导体层CS2。栅极绝缘膜GINS形成在绝缘膜INS2之上，并且也在绝缘膜INS2与栅极电极GE之间。绝缘膜INS2是例如SiN膜。在该结构中，将形成在第一化合物半导体层CS1上的二维电子气保持为连续的，而不会在栅极电极GE之下变为不连续的。这使晶体管TR常通(虽然特性为负)。在低于阈值的电压施加至栅极电极GE的状态下，无电流流至第一化合物半导体CS1。当高于阈值的电压施加至栅极电极GE时，电流流至第一化合物半导体层CS1。
图10是示出了晶体管TR的第三修改示例的剖面图。在图10中示出的示例中，晶体管TR是常断类型的结型场效应晶体管(J-FET)。具体地，第一导电层SEM形成在第二化合物半导体层CS2与栅极电极GE之间。第一导电层SEM由例如AlGaN制成。
如上所描述的，根据本实施例，每个漏极阳极配线DAL在对应的晶体管TR与二极管DD之间延伸。漏极电极DE形成为朝着对应的晶体管TR从对应的漏极阳极配线DAL分支。阳极电极AE形成为朝着对应的二极管DD从对应的漏极阳极配线DAL分支。因此，可以使得用于耦合漏极电极DE和阳极电极AE的配线更短。这可以抑制配线的电感导致在晶体管TR与二极管DD之间的切换的速度降低。
由此，在半导体芯片中：二极管DD和晶体管TR分别布置在漏极阳极配线DAL所延伸的方向上；以及二极管DD的阳极电极AE和晶体管TR的漏极电极DE形成为分别从对应的漏极阳极配线DAL分支。这使得可以高效地布置二极管DD和晶体管TR。
第二实施例
图11是根据本发明的第二实施例的半导体器件SD的平面图，并且对应用于第一实施例的图7。图12是包括在图11中示出的半导体器件SD中的半导体芯片SC的平面图。图13是根据本实施例的半导体芯片SC的剖面图，并且对应用于第一实施例的图5。在图12中，为了方便进行说明，下述的二极管阳极总线配线DABL和阴极总线配线CBL用虚线表示。除了以下之外，本实施例的半导体器件SD结构化为与第一实施例的半导体器件SD相同。
首先，如图13所示，在源极配线SL、漏极阳极配线DAL、阴极配线CL和栅极配线GL之上形成层间绝缘膜INSL2。层间绝缘膜INSL2例如是氧化硅膜。
如图11、图12和图13所示，在层间绝缘膜INSL2之上形成二极管-阳极总线配线(busline)DABL和阴极总线配线CBL。二极管阳极总线配线DABL和阴极总线配线CBL在与漏极阳极配线DAL和阴极配线CL相同的方向上延伸(第二方向：在图11中的x方向)。
在平面图中，每个二极管阳极总线配线DABL至少部分地与漏极阳极配线DAL重叠，以及每个阴极总线配线CBL至少部分地与阴极配线CL重叠。层间绝缘膜INSL2的在二极管阳极总线配线DABL与漏极阳极配线DAL之间的每个部分，都具有掩埋其中的接触CON1；以及层间绝缘膜INSL2的在阴极总线配线CBL与阴极配线CL之间的每个部分，都具有掩埋其中的接触CON2。即，每个二极管阳极总线配线DABL都经由接触CON1耦合至漏极阳极配线DAL，以及每个阴极总线配线CBL都都经由接触CON2耦合至阴极配线CL。二极管阳极总线配线DABL用于降低漏极阳极配线DAL的表观电阻，以及阴极总线配线CBL用于降低阴极配线CL的表观电阻。
在第一方向(在图11中的y方向)上，二极管阳极总线配线DABL比漏极阳极配线DAL更厚，以及阴极总线配线CBL比阴极配线CL更厚。在平面图中：每个二极管阳极总线配线DABL与晶体管区域TRR的部分和二极管区域DDR的部分重叠；以及每个阴极总线配线CBL与二极管区域DDR的部分重叠。这可以减小半导体芯片SC的面积。
每个二极管阳极总线配线DABL都经由键合带BL1耦合至第一端子LT1。每个阴极总线配线CBL都经由键合带BL2耦合至第二端子LT2。与在第一实施例中使用的键合接线BW1和BW2相比，键合带BL1和BL2更厚并且电阻更低。键合带BL1和BL2中的每一个的宽度都是键合带BL1和BL2中的每一个的厚度的例如10倍或者更多倍。
本发明实现了与第一实施例的有益效果相似的有益效果。在本实施例中，形成阴极总线配线CBL和二极管阳极总线配线DABL，并且使用键合带BL1和BL2。这使得可以减小在第一端子LT1与漏极阳极配线DAL之间以及在第二端子LT2与阴极配线CL之间的电阻。同样，在平面图中，每个二极管阳极总线配线DABL与晶体管区域TRR的部分和二极管区域DDR的部分重叠；以及每个阴极总线配线CBL与二极管区域DDR的部分重叠。这可以减小半导体芯片SC的面积。
已经基于示例性实施例对本发明人所做的本发明进行了具体地描述。本发明不限于这些示例性实施例，并且在不脱离本发明的范围的情况下，可以按照多种方式对本发明进行修改。

Claims (8)

1.一种半导体器件，包括：
衬底；
多个晶体管，通过使用所述衬底而形成；以及
多个二极管，通过使用所述衬底而形成，所述晶体管和所述二极管布置在第一方向上，
所述半导体器件进一步包括：
第一配线，形成在所述衬底之上，并且在所述晶体管与所述二极管之间延伸；
多个第一分支配线，在以便与所述晶体管重叠的方向上从所述第一配线延伸，并且耦合至所述晶体管；以及
多个第二分支配线，在以便与所述二极管重叠的方向上从所述第一配线延伸，并且耦合至所述二极管。
2.根据权利要求1所述的半导体器件，
其中所述晶体管的漏极和源极在沿着所述第一配线的方向上交替地设置，
其中所述第一分支配线彼此间隔开地设置，
其中所述二极管的阳极和阴极在沿着所述第一配线的方向上交替地设置，并且
其中所述第二分支配线彼此间隔开地设置。
3.根据权利要求2所述的半导体器件，进一步包括：
第二配线，在跨所述晶体管与所述第一配线相对之侧，在所述第一配线延伸的所述方向上延伸；
多个第三分支配线，在以便与所述晶体管重叠的方向上从所述第二配线延伸、并且耦合至所述晶体管，所述第三分支配线设置为与所述第一分支配线相对；
第三配线，在跨所述二极管与所述第一配线相对之侧，在所述第一配线延伸的所述方向上延伸；以及
多个第四分支配线，在以便与所述二极管重叠的方向上从所述第三配线延伸、并且耦合至所述二极管，所述第四分支配线设置为与所述第二分支配线相对。
4.根据权利要求3所述的半导体器件，
其中所述第一分支配线耦合至所述晶体管的所述漏极，
其中所述第三分支配线耦合至所述晶体管的所述源极，
其中所述第二分支配线耦合至所述二极管的所述阳极，并且
其中所述第四分支配线耦合至所述二极管的所述阴极。
5.根据权利要求3所述的半导体器件，
其中，在所述第一方向上，所述第二配线、所述晶体管、所述第一配线、所述二极管、所述第三配线、所述二极管、所述第一配线和所述晶体管按照该顺序重复地设置，并且
其中所述第四分支配线从所述第三配线的两侧延伸。
6.根据权利要求3所述的半导体器件，
其中所述衬底为矩形，
其中所述衬底的第一侧和与所述第一侧相对的第二侧在所述第一方向上延伸，并且
所述半导体器件进一步包括：
第一引线端子，与所述第一侧相对；
第二引线端子，与所述第二侧相对；
第一耦合构件，将所述第一配线耦合至所述第一引线端子；以及
第二耦合构件，将所述第三配线耦合至所述第二引线端子。
7.根据权利要求6所述的半导体器件，进一步包括：
栅极配线，沿着所述衬底的所述第二侧延伸，并且耦合至所述晶体管的所述栅极电极；
第三引线端子，与所述衬底的所述第二侧相对；以及
第三耦合构件，将所述栅极配线耦合至所述第三引线端子。
8.根据权利要求6所述的半导体器件，
其中所述衬底包括：
半导体衬底，掺杂有杂质，并且具有第一表面以及与所述第一表面相对的第二表面；
化合物半导体层，形成在所述半导体衬底的所述第一表面之上；以及
掩埋接触，掩埋在所述化合物半导体层中，所述掩埋接触具有耦合至所述半导体衬底的下部、以及耦合至所述第二配线的上表面，并且
其中所述半导体器件进一步包括：
衬底安装部，支撑所述第二表面，所述衬底安装部具有与所述半导体衬底的所述第二表面接触的至少一个导电表面。
CN201510394333.1A 2014-07-08 2015-07-07 半导体器件 Active CN105261562B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014140188A JP6347685B2 (ja) 2014-07-08 2014-07-08 半導体装置
JP2014-140188 2014-07-08

Publications (2)

Publication Number Publication Date
CN105261562A true CN105261562A (zh) 2016-01-20
CN105261562B CN105261562B (zh) 2019-08-13

Family

ID=53397910

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510394333.1A Active CN105261562B (zh) 2014-07-08 2015-07-07 半导体器件

Country Status (6)

Country Link
US (2) US9691757B2 (zh)
EP (1) EP2966682A1 (zh)
JP (1) JP6347685B2 (zh)
KR (1) KR20160006117A (zh)
CN (1) CN105261562B (zh)
TW (1) TWI634637B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518074A (zh) * 2019-07-23 2019-11-29 西安电子科技大学 阴阳极交替的大电流GaN肖特基二极管及其制作方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577056B2 (en) * 2012-09-28 2017-02-21 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Semiconductor component comprising at least one contact structure for feeding in and/or leading away charge carriers
JP6347685B2 (ja) * 2014-07-08 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置
US9960620B2 (en) 2014-09-16 2018-05-01 Navitas Semiconductor, Inc. Bootstrap capacitor charging circuit for GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9960154B2 (en) 2014-09-19 2018-05-01 Navitas Semiconductor, Inc. GaN structures
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
US9935187B1 (en) * 2017-03-31 2018-04-03 Teresa Oh Ambipolar transistor and leakage current cutoff device using the same
US11769807B2 (en) * 2020-08-03 2023-09-26 Semiconductor Components Industries, Llc Lateral transistor with extended source finger contact
US20220165726A1 (en) * 2020-11-26 2022-05-26 Innolux Corporation Electronic device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685818A (zh) * 2005-11-30 2010-03-31 株式会社瑞萨科技 半导体器件
US20110266624A1 (en) * 2010-04-30 2011-11-03 Texas Instruments Incorporated Electrostatic discharge protection having multiply segmented diodes in proximity to transistor
US20140035004A1 (en) * 2012-03-23 2014-02-06 Kabushiki Kaisha Toshiba Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071514B1 (en) * 2004-12-02 2006-07-04 Anadigics, Inc. Electrostatic discharge protection device
JP4720756B2 (ja) * 2007-02-22 2011-07-13 トヨタ自動車株式会社 半導体電力変換装置およびその製造方法
EP2380198A1 (de) * 2009-01-07 2011-10-26 Microgan Gmbh Selbstsperrender schalter
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
US9153570B2 (en) * 2010-02-25 2015-10-06 Macronix International Co., Ltd. ESD tolerant I/O pad circuit including a surrounding well
JP5214652B2 (ja) * 2010-03-10 2013-06-19 株式会社東芝 半導体装置
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
JP2014036115A (ja) * 2012-08-08 2014-02-24 Renesas Electronics Corp 半導体装置
JP6161889B2 (ja) * 2012-10-23 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置
KR102182016B1 (ko) * 2013-12-02 2020-11-23 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 반도체 회로
JP6347685B2 (ja) * 2014-07-08 2018-06-27 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685818A (zh) * 2005-11-30 2010-03-31 株式会社瑞萨科技 半导体器件
US20110266624A1 (en) * 2010-04-30 2011-11-03 Texas Instruments Incorporated Electrostatic discharge protection having multiply segmented diodes in proximity to transistor
US20140035004A1 (en) * 2012-03-23 2014-02-06 Kabushiki Kaisha Toshiba Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110518074A (zh) * 2019-07-23 2019-11-29 西安电子科技大学 阴阳极交替的大电流GaN肖特基二极管及其制作方法

Also Published As

Publication number Publication date
JP2016018871A (ja) 2016-02-01
US9691757B2 (en) 2017-06-27
JP6347685B2 (ja) 2018-06-27
US20160013179A1 (en) 2016-01-14
TW201613058A (en) 2016-04-01
CN105261562B (zh) 2019-08-13
KR20160006117A (ko) 2016-01-18
US20170271326A1 (en) 2017-09-21
EP2966682A1 (en) 2016-01-13
TWI634637B (zh) 2018-09-01

Similar Documents

Publication Publication Date Title
CN105261562A (zh) 半导体器件
US10629681B2 (en) III-nitride devices including a graded depleting layer
CN104319238B (zh) 形成高电子迁移率半导体器件的方法及其结构
US11056584B2 (en) Semiconductor device
US10134850B2 (en) Semiconductor device
CN105684134A (zh) 具有用于产生附加构件的多晶硅层的氮化镓晶体管
CN103959474A (zh) 单片集成的垂直jfet和肖特基二极管
CN104347698A (zh) 半导体装置
CN103546141A (zh) 集成半导体装置和具有集成半导体装置的桥接电路
CN104299997A (zh) 电荷补偿半导体器件
CN105390548A (zh) 有场电极结构单元场和终止结构间终止台面的半导体器件
CN103915485A (zh) 电荷补偿半导体器件
US9391187B2 (en) Semiconductor heterojunction device
CN103681826A (zh) 功率用半导体元件
KR20160026455A (ko) 전력용 집적소자 및 이를 포함하는 전자장치와 전자시스템
CN112204748A (zh) 具有最佳化场板设计的功率半导体装置
CN104218087A (zh) 半导体器件及其制造方法
CN103311271B (zh) 电荷补偿半导体器件
CN108807524A (zh) 半导体器件及其制造方法
TWI736050B (zh) 具有分布閘極之功率電晶體
CN104103691A (zh) 具有补偿区的半导体器件
US20130146972A1 (en) Semiconductor device having isolation trenches
CN109346508B (zh) 具有电流路径方向控制功能的半导体结构
CN205140988U (zh) 半导体器件
US20170154965A1 (en) Semiconductor Device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant