CN103681826A - 功率用半导体元件 - Google Patents

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Abstract

本发明提供具备第1～第4半导体层及第1～第5电极的功率用半导体元件。第1电极具有第一面和第二面。第1半导体层设在第一面侧。第2半导体层设在第1半导体层之上，与第1半导体层相比杂质浓度高。第3半导体层设在第2半导体层之上。第4半导体层设在第3半导体层之上。第2电极与第4半导体层电连接。第3电极隔着绝缘膜设于第2及第3半导体层，上端位于第3半导体层，沿第1、第2半导体层的层叠方向延伸。第4电极隔着绝缘膜设于第2及第3半导体层，上端位于第3半导体层，沿层叠方向延伸，与第3电极并列。第5电极隔着绝缘膜而设在第3、第4电极之间，上端位于第3半导体层，沿第1、第2半导体层的层叠方向延伸，与第2电极电连接。

Description

功率用半导体元件
本申请享有以日本专利申请2012－210035号（申请日：2012年9月24日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明涉及功率用半导体元件。
背景技术
作为功率用半导体元件，有IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管）等。作为降低IGBT的导通（on）电压的方法，有利用IE效应（carrier injection enhancement effect：载流子注入增强效应）的方法。利用IE效应，通过提高空穴的排出阻力（日文原文：排出抵抗）、提高发射极电极侧的载流子浓度，能够实现低导通电压。IE效应例如能够通过在p型的基底（base）层与n型的基底层之间设置与n型的基底层相比杂质浓度高的n层（n阻挡（barrier）层）而产生。
通过提高n阻挡层的杂质浓度，能够促进低导通电压化。但是，若提高n阻挡层的杂质浓度，例如在变为导通（turn on）时会产生栅极电压振荡的问题。栅极电压的振荡成为噪声，对周边的电子设备带来不良影响。此外，若栅极电压振荡，则变为导通时的集电极－发射极间电压的时间变化率（dV／dt）的控制变得困难。这样，导通电压的降低与开关特性（栅极的控制性）的提高存在权衡（trade-off）的关系。
发明内容
本发明的实施方式提供一种低导通电压且开关特性良好的功率用半导体元件。
根据实施方式，提供一种具备第1电极、第1半导体层、第2半导体层、第3半导体层、第4半导体层、第2电极、第3电极、第4电极、第5电极的功率用半导体元件。上述第1电极具有第一面和第二面。上述第1半导体层设在上述第1电极的上述第一面侧，是第1导电型。上述第2半导体层设在上述第1半导体层之上，是杂质浓度比上述第1半导体层的杂质浓度高的第1导电型。上述第3半导体层设在上述第2半导体层之上，是第2导电型。上述第4半导体层设在上述第3半导体层之上，是第1导电型。上述第2电极电连接于上述第4半导体层。上述第3电极隔着绝缘膜而设于上述第2半导体层及上述第3半导体层，上端位于上述第3半导体层，沿上述第1半导体层与上述第2半导体层的层叠方向延伸。上述第4电极隔着绝缘膜而设于上述第2半导体层及上述第3半导体层，上端位于上述第3半导体层，沿上述层叠方向延伸，与上述第3电极并列。上述第5电极隔着绝缘膜而设于上述第3电极与上述第4电极之间，上端位于上述第3半导体层，沿上述第1半导体层与上述第2半导体层的层叠方向延伸，与上述第2电极电连接。
附图说明
图1是例示出第一实施方式的功率用半导体元件的示意剖面图。
图2（a）及图2（b）是例示出第一实施方式的功率用半导体元件的示意图。
图3是例示出第一实施方式的功率用半导体元件的等效电路图。
图4（a）～图4（f）是例示出第一实施方式的功率用半导体元件的制造方法的顺序的工序步骤示意剖面图。
图5（a）～图5（f）是例示出第一实施方式的功率用半导体元件的制造方法的顺序的工序步骤示意剖面图。
图6是例示出第一实施方式的功率用半导体元件的第一变形例的示意剖面图。
图7（a）及图7（b）是例示出第一实施方式的功率用半导体元件的第二变形例的示意图。
图8是例示出第二实施方式的功率用半导体元件的示意剖面图。
图9（a）及图9（b）是例示出第二实施方式的功率用半导体元件的示意图。
图10是例示出第二实施方式的功率用半导体元件的变形例的示意剖面图。
图11是例示出第三实施方式的功率用半导体元件的示意剖面图。
具体实施方式
以下，参照附图对各实施方式进行说明。
另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不必限定于与现实相同。此外，即使是在表示相同部分的情况下，也有在附图中将相互的尺寸、比率不同地显示的情况。
另外，在本申请说明书与各图中，对有关先前的图而上述的要素相同的要素附加同一符号而适当省略详细的说明。
（第一实施方式）
图1是例示出第一实施方式的功率用半导体元件的示意剖面图。
图2（a）及图2（b）是例示出第一实施方式的功率用半导体元件的示意图。
图2（a）是示意平面图，图2（b）是示意剖面图。图1表示图2（a）的A1－A2线剖面。图2（b）表示图2（a）的B1－B2线剖面。
如图1所示，IGBT110（功率用半导体元件）具备集电极电极11（第1电极）、发射极电极12（第2电极）、电极13（第3电极）、电极14（第4电极）、电极15（第5电极）、n－基底层21（第1半导体层）、n阻挡层22（第2半导体层）、p基底层23（第3半导体层）和n＋发射极层24（第4半导体层）。IGBT110例如具有沟槽栅型结构。
集电极电极11具有第一面11a和第二面11b。
n－基底层21设在集电极电极11的第一面11a侧。n－基底层21为n型（第1导电型）。第1导电型也可以是p型。该情况下，第2导电型为n型。
n阻挡层22为n型，设在n－基底层21之上。n阻挡层22沿X轴方向及Y轴方向延伸。n阻挡层22的杂质浓度高于n－基底层21的杂质浓度。
这里，设n－基底层21与n阻挡层22的层叠方向为Z轴方向。设相对于Z轴方向垂直的一个方向为X轴方向。设相对于Z轴方向及X轴方向垂直的方向为Y轴方向。此外，在本申请说明书中，所谓“上”是指从n－基底层21朝向n阻挡层22的方向，所谓“下”指从n阻挡层22朝向n－基底层21的方向。
p基底层23为p型，设在n阻挡层22之上。p基底层23沿X轴方向及Y轴方向延伸。
n＋发射极层24为n型，设在p基底层23之上。n＋发射极层24沿X轴方向及Y轴方向延伸。n＋发射极层24的杂质浓度高于n－基底层21的杂质浓度。n＋发射极层24与发射极电极12电连接。n＋发射极层24例如通过与发射极电极12接触而与发射极电极12电连接。在本申请说明书中，所谓“电连接”，除了包括直接接触而连接的情况以外，还包括经其他导电部件等连接的情况。
发射极电极12设在n＋发射极层24之上。发射极电极12例如采用铝。集电极电极11例如采用V、Ni、Au、Ag或Sn等金属材料。n－基底层21、n阻挡层22、p基底层23以及n＋发射极层24例如采用硅等半导体、碳化硅（SiC）或氮化镓（GaN）等化合物半导体、或金刚石等宽带隙半导体等。
电极13隔着绝缘膜41设在n阻挡层22及p基底层23中。电极13沿Z轴方向及Y轴方向延伸。电极13的上端13a位于p基底层23。电极13的上端13a也可以位于p基底层23之上。电极13的下端13b位于n阻挡层22之下。电极13在X轴方向上与p基底层23的Z轴方向的整体以及n阻挡层22的Z轴方向的整体相对。
电极14隔着绝缘膜41设在n阻挡层22及p基底层23中。电极14沿Z轴方向及Y轴方向延伸。电极14的上端14a位于p基底层23。电极14的上端14a也可以位于p基底层23之上。电极14的下端14b位于n阻挡层22之下。电极14在X轴方向上与p基底层23的Z轴方向的整体以及n阻挡层22的Z轴方向的整体相对。
电极15在X轴方向上隔着绝缘膜41设在电极13与电极14之间。电极15沿Z轴方向及Y轴方向延伸。电极15的上端15a位于p基底层23位置。电极15的上端15a可以位于上端13a及上端14a之上。电极15的下端15b位于下端13b及下端14b之下。上端15a的Z轴方向的位置及下端15b的Z轴方向的位置可以是任意的位置。
在本实施方式中，电极13及电极14电连接于省略了图示的栅极电极，电极15与发射极电极12电连接。以后，在本实施方式中，将电极13及电极14分别称为栅极电极13及栅极电极14，将电极15称为发射极电极15。栅极电极13、栅极电极14以及发射极电极15例如采用多晶硅。
绝缘膜41设在：n－基底层21与栅极电极13之间；n阻挡层22与栅极电极13之间；p基底层23与栅极电极13之间；n＋发射极层24与栅极电极13之间；n－基底层21与栅极电极14之间；n阻挡层22与栅极电极14之间；p基底层23与栅极电极14之间；n＋发射极层24与栅极电极14之间；n－基底层21与发射极电极15之间；栅极电极13与发射极电极15之间；以及栅极电极14与发射极电极15之间。
即，绝缘膜41将n－基底层21和栅极电极13电绝缘，将n阻挡层22和栅极电极13电绝缘，将p基底层23和栅极电极13电绝缘，将n＋发射极层24和栅极电极13电绝缘，将n－基底层21和栅极电极14电绝缘，将n阻挡层22和栅极电极14电绝缘，将p基底层23和栅极电极14电绝缘，将n＋发射极层24和栅极电极14电绝缘，将n－基底层21和发射极电极15电绝缘，将栅极电极13和发射极电极15电绝缘，将栅极电极14和发射极电极15电绝缘。
绝缘膜41例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。
栅极电极13的下端13b与n－基底层21之间的沿Z轴方向的距离L1（第1距离）长于栅极电极13与p基底层23之间的沿X轴方向的距离L2（第2距离）。即，栅极电极13的下端13b与n－基底层21之间的绝缘膜41的沿Z轴方向的厚度厚于栅极电极13与p基底层23之间的绝缘膜41的沿X轴方向的厚度。
此外，栅极电极14的下端14b与n－基底层21之间的沿Z轴方向的距离L3（第3距离）长于栅极电极14与p基底层23之间的沿X轴方向的距离L4（第4距离）。即，栅极电极14的下端14b与n－基底层21之间的绝缘膜41的沿Z轴方向的厚度厚于栅极电极14与p基底层23之间的绝缘膜41的沿X轴方向的厚度。
在本实施方式中，距离L1与距离L3之差的绝对值在5nm以下。即，距离L1与距离L3实质相同。距离L2与距离L4之差的绝对值在5nm以下。即，距离L2与距离L4实质相同。距离L1及距离L3在X轴方向上变化。距离L1例如取栅极电极13的下端13b与n－基底层21之间的沿Z轴方向的距离的平均值。距离L3例如取栅极电极14的下端14b与n－基底层21之间的沿Z轴方向的距离的平均值。距离L1及距离L3例如在0.5μm以上5μm以下。距离L2及距离L4例如在50nm以上300nm以下。
IGBT110还具备电极16（第6电极）、电极17（第7电极）和电极18（第8电极）。
电极16隔着绝缘膜42设在n阻挡层22及p基底层23中。电极16沿Z轴方向及Y轴方向延伸。电极16的上端16a位于p基底层23。电极16的上端16a也可以位于p基底层23之上。电极16的下端16b位于n阻挡层22之下。电极16在X轴方向上与p基底层23的Z轴方向的整体以及n阻挡层22的Z轴方向的整体相对。
电极17隔着绝缘膜42设在n阻挡层22及p基底层23中。电极17沿Z轴方向及Y轴方向延伸。电极17的上端17a位于p基底层23。电极17的上端17a也可以位于p基底层23之上。电极17的下端17b位于n阻挡层22之下。电极17在X轴方向上与p基底层23的Z轴方向的整体以及n阻挡层22的Z轴方向的整体相对。
电极18隔着绝缘膜42设在电极16与电极17之间。电极18沿Z轴方向及Y轴方向延伸。电极18的上端18a位于p基底层23。电极18的上端18a可以位于上端16a及上端17a之上。电极18的下端18b位于下端16b及下端17b之下。上端18a的Z轴方向的位置及下端18b的Z轴方向的位置可以是任意的位置。
本实施方式中，电极16及电极17与栅极电极13电连接，且与省略了图示的栅极电极电连接，电极18与发射极电极12电连接。即，栅极电极13、栅极电极14、电极16以及电极17实质上被设定为相同电位，发射极电极12、发射极电极15以及电极18实质上被设定为相同电位。以后，在本实施方式中，将电极16及电极17分别称为栅极电极16及栅极电极17，将电极18称为发射极电极18。栅极电极16、栅极电极17以及发射极电极18例如采用多晶硅。
绝缘膜42设在：n－基底层21与栅极电极16之间；n阻挡层22与栅极电极16之间；p基底层23与栅极电极16之间；n＋发射极层24与栅极电极16之间；n－基底层21与栅极电极17之间；n阻挡层22与栅极电极17之间；p基底层23与栅极电极17之间；n＋发射极层24与栅极电极17之间；n－基底层21与发射极电极18之间；栅极电极16与发射极电极18之间；以及栅极电极17与发射极电极18之间。
即，绝缘膜42将n－基底层21和栅极电极16电绝缘，将n阻挡层22和栅极电极16电绝缘，将p基底层23和栅极电极16电绝缘，将n＋发射极层24和栅极电极16电绝缘，将n－基底层21和栅极电极17电绝缘，将n阻挡层22和栅极电极17电绝缘，将p基底层23和栅极电极17电绝缘，将n＋发射极层24和栅极电极17电绝缘，将n－基底层21和发射极电极18电绝缘，将栅极电极16和发射极电极18电绝缘，将栅极电极17和发射极电极18电绝缘。
绝缘膜42例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。
栅极电极16的下端16b与n－基底层21之间的沿Z轴方向的距离L5（第5距离）长于栅极电极16与p基底层23之间的沿X轴方向的距离L6（第6距离）。即，栅极电极16的下端16b与n－基底层21之间的绝缘膜42的沿Z轴方向的厚度厚于栅极电极16与p基底层23之间的绝缘膜42的沿X轴方向的厚度。
此外，栅极电极17的下端17b与n－基底层21之间的沿Z轴方向的距离L7（第7距离）长于栅极电极17与p基底层23之间的沿X轴方向的距离L8（第8距离）。即，栅极电极17的下端17b与n－基底层21之间的绝缘膜42的沿Z轴方向的厚度厚于栅极电极17与p基底层23之间的绝缘膜42的沿X轴方向的厚度。
在本实施方式中，距离L5与距离L7之差的绝对值在5nm以下。即，距离L5与距离L7实质相同。距离L6与距离L8之差的绝对值在5nm以下。即，距离L6与距离L8实质相同。距离L1及距离L3在X轴方向上变化。距离L5例如是栅极电极16的下端16b与n－基底层21之间的沿Z轴方向的距离的平均值。距离L7例如是栅极电极17的下端17b与n－基底层21之间的沿Z轴方向的距离的平均值。距离L5及距离L7与距离L1及距离L3实质相同。距离L6及距离L8与距离L2及距离L4实质相同。
IGBT110还具备p＋集电极层50（第5半导体层）、p＋接触层51、绝缘膜54、绝缘膜55、沟槽61和沟槽62。
p＋集电极层50为p型，设在集电极电极11与n－基底层21之间。p＋集电极层50与集电极电极11及n－基底层21电连接。
p＋接触层51为p型，设在发射极电极12与p基底层23之间。p＋接触层51例如在发射极电极12与p基底层23之间设置多个。p＋接触层51沿Y轴方向延伸。p＋接触层51的杂质浓度高于p基底层23的杂质浓度。p＋接触层51与发射极电极12及p基底层23电连接。由此p基底层23经p＋接触层51而与发射极电极12电连接。由此，例如，在p基底层23中积累的空穴易于向发射极电极12排出。
绝缘膜54设在发射极电极12与绝缘膜41之间。绝缘膜54提高例如发射极电极12与栅极电极13之间的绝缘性、以及发射极电极12与栅极电极14之间的绝缘性。
绝缘膜55设在发射极电极12与绝缘膜42之间。绝缘膜55提高例如发射极电极12与栅极电极16之间的绝缘性、以及发射极电极12与栅极电极17之间的绝缘性。
绝缘膜54及绝缘膜55例如采用氧化硅膜、氮化硅膜、或氮氧化硅膜等。
沟槽61设于n－基底层21、n阻挡层22以及p基底层23。沟槽61沿Z轴方向及Y轴方向延伸。栅极电极13、栅极电极14、发射极电极15以及绝缘膜41设在沟槽61的内部。
沟槽62设于n－基底层21、n阻挡层22以及p基底层23。沟槽62沿Z轴方向及Y轴方向延伸。栅极电极16、栅极电极17、发射极电极18以及绝缘膜42设在沟槽62的内部。
n＋发射极层24例如在p基底层23之上设置多个。多个n＋发射极层24中的一个在X轴方向上设在绝缘膜41与p＋接触层51之间。上述一个n＋发射极层24接近于绝缘膜41（沟槽61）而配置。上述一个n＋发射极层24例如在X轴方向上与绝缘膜41接触。
此外，多个n＋发射极层24中的另一个在X轴方向上设在绝缘膜42与p＋接触层51之间。上述另一个n＋发射极层24接近于绝缘膜42（沟槽62）而配置。上述另一个n＋发射极层24例如在X轴方向上与绝缘膜42接触。
如图2（a）及图2（b）所示，IGBT110具有元件区域70和终端区域72。
元件区域70分别设有n－基底层21、n阻挡层22、p基底层23和n＋发射极层24。元件区域70是在集电极电极11与发射极电极12之间流过电流的区域。
终端区域72围绕以Z轴方向为轴的轴将元件区域70包围。另外，图2（a）中，为了方便而省略了发射极电极12、绝缘膜54及绝缘膜55等的图示。
终端区域72设有p型层73、发射极布线74、栅极布线75、终端绝缘膜76和终端沟槽77。
p型层73为p型，设在集电极电极11与发射极电极12之间。p型层73例如是比p基底层23深的扩散层。
发射极布线74设在发射极电极12与p型层73之间。发射极布线74例如采用多晶硅等导电材料。在发射极电极12与发射极布线74之间，设置绝缘膜54、绝缘膜55以及终端绝缘膜76等绝缘层。发射极电极12设有插销（plug）部12a。插销部12a沿Z轴方向及X轴方向延伸，与发射极布线74相接。插销部12a例如将在发射极电极12与发射极布线74之间设置的绝缘层贯通。由此，发射极布线74与发射极电极12电连接。
发射极布线74设有沿Z轴方向及X轴方向延伸的插销部74a。发射极电极15沿Y轴方向延伸，与插销部74a相接。发射极电极18沿Y轴方向延伸，与插销部74a相接。由此，发射极电极15及发射极电极18经发射极布线74而与发射极电极12电连接。在该例中，发射极电极15及发射极电极18与插销部74a相连续。
终端绝缘膜76设在p型层73与发射极布线74之间，将p型层73与发射极布线74电绝缘。终端绝缘膜76例如采用氧化硅膜、氮化硅膜或氮氧化硅膜。
终端沟槽77沿Z轴方向及X轴方向延伸。沟槽61及沟槽62与终端沟槽77相接。插销部74a设在终端沟槽77的内部。终端绝缘膜76的一部分设在终端沟槽77的内部，将p型层73与插销部74a电绝缘。
栅极布线75设在发射极电极12与p型层73之间，与发射极布线74分离地配置。在发射极电极12与栅极布线75之间，设有绝缘膜54、绝缘膜55等绝缘层。由此，栅极布线75与发射极电极12电绝缘。在p型层73与栅极布线75之间，设有终端绝缘膜76等绝缘层。由此，栅极布线75与p型层73电绝缘。
此外，栅极布线75设在栅极电极13的一部分之上、栅极电极14的一部分之上、栅极电极16的一部分之上、以及栅极电极17的一部分之上。在栅极布线75与栅极电极13之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与栅极电极14之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与栅极电极16之间，设置终端绝缘膜76及绝缘膜42。在栅极布线75与栅极电极17之间，设置终端绝缘膜76及绝缘膜42。
栅极布线75设有沿Z轴方向延伸、与栅极电极13接触的插销部75a。栅极布线75还设有与栅极电极14接触的插销部、与栅极电极16接触的插销部、与栅极电极17接触的插销部（均省略图示）。由此，栅极电极13、栅极电极14、栅极电极16与栅极电极17经栅极布线75互相电连接。
在栅极布线75与发射极电极15之间，设置终端绝缘膜76及绝缘膜41。在栅极布线75与发射极电极18之间，设置终端绝缘膜76及绝缘膜42。由此，栅极布线75与发射极电极15及发射极电极18电绝缘。
栅极布线75例如采用多晶硅等导电材料。栅极布线75在终端区域72与省略了图示的金属电极（端子电极）电连接。
图3是例示出第一实施方式的功率用半导体元件的等效电路图。
如图3所示，IGBT110设有栅极电阻Rg、电容Cge、电容Cgc和电阻R2。
栅极电阻Rg是与栅极电极13、栅极电极14、栅极电极16以及栅极电极17电连接的电阻。电容Cge是栅极－发射极间产生的寄生电容。电容Cgc是栅极－集电极间产生的寄生电容。电阻R2是发射极－集电极间的输出电阻。
电容Cge包含：发射极电极12与栅极电极13之间产生的寄生电容Cge1；发射极电极12与栅极电极14之间产生的寄生电容Cge2；发射极电极12与栅极电极16之间产生的寄生电容Cge3；发射极电极12与栅极电极17之间产生的寄生电容Cge4；栅极电极13与发射极电极15之间产生的寄生电容Cge5；栅极电极14与发射极电极15之间产生的寄生电容Cge6；栅极电极16与发射极电极18之间产生的寄生电容Cge7；以及栅极电极17与发射极电极18之间产生的寄生电容Cge8。电容Cge是Cge1＋Cge2＋Cge3＋Cge4＋Cge5＋Cge6＋Cge7＋Cge8。
通过设置发射极电极15及发射极电极18，能够增大电容Cge。例如，通过调整栅极电极13中的与发射极电极15相对的部分的面积、调整栅极电极14中的与发射极电极15相对的部分的面积、调整栅极电极16中的与发射极电极18相对的部分的面积、或者调整栅极电极17中的与发射极电极18相对的部分的面积，能够调整电容Cge。
接着，说明IGBT110的动作。
例如，向集电极电极11施加正的电压，将发射极电极12接地。并且，向栅极电极13、栅极电极14、栅极电极16以及栅极电极17施加正的电压。由此，集电极电极11与发射极电极12之间流过电流。若向栅极电极13、栅极电极14、栅极电极16以及栅极电极17施加阈值电压以上的电压，则在p基底层23中的绝缘膜41附近的区域、以及p基底层23中的绝缘膜42附近的区域形成反型沟道。电流例如从集电极电极11经p＋集电极层50、n－基底层21、反型沟道、n＋发射极层24，流向发射极电极12。
接着，说明IGBT110的效果。
通过设置n阻挡层22，能够提高流到发射极电极12的空穴的排出阻力。即，可得到IE效应。由此，来自发射极电极12的电子的注入效率提高，发射极电极12侧的载流子浓度提高。由此，能够实现高耐压和低导通电压。导通电压能够通过提高n阻挡层22的杂质浓度而进一步降低。利用了IE效应的IGBT110有时也被称作IEGT（injection-Enhanced Gate BipolarTransistor）。
对IGBT而言，有这样的情况，即：在沟槽61内仅设置栅极电极13，使距离L1与距离L2实质相同（使绝缘膜41的膜厚均匀），并且，在沟槽62内仅设置栅极电极16，使距离L5与距离L6实质相同（使绝缘膜42的膜厚均匀）。该参考例的IGBT存在当变为导通时栅极电压振荡的问题。参考例的栅极电压的振荡通过提高n阻挡层22的杂质浓度而更加显著。即，参考例中，导通电压的降低和开关特性的提高具有权衡的关系。
n阻挡层22成为对从集电极电极11朝向发射极电极12的空穴的势垒。此外，在参考例中，例如，向集电极电极11施加650V左右的电压，向栅极电极13及栅极电极16施加15V左右的电压。即，集电极电压相对于栅极电压而言足够大。因此，空穴从集电极电极11朝向发射极电极12时，被栅极电压吸引，流过n阻挡层中的栅极电极附近的部分。此时，通过栅极－集电极间的电容Cgc，向栅极电极流过位移电流。该位移电流使栅极电压振荡。变为导通时，通常相对于流入栅极电极的电流，从栅极电极流出的电流可看做负电容。
在满足式（1）的条件时，栅极电压振荡。
gm > 1 R g + 1 R 2 ( 1 + Cge Cgc ) · · · ( 1 )
如式（1）所示，栅极电压的振荡与IGBT110的互导gm、栅极电阻Rg、输出电阻R2、电容Cge以及电容Cgc相关。栅极电压Vg的振荡与互导gm的大小成比例。在式（1）的关系成立的状态下，式（1）的左边与右边之差越大，栅极电压Vg就越显著地振荡。
本申请实施方式的IGBT110能够利用发射极电极15及发射极电极18来增大电容Cge。由此，IGBT110能够增大式（1）的不等式的右边部分。即，即使在由于流过栅极电极的附近的空穴而导致向栅极电极13、栅极电极14、栅极电极16以及栅极电极17流过位移电流的情况下，也能够抑制栅极电压的振荡。由此，IGBT110能够提高n阻挡层22的杂质浓度。IGBT110能够改善导通电压的降低与开关特性的提高之间的权衡。根据IGBT110，可得到低导通电压且开关特性良好的功率用半导体元件。
并且，根据IGBT110，通过使距离L1长于距离L2、使距离L3长于距离L4、使距离L5长于距离L6、使距离L7长于距离L8，能够减小电容Cgc。由此，IGBT110能够抑制由电容Cgc引起的位移电流的发生，能够更适当地抑制栅极电压的振荡。此外，通过使电容Cgc降低，能够使与电容Cge之比Cgc／Cge更小。由此，能够更适当地抑制流过位移电流的情况下的栅极电压的振荡。此外，IGBT110中，距离L1与距离L3实质相同，距离L2与距离L4实质相同。由此，例如，IGBT110的形成变得容易。
接着，说明IGBT110的制造方法。
图4（a）～图4（f）以及图5（a）～图5（f）是例示出第一实施方式的功率用半导体元件的制造方法的顺序的工序步骤示意剖面图。
如图4（a）所示，通过离子注入处理，在成为n－基底层21的n型半导体基板21f的上部的区域，形成成为n阻挡层22的n阻挡膜22f。例如，可以通过外延生长处理，在n型半导体基板21f之上形成n阻挡膜22f。
如图4（b）所示，通过离子注入处理，在n阻挡膜22f的上部的区域，形成成为p基底层23的p基底膜23f。例如，可以通过外延生长处理，在n阻挡膜22f之上形成p基底膜23f。
如图4（c）所示，通过光刻处理及离子注入处理，在p基底膜23f的上部的区域，形成成为p＋接触层51的多个p型区域51f。
如图4（d）所示，通过光刻处理及离子注入处理，在p基底膜23f的上部的区域的相邻的两个p型区域51f的各自之间，形成成为n＋发射极层24的多个n型区域24f。由此，从p型区域51f形成p＋接触层51。
如图4（e）所示，通过光刻处理及刻蚀处理，形成沟槽61及沟槽62。沟槽61及沟槽62例如形成为：将n型区域24f、p基底膜23f以及n阻挡膜22f贯通，到达n型半导体基板21f。由此，n阻挡层22从n阻挡膜22f形成。p基底层23从p基底膜23f形成。n＋发射极层24从n型区域24f形成。
如图4（f）所示，在n型半导体基板21f之上，形成成为绝缘膜41的一部分及绝缘膜42的一部分的绝缘层80。绝缘层80的一部分沿着沟槽61的内壁。绝缘层80的另一部分沿着沟槽62的内壁。
如图5（a）所示，通过在沟槽61内的剩余空间及沟槽62内的剩余空间中埋入导电材料，形成发射极电极15和发射极电极18。发射极电极18也可以与发射极电极15分别形成。
如图5（b）所示，通过光刻处理及刻蚀处理，留下沟槽61内的一部分80a及沟槽62内的一部分80b，将绝缘层80除去。
在n型半导体基板21f之上，形成成为绝缘膜41的一部分及绝缘膜42的一部分的绝缘层81。绝缘层81的一部分沿着沟槽61的内壁。绝缘层81的另一部分沿着沟槽62的内壁。绝缘层81的厚度比绝缘层80的厚度薄。由此，距离L1长于距离L2，距离L3长于距离L4，距离L5长于距离L6，距离L7长于距离L8。
如图5（c）所示，通过在沟槽61内的剩余空间及沟槽62内的剩余空间中埋入导电材料，形成栅极电极13、栅极电极14、栅极电极16和栅极电极17。栅极电极13、栅极电极14、栅极电极16和栅极电极17也可以分别单独形成。
如图5（d）所示，形成绝缘膜54及绝缘膜55。绝缘膜54及绝缘膜55例如通过将比绝缘层81厚的绝缘层形成在绝缘层81之上、并通过光刻处理及刻蚀处理将该绝缘层与绝缘层81的一部分除去而形成。此外，由此，通过一部分80a和绝缘层81的一部分形成绝缘膜41，通过一部分80b和绝缘层81的另一部分形成绝缘膜42。
如图5（e）所示，例如通过离子注入处理，在n型半导体基板21f的下侧的区域，形成p＋集电极层50。由此，从n型半导体基板21f形成n－基底层21。例如也可以通过外延生长处理，在n型半导体基板21f之下，形成p＋集电极层50。
如图5（f）所示，例如通过溅射处理等，在n＋发射极层24、p＋接触层51、绝缘膜54以及绝缘膜55之上，形成发射极电极12。例如通过溅射处理等，在p＋集电极层50之下，形成集电极电极11。
通过以上步骤，完成IGBT110。
接着，说明第一实施方式的第一变形例。
图6是例示出第一实施方式的功率用半导体元件的第一变形例的示意剖面图。
如图6所示，在IGBT111中，栅极电极13的下端13b位于p基底层23之下，且位于n－基底层21之上。栅极电极14的下端14b位于p基底层23之下，且位于n－基底层21之上。发射极电极15的下端15b位于p基底层23之下，且位于n－基底层21之上。栅极电极16的下端16b位于p基底层23之下，且位于n－基底层21之上。栅极电极17的下端17b位于p基底层23之下，且位于n－基底层21之上。发射极电极18的下端18b位于p基底层23之下，且位于n－基底层21之上。即，下端13b、下端14b、下端15b、下端16b、下端17b以及下端18b的各自的Z轴方向的位置（高度）在n阻挡层22的Z轴方向的厚度的范围之中。
在IGBT111中，也与IGBT110同样地，可得到低导通电压且开关特性良好的功率用半导体元件。根据IGBT111，能够使栅极电极13、栅极电极14、发射极电极15、栅极电极16、栅极电极17以及发射极电极18的沿Z轴方向的长度与IGBT110相比相对变短。因此，IGBT111与IGBT110相比能够使结构简单。例如能够缩短制造时间。例如，能够提高成品率。另一方面，IGBT110例如与IGBT111相比，能够提高雪崩击穿电压。
在IGBT111中，向集电极电极11与发射极电极12之间施加电压。由此，耗尽层DL从n阻挡层22与p基底层23的pn结部分朝向集电极电极11侧延伸。
n阻挡层22与n－基底层21相比杂质浓度高，与n－基底层21相比耗尽层DL难以延伸。此外，IGBT111中，下端13b、下端14b、下端15b、下端16b、下端17b以及下端18b位于n－基底层21之上。因此，根据IGBT111，不易对n－基底层21施加电场，n－基底层21中也难以延伸耗尽层DL。根据IGBT111，电场容易集中于n阻挡层22，在n阻挡层22中，容易发生雪崩击穿。
在IGBT110中，下端13b、下端14b、下端15b、下端16b、下端17b以及下端18b位于n阻挡层22之下。IGBT110中，耗尽层DL中的从栅极电极13的下端13b附近朝向栅极电极17的部分、和耗尽层DL中的从栅极电极17的下端17b附近朝向栅极电极13的部分相互缓慢接近。最终，两个部分相接。由此，IGBT110与IGBT111相比，能够加厚耗尽层DL（参照图1）。由此，IGBT110与IGBT111相比能够提高耐压。
此外，根据IGBT110，通过从栅极电极13朝向栅极电极17的部分、与从栅极电极17朝向栅极电极13的部分之间的接触，抑制耗尽层DL的Z轴方向的位置的变动。由此，IGBT110与IGBT111相比，抑制局部的电场的集中，能够提高雪崩击穿电压。
接着，说明第一实施方式的第二变形例。
图7（a）及图7（b）是例示出第一实施方式的功率用半导体元件的第二变形例的示意图。
图7（a）是示意平面图。图7（b）是示意剖面图。图7（b）表示图7（a）的C1－C2线剖面。
如图7所示，IGBT112设有包含n＋发射极层24的n＋发射极部90、和包含p＋接触层51的p＋接触部92。
在n＋发射极部90中，n＋发射极层24沿X轴方向（第2方向）延伸。在p＋接触部92中，p＋接触层51沿X轴方向延伸。即，IGBT112中，n＋发射极部90和p＋接触部92沿与沟槽61及沟槽62正交的方向延伸。
IGBT112包含多个n＋发射极部90和多个p＋接触部92。多个n＋发射极部90和多个p＋接触部92在元件区域70中沿Y轴方向（第1方向）交替排列。即，多个n＋发射极层24和多个p＋接触层51在元件区域70中沿Y轴方向交替排列。
IGBT112与IGBT110相比，能够通过元件区域70将n＋发射极层24、p＋接触层51更有效率地配置。由此，IGBT112例如与IGBT110相比，能够更适当地抑制电场的局部的集中，更提高耐压。
（第二实施方式）
接着，说明第二实施方式。
图8是例示出第二实施方式的功率用半导体元件的示意剖面图。
如图8所示，IGBT120中，将沟槽62侧的n＋发射极层24省略。此外，IGBT120中，p＋接触层51在X轴方向上与绝缘膜42接触。IGBT120中，电极16、电极17、电极18的各自与发射极电极12电连接。因此，IGBT120中，不需要在沟槽62侧设置n＋发射极层24。
图9（a）及图9（b）是例示出第二实施方式的功率用半导体元件的示意图。
图9（a）是示意平面图。图9（b）是示意剖面图。图9（b）表示图9（a）的D1－D2线剖面。
如图9（a）及图9（b）所示，IGBT120具备发射极布线78。
发射极布线78设在发射极电极12与p型层73之间。发射极布线78与发射极布线74及栅极布线75离开地配置。此外，发射极布线78设在电极16的一部分之上、以及电极17的一部分之上。发射极布线78例如采用多晶硅等导电材料。
在发射极电极12与发射极布线78之间，设有绝缘膜54、绝缘膜55以及终端绝缘膜76等绝缘层。发射极电极12设有插销部12b。插销部12b沿Z轴方向延伸，与发射极布线78接触。插销部12b例如将在发射极电极12与发射极布线78之间设置的绝缘层贯通。由此，发射极布线78与发射极电极12电连接。
在发射极布线78与电极16之间，设有终端绝缘膜76及绝缘膜42。在发射极布线78与电极17之间，设有终端绝缘膜76及绝缘膜42。发射极布线78设有沿Z轴方向延伸且与电极16接触的插销部78a。此外，发射极布线78设有沿Z轴方向延伸且与电极17接触的插销部（图示省略）。由此，在终端区域72，电极16及电极17经发射极布线78而与发射极电极12电气连接。
IGBT120也与IGBT110同样，能够得到低导通电压且开关特性良好的功率用半导体元件。向栅极电极13及栅极电极14例如施加15V的电压。另一方面，发射极电极15、电极16、电极17以及电极18例如接地。因此，根据IGBT120，从集电极电极11朝向发射极电极12的空穴被吸引到电极16～电极18。由此，根据IGBT120，能够使在栅极电极13附近及栅极电极14附近流动的空穴减少，能够更适当地抑制栅极电压的振荡。还能够更加提高n阻挡层22的杂质浓度。
接着，说明第二实施方式的变形例。
图10是例示出第二实施方式的功率用半导体元件的变形例的示意剖面图。
如图10所示，IGBT121具备导电部94。导电部94设在发射极电极12与电极16之间、发射极电极12与电极17之间、以及发射极电极12与电极18之间。导电部94在元件区域70中沿电极16～电极18在Y轴方向上延伸。导电部94例如采用铝等导电材料。导电部94将发射极电极12、电极16、电极17和电极18的各自电连接。
IGBT121中，利用导电部94，电极16、电极17和电极18在元件区域70中与发射极电极12电连接。即，电极16、电极17和电极18在正上方与发射极电极12电连接。由此，根据IGBT121，能够使流过电极16、电极17的位移电流更顺利地流向发射极电极12，能够更加提高开关的稳定性。另外，也可以不经过导电部94而使电极16、电极17和电极18直接接触于发射极电极12。
（第三实施方式）
接着，说明第三实施方式。
图11是例示出第三实施方式的功率用半导体元件的示意剖面图。
如图11所示，IGBT130中，电极16和电极17与发射极电极12电连接，电极18与栅极电极13及栅极电极14电连接。
IGBT120及IGBT121与IGBT110相比，虽然能够抑制位移电流的发生，但另一方面与IGBT110相比电容Cge变小。相对于此，根据IGBT130，与IGBT120、IGBT121同样地抑制位移电流的发生，并且，利用电极16与电极18之间产生的寄生电容、以及电极17与电极18之间产生的寄生电容，能够设置与IGBT110相同程度的电容Cge。由此，IGBT130能够更适当地抑制栅极电压的振荡。
上述各实施方式中，将沟槽栅型结构的IGBT作为功率用半导体元件来表示。功率用半导体元件例如也可以是沟槽栅型结构的MOSFET。在是MOSFET的情况下，例如，将第1电极作为源极电极，将第2电极作为漏极电极，将第4半导体层作为n源极层，将p＋集电极层50作为n＋漏极层。
根据实施方式，提供一种低导通电压且开关特性良好的功率用半导体元件。
另外，在本申请说明书中，“垂直”及“平行”不仅是严格意义上的垂直及平行，而是包含例如制造工序中的偏差等，只要是实质上垂直及平行即可。
以上，参照具体例说明了本发明的实施方式。但是，本发明的实施方式不限于这些具体例。例如，关于功率用半导体元件所包含的、第1～第8电极、第1～第4半导体层、元件区域以及终端区域等各要素的具体结构，只要本领域技术人员通过从公知范围中适当选择而同样地实施本发明并可得到同样的效果，就包含在本发明的范围内。
此外，将各具体例的任意两个以上的要素在技术性的可能的范围内组合而得到的发明，只要包含本发明的主旨，就包含在本发明的范围内。
此外，本发明的实施方式以上述的功率用半导体元件为基础，对于本领域技术人员适当进行设计变更后实施而得到的全部功率用半导体元件，只要包含本发明的主旨，就属于本发明的范围。
此外，在本发明的思想范畴下，本领域技术人员能够想到各种变更例及修正例，这些变更例及修正例也属于本发明的范围。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求所记载的发明及其等同范围内。

Claims (20)

1.一种功率用半导体元件，具备：
第1电极，具有第一面和第二面；
第1导电型的第1半导体层，设在上述第1电极的上述第一面侧；
第1导电型的第2半导体层，设在上述第1半导体层之上，上述第2半导体层的杂质浓度高于上述第1半导体层的杂质浓度；
第2导电型的第3半导体层，设在上述第2半导体层之上；
第1导电型的第4半导体层，设在上述第3半导体层之上；
第2电极，与上述第4半导体层电连接；
第3电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第3电极具有位于上述第3半导体层的上端，沿上述第1半导体层与上述第2半导体层的层叠方向延伸；
第4电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第4电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第3电极并列；以及
第5电极，隔着绝缘膜设在上述第3电极与上述第4电极之间，上述第5电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第2电极电连接。
2.如权利要求1记载的功率用半导体元件，
上述第3电极的下端与上述第1半导体层之间的第1距离长于上述第3电极与上述第3半导体层之间的第2距离，
上述第4电极的下端与上述第1半导体层之间的第3距离长于上述第4电极与上述第3半导体层之间的第4距离。
3.如权利要求2记载的功率用半导体元件
上述第1距离与上述第3距离之差的绝对值小于等于5nm，
上述第2距离与上述第4距离之差的绝对值小于等于5nm。
4.如权利要求1记载的功率用半导体元件，
上述第3电极的下端位于上述第2半导体层之下，上述第4电极的下端位于上述第2半导体层之下。
5.如权利要求4记载的功率用半导体元件，
上述第5电极的下端位于上述第3电极的上述下端及上述第4电极的上述下端之下。
6.如权利要求1记载的功率用半导体元件，还具备：
第6电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第6电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸；
第7电极，隔着绝缘膜设于上述第2半导体层及上述第3半导体层，上述第7电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸，与上述第6电极并列；以及
第8电极，隔着绝缘膜设在上述第6电极与上述第7电极之间，上述第8电极具有位于上述第3半导体层的上端，沿上述层叠方向延伸。
7.如权利要求6记载的功率用半导体元件，
上述第6电极和上述第7电极与上述第3电极电连接，
上述第8电极与上述第2电极电连接。
8.如权利要求6记载的功率用半导体元件，
上述第6电极、上述第7电极和上述第8电极与上述第2电极电连接。
9.如权利要求8记载的功率用半导体元件，还具备：
元件区域，包含上述第1半导体层、上述第2半导体层、上述第3半导体层和上述第4半导体层；以及
终端区域，围绕以从上述第1半导体层朝向上述第4半导体层的层叠方向为轴的轴，将上述元件区域包围；
上述第6电极、上述第7电极和上述第8电极，在上述元件区域中与上述第2电极电连接。
10.如权利要求6记载的功率用半导体元件，
上述第6电极和上述第7电极与上述第2电极电连接，
上述第8电极与上述第3电极电连接。
11.如权利要求6记载的功率用半导体元件，
上述第6电极的下端位于上述第2半导体层之下，上述第7电极的下端位于上述第2半导体层之下。
12.如权利要求11记载的功率用半导体元件，
上述第8电极的下端位于上述第6电极的上述下端及上述第7电极的上述下端之下。
13.如权利要求6记载的功率用半导体元件，
上述第6电极的下端与上述第1半导体层之间的第5距离长于上述第6电极与上述第3半导体层之间的第6距离，
上述第7电极的下端与上述第1半导体层之间的第7距离长于上述第7电极与上述第3半导体层之间的第8距离。
14.如权利要求13记载的功率用半导体元件，
上述第5距离与上述第7距离之差的绝对值小于等于5nm，
上述第6距离与上述第8距离之差的绝对值小于等于5nm。
15.如权利要求1记载的功率用半导体元件，
上述第4半导体层的杂质浓度高于上述第1半导体层的杂质浓度。
16.如权利要求1记载的功率用半导体元件，
还具备在上述第1电极与上述第2电极之间设置的第2导电型的第5半导体层。
17.如权利要求1记载的功率用半导体元件，
还具备在上述第2电极与上述第3半导体层之间设置的第2导电型的接触层，
上述接触层的杂质浓度高于上述第3半导体层的杂质浓度。
18.如权利要求17记载的功率用半导体元件，
上述第3电极、上述第4电极和上述第5电极在相对于上述层叠方向垂直的第1方向上延伸，
上述第4半导体层设有多个，
多个上述第4半导体层分别在相对于上述层叠方向及上述第1方向垂直的第2方向上延伸，
上述接触层设有多个，
多个上述接触层分别在上述第2方向上延伸，
多个上述第4半导体层和多个上述接触层沿上述第1方向交替排列。
19.如权利要求1记载的功率用半导体元件，
上述第3电极的下端位于上述第3半导体层之下且上述第1半导体层之上，
上述第4电极的下端位于上述第3半导体层之下且上述第1半导体层之上，
上述第5电极的下端位于上述第3半导体层之下且上述第1半导体层之上。
20.如权利要求6记载的功率用半导体元件，
上述第6电极的下端位于上述第3半导体层之下且上述第1半导体层之上，
上述第7电极的下端位于上述第3半导体层之下且上述第1半导体层之上，
上述第8电极的下端位于上述第3半导体层之下且上述第1半导体层之上。
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