CN104979340B - 半导体结构与静电放电防护电路 - Google Patents

Abstract

本发明公开了一种半导体结构及静电放电防护电路。半导体结构包括一装置结构，包括一第一阱区、一第二阱区、一源极、一漏极、一延伸掺杂区、与一栅极。第二阱区具有相反于第一阱区的导电型。漏极具有与源极相同的导电型。源极与漏极分别形成在第一阱区与第二阱区中。延伸掺杂区邻接漏区并延伸至漏极的下方，且具有与漏极相同的导电型。栅极配置在第一阱区上。

Description

半导体结构与静电放电防护电路

技术领域

本发明是有关于一种半导体结构，且特别是有关于一种半导体结构及一种静电放电防护电路。

背景技术

半导体装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机等等的元件中。随着应用的增加，对于半导体装置的需求也趋向较小的尺寸、较大的电路密度。在近几十年间，半导体业界持续缩小半导体装置的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。

近年节省能源IC为半导体装置发展重点之一，能源管理IC常用LDMOS或EDMOS作为开关。举例来说，为了提高半导体装置例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极金属氧化物半导体(EDMOS)的崩溃电压(breakdown voltage；BVdss)，一种方法是降低漏极区的掺杂浓度或增加漂移长度。

静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常系几安培。因此，一旦ESD产生的电流流过半导体装置，半导体装置通常会由于高能量的密度而被损坏。故当通过机械、人体在半导体装置中产生静电电荷时，ESD防护装置必须提供放电路径以避免半导体装置受到损坏。

发明内容

根据一实施例，公开一种半导体结构，包括一装置结构，包括一第一阱区、一第二阱区、一源极、一漏极、一延伸掺杂区、与一栅极。第二阱区具有相反于第一阱区的导电型。漏极具有与源极相同的导电型。源极与漏极分别形成在第一阱区与第二阱区中。延伸掺杂区邻接漏区并延伸至漏极的下方，且具有与漏极相同的导电型。栅极配置在第一阱区上。

根据另一实施例，公开一种静电放电防护电路，包括一第一金属氧化物半导体装置与一第二金属氧化物半导体装置。第一金属氧化物半导体装置与第二金属氧化物半导体装置各包括一源极、一漏极、一有源基体与一栅极。栅极配置于源极与漏极之间的有源基体上。一较高电压端耦接至第一金属氧化物半导体装置与第二金属氧化物半导体装置的漏极。一较低电压端耦接至第一金属氧化物半导体装置的源极与栅极。第一金属氧化物半导体装置的有源基体耦接至第二金属氧化物半导体装置的源极。

根据又另一实施例，公开一种半导体结构，包括一第一装置结构与一第二装置结构。第一装置结构与一第二装置结构各包括一第一阱区及/或一第二阱区、一源极、一漏极、与一栅极。源极与漏极的导电型相同于第二阱区，并相反于第一阱区。栅极配置在源极与漏极之间的第一阱区上。第一装置结构的源极、第二装置结构的源极与漏极配置在共享的第一阱区中。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体结构的剖面示意图。

图2绘示根据一实施例的半导体结构的上视图。

图3绘示根据一实施例的静电放电防护电路。

图4绘示根据一实施例的半导体结构的剖面示意图。

图5绘示根据一实施例的半导体结构的剖面示意图。

图6绘示根据一实施例的半导体结构的剖面示意图。

图7绘示根据一实施例的静电放电防护电路

图8绘示根据一实施例的半导体结构的剖面示意图。

【符号说明】

102：第一装置结构

104：第一阱区

106：第二阱区

108：源极

110：漏极

112：栅极

114：延伸掺杂区

116：掺杂接触

118：半导体基底

120：栅介电质

122：栅电极

124：较薄介电部分

126：较厚介电部分

128：第二装置结构

130：源极

132：漏极

134：栅极

136：掺杂接触

138：栅介电质

140：栅电极

142：导电接触

144：隔离结构

146：电阻

148：电容

150、156：介电层

152、154：导电膜

158：较高电压端

160：较低电压端

162：有源基体

164、166：电极

168、768：节点

170：有源基体

172：节点

174：导电元件

676：二极管

678：掺杂阱

680、682：掺杂接触

784、788：电极

890：埋掺杂层

具体实施方式

图1绘示根据一实施例的半导体结构的剖面示意图。图2绘示根据一实施例的半导体结构的上视图。

同时参照图1与图2，第一装置结构102可包括第一阱区104、第二阱区106、源极108、漏极110、栅极112、延伸掺杂区114与掺杂接触116。第二阱区106可形成在导电型相反的半导体基底118上。第一阱区104可利用掺杂工艺形成在导电型相反的第二阱区106中。具有相同导电型的源极108与漏极110分别形成在第一阱区104与第二阱区106中。

栅极112形成在源极108与漏极110之间的第一阱区104与第二阱区106上。一实施例中，栅极112包括栅介电质120与形成在栅介电质120上的栅电极122。栅介电质120包括邻近源极108的较薄介电部分124，与邻近漏极110的较厚介电部分126。举例来说，较薄介电部分124可以沉积、热成长、或其他合适的方式形成。较厚介电部分126并不限于场氧化技术(FOX)形成的结构，也可为浅沟道隔离(S TI)，或以及他的方式形成。其他实施例中，栅介电质120可任意的选用薄的、厚的、或部分厚的介电材料例如氧化物等。

与漏极110导电型相同的延伸掺杂区114可以掺杂的方式形成邻接于漏极110并延伸至漏极110的下方。一实施例中，延伸掺杂区114的下表面是位于栅介电质120的较厚介电部分126的下表面下方。掺杂接触116形成在第一阱区104中，并具有与第一阱区104相同的导电型。

第二装置结构128可包括第一阱区104、源极130、漏极132、栅极134与掺杂接触136。形成在第一阱区104中的源极130与漏极132具有相反于第一阱区104的导电型。栅极134形成在源极130与漏极132之间的第一阱区104上。栅极134包括栅介电质138与形成在栅介电质138上的栅电极140。栅介电质138并不限于薄的介电材料，亦可使用厚的介电材料，例如氧化物等。掺杂接触136形成在第一阱区104中，并具有与第一阱区104相同的导电型。掺杂接触136与源极130上可具有共享的导电接触142。

如图1与图2所示，第一装置结构102的源极108、第二装置结构128的源极130与漏极132配置在共享的第一阱区104中。隔离结构144可用以分开第一装置结构102与第二装置结构128。隔离结构144并不限于场氧化技术(FOX)形成的结构，也可为浅沟道隔离(S TI)，或以及他的方式形成。半导体结构更包括电阻146与电容148。举例来说，电阻146可包括多晶硅、或其他合适的材料，并可配置在介电层150上。电容148可为导电膜152、154之间夹设介电层156的结构，例如多晶硅-绝缘体-多晶硅电容(PIP capacitor)。电容148耦接至电阻146与第二装置结构128的栅极134。第二装置结构128的源极130耦接至掺杂接触116与掺杂接触136。

一实施例中，第一装置结构102为延伸漏极金属氧化物半导体(EDMOS)装置，第二装置结构128为低压(LV)的金属氧化物半导体装置，用作静电放电防护装置。举例来说，在第一装置结构102与第二装置结构128皆为N型MOS装置的例子中，较高电压端(high pin)158耦接至电容148、第一装置结构102的漏极110、及第二装置结构128的漏极132，较低电压端(1ow pin)160耦接至电阻146、及第一装置结构102的源极108与栅极112。

第一装置结构102的源极108侧具有导电型相反的第一阱区104(例如P导电型)，其可用作抬起(pick-up)结构，能提升静电放电防护效能。从漏极110的下表面往下延伸的延伸掺杂区114(具有相同导电型)，可驱使静电放电往次表面(sub-surface)流动，能提升静电放电防护效能。缩减漏极110与第一阱区104之间的第二阱区106宽度(或通道长度)可降低第一装置结构102的崩溃电压与触发电压。实施例中，是使用第二装置结构128调整静电放电防护装置的触发电压，以使静电放电防护装置在受到静电放电时能轻易地被触发。举例来说，触发电压可通过改变第二装置结构128的宽度与长度作调整。

图3绘示根据一实施例的静电放电防护电路，其可表示如图1与图2所示的半导体结构。较高电压端158耦接至第一装置结构102(第一金属氧化物半导体装置)与第二装置结构128(第二金属氧化物半导体装置)的漏极110、漏极132。较低电压端160耦接至第一装置结构102的源极108与栅极112。第一装置结构102的有源基体162(包括如图1所示的第一阱区104与第二阱区106)耦接至第二装置结构128的源极130。电容148的相对两电极164、166分别耦接至第二装置结构128的漏极132与栅极134。电阻146的相对两侧分别耦接至第一装置结构102的源极108与第二装置结构128的栅极134。电容148与电阻146串联在较高电压端158与较低电压端160之间，电容148与电阻146之间的节点168(共享电压)耦接第二装置结构128的栅极134。第二装置结构128的有源基体170(包括图1所示的第一阱区104)与源极130耦接至节点172(共享电压)。

图4绘示根据一实施例的半导体结构的剖面示意图，其与图1的半导体结构的差异在于，移除图1的导电元件174，可使得第二装置结构128的第一阱区104作用为电阻。

图5绘示根据一实施例的半导体结构的剖面示意图，其与图4的半导体结构的差异在于，移除图4的掺杂接触136。

图6绘示根据一实施例的半导体结构的剖面示意图，其与图1的半导体结构的差异说明如下。图1的电阻146是以二极管676取代。二极管676包括掺杂阱678与形成在掺杂阱678中的掺杂接触680、682。掺杂阱678可通过注入工艺形成在第一阱区104中。掺杂阱678具有与第一阱区104相同的导电型，并通过第二阱区106分开自第一阱区104。一实施例中，掺杂接触680具有相同于掺杂阱678的导电型，例如P导电型。掺杂接触682具有不同于掺杂阱678的导电型，例如N导电型。

图7绘示根据一实施例的静电放电防护电路，其可表示如图6所示的半导体结构。图7与图3所示的静电放电防护电路的差异说明如下。图3的电阻146是以二极管676取代。二极管676的相对两电极784、788分别耦接至第一装置结构102(第一金属氧化物半导体装置)的源极108与第二装置结构128(第二金属氧化物半导体装置)的栅极134。电容148与二极管676，串联在较高电压端158与较低电压端160之间。电容148与二极管676之间的节点768耦接第二装置结构128的栅极134。

图8绘示根据一实施例的半导体结构的剖面示意图，其与图1的半导体结构的差异说明如下。第二阱区106包括导电型(例如N导电型)相同的埋掺杂层890，形成在导电型相反的半导体基底118上。包括埋掺杂层890的第二阱区106可对于第一阱区104造成隔离作用。埋掺杂层890可利用外延工艺形成，然不限于此。埋掺杂层890的概念亦可应用至其他实施例中。省略图1的延伸掺杂区114。

根据实施例的半导体结构(静电放电防护电路)可对于高压装置提供有效率的静电放电防护。

实施例中，半导体结构可以标准的工艺形成，而不需要额外的掩模。各掺杂元件可适当地以注入工艺或外延工艺形成。掺杂接触为重掺杂的区域，或以其他导电性佳的结构。导电接触可为任意导电性佳的结构，例如金属硅化物、金属等。多晶材料可以单一多晶(single poly)、或双多晶(double poly)工艺形成。举例来说，可使用单一多晶工艺形成MOS电容结构，以取代PIP电容。各元件之间的电性连接可透过导电元件例如导电线、导电插塞、导电层(如M1、M2)等达成。公开的介电质、绝缘物、隔离物可包括氧化物例如氧化硅、氮化物例如氮化硅、或其他可造成电性隔离的合适材料。延伸掺杂区可适当地选择使用。第一装置结构的第一阱区可以导电型相反于第二阱区的体掺杂区(body doped)取代，使得第一装置结构作用为具有横向扩散金氧半场效晶体管(lateral diffusion MOS；LDMOS)特性的静电放电防护装置。一些实施例中，当在第一装置结构与第二装置结构皆为P型MOS装置，上述公开的较高压电压端与较低压电压端是分别反转成较低压电压端与较高压电压端。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构，包括一装置结构，包括：

一第一阱区；

一第二阱区，具有相反于该第一阱区的导电型；

一源极；

一漏极，具有与该源极相同的导电型，该源极与该漏极分别形成在该第一阱区与该第二阱区中；

一延伸掺杂区，邻接该漏极并延伸至该漏极的下方，且具有与该漏极相同的导电型；以及

一栅极，配置在该第一阱区上；

其中，该栅极包括栅介电质与形成在栅介电质上的栅电极，栅介电质包括邻近源极的较薄介电部分与邻近漏极的较厚介电部分，该延伸掺杂区的下表面是位于该栅介电质的下表面下方。

2.根据权利要求1所述的半导体结构，其中该装置结构用作N型延伸漏极金属氧化物半导体(EDMOS)装置。

3.一种静电放电防护电路，包括一第一金属氧化物半导体装置与一第二金属氧化物半导体装置，使用第二金属氧化物半导体装置调整该静电放电防护电路的触发电压，以使该静电放电防护电路在受到静电放电时能轻易地被触发，其中该第一金属氧化物半导体装置与该第二金属氧化物半导体装置各包括：

一源极；

一漏极；

一有源基体；以及

一栅极，配置于该源极与该漏极之间的该有源基体上，其中一较高电压端耦接至该第一金属氧化物半导体装置与该第二金属氧化物半导体装置的该些漏极，一较低电压端耦接至该第一金属氧化物半导体装置的该源极与该栅极，该第一金属氧化物半导体装置的该有源基体耦接至该第二金属氧化物半导体装置的该源极；

其中，在该第一金属氧化物半导体装置与该第二金属氧化物半导体装置之间具有一隔离结构，用以分开该第一金属氧化物半导体装置与该第二金属氧化物半导体装置。

4.根据权利要求3所述的静电放电防护电路，更包括一电容与一电阻，该电容的相对两电极分别耦接至该第二金属氧化物半导体装置的该漏极与该栅极，该电阻的相对两侧分别耦接至该第一金属氧化物半导体装置的该源极与该第二金属氧化物半导体装置的该栅极，电容与电阻串联在该较高电压端与该较低电压端之间，该电容与该电阻之间的一节点耦接该第二金属氧化物半导体装置的该栅极。

5.根据权利要求3所述的静电放电防护电路，更包括一电容与一二极管，串联在该较高电压端与该较低电压端之间，该电容与该二极管之间的一节点耦接该第二金属氧化物半导体装置的该栅极。

6.一种半导体结构，包括一第一装置结构与一第二装置结构，使用第二装置结构调整该半导体结构的触发电压，以使该半导体结构在受到静电放电时能轻易地被触发，其中该第一装置结构与该第二装置结构各包括：

一第一阱区及/或一第二阱区；

一源极；

一漏极，该源极与该漏极的导电型相同于该第二阱区，并相反于该第一阱区；以及

一栅极，配置在该源极与该漏极之间的该第一阱区上，其中该第一装置结构的该源极、该第二装置结构的该源极、与该第二装置结构的该漏极配置在共享的该第一阱区中；

其中，在该第一装置结构与该第二装置结构之间具有一隔离结构，用以分开该第一装置结构与该第二装置结构。

7.根据权利要求1或6所述的半导体结构，其中该半导体结构是用作静电放电防护装置。

8.根据权利要求6所述的半导体结构，更包括一电阻或电容，耦接至该第二装置结构的该栅极，该第一装置结构为延伸漏极金属氧化物半导体(EDMOS)装置，该第二装置结构为金属氧化物半导体装置。

9.根据权利要求6所述的半导体结构，更包括一二极管，其相对两电极的其中之一耦接至该第二装置结构的该栅极，该第一装置结构为延伸漏极金属氧化物半导体(EDMOS)装置，该第二装置结构为金属氧化物半导体装置。