TWI582947B

TWI582947B - 半導體結構與靜電放電防護電路

Info

Publication number: TWI582947B
Application number: TW103112068A
Authority: TW
Inventors: 陳永初; 陳信良
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-04-01
Filing date: 2014-04-01
Publication date: 2017-05-11
Also published as: TW201539709A

Description

半導體結構與靜電放電防護電路

本發明是有關於一種半導體結構，且特別是有關於一種靜電放電防護電路。

半導體裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦等等之元件中。隨著應用的增加，對於半導體裝置的需求也趨向較小的尺寸、較大的電路密度。在近幾十年間，半導體業界持續縮小半導體裝置的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

近年節省能源IC為半導體裝置發展重點之一，能源管理IC常用LDMOS或EDMOS作為開關。舉例來說，為了提高半導體裝置例如橫向雙擴散金屬氧化半導體(LDMOS)或延伸汲極金屬氧化半導體(EDMOS)的崩潰電壓(breakdown voltage；BVdss)，一種方法係降低汲極區的摻雜濃度或增加漂移長度。

靜電放電(ESD)係不同物體與靜電電荷累積之間靜電電荷轉移的現象。ESD發生的時間非常的短暫，只在幾個奈米秒的程度之內。ESD事件中產生非常高的電流，且電流值通常係幾安培。因此，一旦ESD產生的電流流過半導體裝置，半導體裝置通常會由於高能量的密度而被損壞。故當藉由機械、人體在半導體裝置中產生靜電電荷時，ESD防護裝置必須提供放電路徑以避免半導體裝置受到損壞。

根據一實施例，揭露一種半導體結構，包括一裝置結構，包括一第一井區、一第二井區、一源極、一汲極、一延伸摻雜區、與一閘極。第二井區具有相反於第一井區的導電型。汲極具有與源極相同的導電型。源極與汲極分別形成在第一井區與第二井區中。延伸摻雜區鄰接汲區並延伸至汲極的下方，且具有與汲極相同的導電型。閘極配置在第一井區上。

根據另一實施例，揭露一種靜電放電防護電路，包括一第一金屬氧化半導體裝置與一第二金屬氧化半導體裝置。第一金屬氧化半導體裝置與第二金屬氧化半導體裝置各包括一源極、一汲極、一主動基體與一閘極。閘極配置於源極與汲極之間的主動基體上。一較高電壓端耦接至第一金屬氧化半導體裝置與第二金屬氧化半導體裝置的汲極。一較低電壓端耦接至第一金屬氧化半導體裝置的源極與閘極。第一金屬氧化半導體裝置的主動基體耦接至第二金屬氧化半導體裝置的源極。

根據又另一實施例，揭露一種半導體結構，包括一第一裝置結構與一第二裝置結構。第一裝置結構與一第二裝置結構各包括一第一井區及/或一第二井區、一源極、一汲極、與一閘極。源極與汲極的導電型相同於第二井區，並相反於第一井區。閘極配置在源極與汲極之間的第一井區上。第一裝置結構的源極、第二裝置結構的源極與汲極配置在共用的第一井區中。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧第一裝置結構

104‧‧‧第一井區

106‧‧‧第二井區

108‧‧‧源極

110‧‧‧汲極

112‧‧‧閘極

114‧‧‧延伸摻雜區

116‧‧‧摻雜接觸

118‧‧‧半導體基底

120‧‧‧閘介電質

122‧‧‧閘電極

124‧‧‧較薄介電部分

126‧‧‧較厚介電部分

128‧‧‧第二裝置結構

130‧‧‧源極130

132‧‧‧汲極

134‧‧‧閘極

136‧‧‧摻雜接觸

138‧‧‧閘介電質

140‧‧‧閘電極

142‧‧‧導電接觸

144‧‧‧隔離結構

146‧‧‧電阻

148‧‧‧電容

150‧‧‧介電層

152‧‧‧導電膜

154‧‧‧導電膜

156‧‧‧介電層

158‧‧‧較高電壓端

160‧‧‧較低電壓端

162‧‧‧主動基體

164‧‧‧電極

166‧‧‧電極

168、768‧‧‧節點

170‧‧‧主動基體

172‧‧‧節點

174‧‧‧導電元件

676‧‧‧二極體

678‧‧‧摻雜井

680‧‧‧摻雜接觸

682‧‧‧摻雜接觸

784‧‧‧電極

788‧‧‧電極

890‧‧‧埋摻雜層

第1圖繪示根據一實施例之半導體結構的剖面示意圖。

第2圖繪示根據一實施例之半導體結構的上視圖。

第3圖繪示根據一實施例之靜電放電防護電路。

第4圖繪示根據一實施例之半導體結構的剖面示意圖。

第5圖繪示根據一實施例之半導體結構的剖面示意圖。

第6圖繪示根據一實施例之半導體結構的剖面示意圖。

第7圖繪示根據一實施例之靜電放電防護電路

第8圖繪示根據一實施例之半導體結構的剖面示意圖。

第1圖繪示根據一實施例之半導體結構的剖面示意圖。第2圖繪示根據一實施例之半導體結構的上視圖。

同時參照第1圖與第2圖，第一裝置結構102可包括第一井區104、第二井區106、源極108、汲極110、閘極112、延伸摻雜區114與摻雜接觸116。第二井區106可形成在導電型相反的半導體基底118上。第一井區104可利用摻雜製程形成在導電型相反的第二井區106中。具有相同導電型的源極108與汲極110分別形成在第一井區104與第二井區106中。

閘極112形成在源極108與汲極110之間的第一井區104與第二井區106上。一實施例中，閘極112包括閘介電質120與形成在閘介電質120上的閘電極122。閘介電質120包括鄰近源極108的較薄介電部分124，與鄰近汲極110的較厚介電部分126。舉例來說，較薄介電部分124可以沉積、熱成長、或其他合適的方式形成。較厚介電部分126並不限於場氧化技術(FOX)形成的結構，也可為淺溝槽隔離(STI)，或以及他的方式形成。其他實施例中，閘介電質120可任意的選用薄的、厚的、或部分厚的介電材料例如氧化物等。

與汲極110導電型相同的延伸摻雜區114可以摻雜的方式形成鄰接於汲極110並延伸至汲極110的下方。一實施例中，延伸摻雜區114的下表面係位於閘介電質120的較厚介電部分126的下表面下方。摻雜接觸116形成在第一井區104中，並具有與第一井區104相同的導電型。

第二裝置結構128可包括第一井區104、源極130、汲極132、閘極134與摻雜接觸136。形成在第一井區104中的源極130與汲極132具有相反於第一井區104的導電型。閘極134形成在源極130與汲極132之間的第一井區104上。閘極134包括閘介電質138與形成在閘介電質138上的閘電極140。閘介電質138並不限於薄的介電材料，亦可使用厚的介電材料，例如氧化物等。摻雜接觸136形成在第一井區104中，並具有與第一井區104相同的導電型。摻雜接觸136與源極130上可具有共用的導電接觸142。

如第1圖與第2圖所示，第一裝置結構102的源極108、第二裝置結構128的源極130與汲極132配置在共用的第一井區104中。隔離結構144可用以分開第一裝置結構102與第二裝置結構128。隔離結構144並不限於場氧化技術(FOX)形成的結構，也可為淺溝槽隔離(STI)，或以及他的方式形成。半導體結構更包括電阻146與電容148。舉例來說，電阻146可包括多晶矽、或其他合適的材料，並可配置在介電層150上。電容148可為導電膜152、154之間夾設介電層156的結構，例如多晶矽-絕緣體-多晶矽電容(PIP capacitor)。電容148耦接至電阻146與第二裝置結構128的閘極134。第二裝置結構128的源極130耦接至摻雜接觸116與摻雜接觸136。

一實施例中，第一裝置結構102為延伸汲極金屬氧化半導體(EDMOS)裝置，第二裝置結構128為低壓(LV)的金屬氧化半導體裝置，用作靜電放電防護裝置。舉例來說，在第一裝置結構102與第二裝置結構128皆為N型MOS裝置的例子中，較高電壓端(high pin)158耦接至電容148、第一裝置結構102的汲極110、及第二裝置結構128的汲極132，較低電壓端(low pin)160耦接至電阻146、及第一裝置結構102的源極108與閘極112。

第一裝置結構102的源極108側具有導電型相反的第一井區104(例如P導電型)，其可用作抬起(pick-up)結構，能提升靜電放電防護效能。從汲極110之下表面往下延伸的延伸摻雜區114(具有相同導電型)，可驅使靜電放電往次表面(sub-surface)流動，能提升靜電放電防護效能。縮減汲極110與第一井區104之間的第二井區106寬度(或通道長度)可降低第一裝置結構102的崩潰電壓與觸發電壓。實施例中，係使用第二裝置結構128調整靜電放電防護裝置的觸發電壓，以使靜電放電防護裝置在受到靜電放電時能輕易地被觸發。舉例來說，觸發電壓可藉由改變第二裝置結構128的寬度與長度作調整。

第3圖繪示根據一實施例之靜電放電防護電路，其可表示如第1圖與第2圖所示的半導體結構。較高電壓端158耦接至第一裝置結構102(第一金屬氧化半導體裝置)與第二裝置結構128(第二金屬氧化半導體裝置)的汲極110、汲極132。較低電壓端160耦接至第一裝置結構102的源極108與閘極112。第一裝置結構102的主動基體162(包括如第1圖所示的第一井區104與第二井區106)耦接至第二裝置結構128的源極130。電容148之相對兩電極164、166分別耦接至第二裝置結構128的汲極132與閘極134。電阻146之相對兩側分別耦接至第一裝置結構102的源極108與第二裝置結構128的閘極134。電容148與電阻146串聯在較高電壓端158與較低電壓端160之間，電容148與電阻146之間的節點168(共用電壓)耦接第二裝置結構128的閘極134。第二裝置結構128的主動基體170(包括第1圖所示的第一井區104)與源極130耦接至節點172(共用電壓)。

第4圖繪示根據一實施例之半導體結構的剖面示意圖，其與第1圖之半導體結構的差異在於，移除第1圖的導電元件174，可使得第二裝置結構128的第一井區104作用為電阻。

第5圖繪示根據一實施例之半導體結構的剖面示意圖，其與第4圖之半導體結構的差異在於，移除第4圖的摻雜接觸136。

第6圖繪示根據一實施例之半導體結構的剖面示意圖，其與第1圖之半導體結構的差異說明如下。第1圖的電阻146係以二極體676取代。二極體676包括摻雜井678與形成在摻雜井678中的摻雜接觸680、682。摻雜井678可藉由佈植製程形成在第一井區104中。摻雜井678具有與第一井區104相同的導電型，並藉由第二井區106分開自第一井區104。一實施例中，摻雜接觸680具有相同於摻雜井678的導電型，例如P導電型。摻雜接觸682具有不同於摻雜井678的導電型，例如N導電型。

第7圖繪示根據一實施例之靜電放電防護電路，其可表示如第6圖所示的半導體結構。第7圖與第3圖所示之靜電放電防護電路的差異說明如下。第3圖的電阻146係以二極體676取代。二極體676之相對兩電極784、788分別耦接至第一裝置結構102(第一金屬氧化半導體裝置)的源極108與第二裝置結構128(第二金屬氧化半導體裝置)的閘極134。電容148與二極體 676，串聯在較高電壓端158與較低電壓端160之間。電容148與二極體676之間的節點768耦接第二裝置結構128的閘極134。

第8圖繪示根據一實施例之半導體結構的剖面示意圖，其與第1圖之半導體結構的差異說明如下。第二井區106包括導電型(例如N導電型)相同的埋摻雜層890，形成在導電型相反的半導體基底118上。包括埋摻雜層890的第二井區106可對於第一井區104造成隔離作用。埋摻雜層890可利用磊晶製程形成，然不限於此。埋摻雜層890的概念亦可應用至其他實施例中。省略第1圖的延伸摻雜區114。

根據實施例之半導體結構(靜電放電防護電路)可對於高壓裝置提供有效率的靜電放電防護。

實施例中，半導體結構可以標準的製程形成，而不需要額外的光罩。各摻雜元件可適當地以佈植製程或磊晶製程形成。摻雜接觸為重摻雜的區域，或以其他導電性佳的結構。導電接觸可為任意導電性佳的結構，例如金屬矽化物、金屬等。多晶材料可以單一多晶(single poly)、或雙多晶(double poly)製程形成。舉例來說，可使用單一多晶製程形成MOS電容結構，以取代PIP電容。各元件之間的電性連接可透過導電元件例如導電線、導電插塞、導電層(如M1、M2)等達成。揭露的介電質、絕緣物、隔離物可包括氧化物例如氧化矽、氮化物例如氮化矽、或其他可造成電性隔離的合適材料。延伸摻雜區可適當地選擇使用。第一裝置結構的第一井區可以導電型相反於第二井區的體摻雜區(body doped)取代，使得第一裝置結構作用為具有橫向擴散金氧半場效電晶體(lateral diffusion MOS；LDMOS)特性的靜電放電防護裝置。一些實施例中，當在第一裝置結構與第二裝置結構皆為P型MOS裝置，上述揭露的較高壓電壓端與較低壓電壓端係分別反轉成較低壓電壓端與較高壓電壓端。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。