JP6334438B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、ダイオードを内蔵する場合がある。ＭＯＳＦＥＴがオフ状態の間、例えば、電流は内蔵されたダイオードの順方向に流れる。ダイオードに対する印加電圧が反転し、ダイオードに逆方向電圧が印加されると、ダイオード内に蓄積された電子はドレイン電極に排出され、正孔はソース電極に排出される。このようなダイオード内に蓄積されたキャリアの排出が行われている状態は、逆回復状態とよばれる。逆回復状態では、排出されるキャリアによって電流が流れる。半導体装置内部に流れる電流の密度が高くなると、半導体装置の破壊が生じる場合がある。
特開２０１４−６７７５３号公報
本発明が解決しようとする課題は、逆回復状態における半導体装置の破壊を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１電極と、第２電極と、第３電極と、第１絶縁部と、第２絶縁部と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第２導電形の第５半導体領域と、第４電極と、を有する。第１電極は、第１方向に延びている。第２電極は、第１電極部分と第２電極部分とを有する。第１電極部分は、第１方向に延びている。第２電極部分は、第１方向と交差する第２方向に延び、第１方向において複数設けられている。第２電極は、第１電極と離間して設けられている。第３電極は、第１電極および第２電極と離間して設けられている。第２半導体領域は、第１半導体領域の上に設けられ、第３電極と絶縁部を介して対面する。第３半導体領域は、第２半導体領域の上に選択的に設けられている。第４半導体領域は、第１半導体領域の上に設けられ、第１方向において隣り合う第１電極部分の間に位置する。第５半導体領域は、第４半導体領域の上に選択的に設けられ、第４半導体領域よりも高い不純物濃度を有する。第４電極は、第３半導体領域の上に設けられ、第４半導体領域、第５半導体領域、第１電極、および第２電極と電気的に接続されている。
第１実施形態に係る半導体装置を表す平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図１のＣ部分を拡大した平面図である。 図１のＤ部分を拡大した平面図である。 図１のＥ−Ｅ´断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態の変形例に係る半導体装置を表す断面図である。 第２実施形態に係る半導体装置を表す平面図である。 図１４のＡ−Ａ´断面図である。 図１４のＢ−Ｂ´断面図である。 図１４のＣ−Ｃ´断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの表面に対して平行な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第１方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋は、ｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
第１実施形態に係る半導体装置１００について、図１〜図５を用いて説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ´断面図である。
図３は、図１のＢ−Ｂ´断面図である。
図４は、図１のＣ部分を拡大した平面図である。
図５は、図１のＤ部分を拡大した平面図である。
図６は、図１のＥ−Ｅ´断面図である。
なお、図１では、半導体層Ｓ中に設けられた、第１絶縁部２１、第２絶縁部２２、および第３絶縁部２３のみが表され、その他の構成要素については省略されている。
図４では、絶縁層２４、ソース電極３１、第１絶縁部２１の一部、および第２絶縁部２２の一部が省略されている。
図５では、絶縁層２４、ソース電極３１、第２絶縁部２２の一部、および第３絶縁部２３の一部が省略されている。
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置１００は、ｎ＋形ドレイン領域１と、ｎ−形（第１導電形）の半導体領域２（第１半導体領域）と、ｐ形（第２導電形）のベース領域３（第２半導体領域）と、ｎ＋形ソース領域４（第３半導体領域）と、ｐ＋形コンタクト領域５（第８半導体領域）と、ｐ−形半導体領域６（第４半導体領域）と、ｐ＋形半導体領域７（第５半導体領域）と、ｐ−形半導体領域８（第６半導体領域）と、ｎ＋形半導体領域９（第７半導体領域）と、ゲート電極１１と、フィールドプレート電極１２（第２電極）と、ゲート電極１４（第３電極）と、フィールドプレート電極１５（第１電極）と、ゲート電極１６と、フィールドプレート電極１７と、第１絶縁部２１と、第２絶縁部２２と、第３絶縁部２３と、ドレイン電極３０と、ソース電極３１（第４電極）と、を有する。
図１に表すように、半導体装置１００は、半導体層Ｓ中に設けられた、第１絶縁部２１、複数の第２絶縁部２２、および第３絶縁部２３を有する。第１絶縁部２１、複数の第２絶縁部２２、および第３絶縁部２３は、Ｘ方向において互いに離間している。
第１絶縁部２１は、複数の第１絶縁部分２１ａと、第２絶縁部分２１ｂと、を有する。
第３絶縁部２３は、複数の第３絶縁部分２３ｃと、第４絶縁部分２３ｄと、を有する。
第１絶縁部分２１ａおよび第３絶縁部分２３ｃはＹ方向において複数設けられ、第１絶縁部分２１ａおよび第３絶縁部分２３ｃのそれぞれはＸ方向に延びている。第２絶縁部分２１ｂおよび第４絶縁部分２３ｄは、Ｙ方向に延びている。
Ｘ方向において、第１絶縁部２１と第３絶縁部２３の間には、複数の第２絶縁部２２が設けられ、それぞれの第２絶縁部２２はＹ方向に延びている。
図２に表すように、半導体層Ｓは、表面Ｓ１と裏面Ｓ２を有する。ソース電極３１は、半導体層Ｓの表面Ｓ１の側に設けられ、ドレイン電極３０は、半導体層Ｓの裏面Ｓ２の側に設けられている。
ｎ＋形ドレイン領域１は、半導体層Ｓ中の裏面Ｓ２の側に設けられている。ｎ＋形ドレイン領域１は、ドレイン電極３０と電気的に接続されている。ｎ−形半導体領域２は、ｎ＋形ドレイン領域１の上に設けられている。
ｐ形ベース領域３は、ｎ−形半導体領域２の上に選択的に設けられている。ｐ形ベース領域３は、Ｘ方向において複数設けられ、それぞれのｐ形ベース領域３は、ゲート電極１１に沿ってＹ方向に延びている。また、それぞれのｐ形ベース領域３は、第１絶縁部２１と第２絶縁部２２の間、第２絶縁部２２同士の間、または第２絶縁部２２と第３絶縁部２３の間に設けられている。
図２および図４に表すように、ｎ＋形ソース領域４は、ｐ形ベース領域３の上に選択的に設けられている。ｎ＋形ソース領域４はそれぞれのｐ形ベース領域３の上において複数設けられ、それぞれのｎ＋形ソース領域４はＹ方向に延びている。
図４および図５に表すように、ｐ＋形コンタクト領域５は、ｐ形ベース領域３の上に選択的に設けられている。ｐ＋形コンタクト領域５は、それぞれのｐ形ベース領域３の上において、隣り合うｎ＋形ソース領域４の間に設けられている。それぞれのｐ＋形コンタクト領域５はＹ方向に延びている。
ゲート電極１１およびＦＰ電極１２は、Ｘ方向において互いに離間して設けられている。
ゲート電極１１は、Ｘ方向において、ＦＰ電極１２と、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域４の一部と、の間に設けられている。ゲート電極１１およびＦＰ電極１２と、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域４と、の間には、第１絶縁部２１が設けられている。
図２〜図４に表すように、ＦＰ電極１２は、第１電極部分１２ａと、第２電極部分１２ｂと、を有する。第１電極部分１２ａは、Ｙ方向において複数設けられ、それぞれの第１電極部分１２ａは、Ｘ方向に延びている。第２電極部分１２ｂは、Ｙ方向に延びている。第１電極部分１２ａは第２電極部分１２ｂに接している。
第１電極部分１２ａと第２電極部分１２ｂは、Ｘ方向において互いに離間して設けられていてもよい。すなわち、第１電極部分１２ａと第２電極部分１２ｂとの間に、第１絶縁部２１の一部が設けられていてもよい。
ゲート電極１４およびＦＰ電極１５は、Ｘ方向において互いに離間して設けられている。ゲート電極１４およびＦＰ電極１５は、Ｙ方向に延び、ＦＰ電極１５は、Ｘ方向において隣り合うゲート電極１４の間に設けられている。第２電極部分１２ｂは、Ｘ方向において、複数の第１電極部分１２ａと、ゲート電極１４およびＦＰ電極１５と、の間に位置している。
ゲート電極１４およびＦＰ電極１５と、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域４と、の間には、第２絶縁部２２が設けられている。ゲート電極１４は、Ｘ方向において第２絶縁部２２を介して、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域４の一部と対面している。ＦＰ電極１５の一部は、Ｘ方向において第２絶縁部２２を介して、ｎ−形半導体領域２の一部と対面している。
ゲート電極１６およびＦＰ電極１７は、Ｘ方向において互いに離間して設けられている。
ゲート電極１６は、Ｘ方向において、ＦＰ電極１７と、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域４の一部と、の間に設けられている。第３絶縁部２３は、ゲート電極１６およびＦＰ電極１７のそれぞれと、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域４のそれぞれと、の間に、設けられている。
図２および図５に表すように、ＦＰ電極１７は、第３電極部分１７ｃと、第４電極部分１７ｄと、を有する。第３電極部分１７ｃはＹ方向において複数設けられ、それぞれの第３電極部分１７ｃはＸ方向に延びている。第４電極部分１７ｄは、Ｙ方向に延びている。第３電極部分１７ｃは第４電極部分１７ｄに接している。
ゲート電極１１、１４、および１６は、不図示のゲート電極パッドと電気的に接続されている。ＦＰ電極１２、１５、および１７は、ソース電極３１と電気的に接続されている。
ここで、図２および図３に表すように、隣り合うＦＰ電極１２同士の間のＹ方向における距離をＤ１、ＦＰ電極１２と１５の間のＸ方向における距離をＤ２、ＦＰ電極１５同士の間のＸ方向における距離をＤ３、ＦＰ電極１５と１７の間のＸ方向における距離をＤ４とする。それぞれのＦＰ電極は、例えば、距離Ｄ１〜Ｄ４が互いに等しくなるように設けられる。
また、図２および図３に表すように、ＦＰ電極１３とｎ−形半導体領域２の間に設けられた第１絶縁部２１のＹ方向における厚みをＴ１、ＦＰ電極１２とｎ−形半導体領域２との間の第１絶縁部２１のＸ方向における厚みをＴ２、ＦＰ電極１５とｎ−形半導体領域２との間の第２絶縁部２２のＸ方向における厚みをＴ３、ＦＰ電極１７とｎ−形半導体領域２との間の第３絶縁部２３のＸ方向における厚みをＴ４とする。第１絶縁部２１および各ＦＰ電極は、例えば、厚みＴ１〜Ｔ４が互いに等しくなるように、設けられる。
ｐ−形半導体領域６は、ｎ−形半導体領域２の上に選択的に設けられている。図３〜図５に表すように、ｐ−形半導体領域６は、Ｙ方向において隣り合う第１電極部分１２ａの間およびＹ方向において隣り合う第３電極部分１７ｃの間に設けられている。Ｘ方向においてｐ形ベース領域３とｐ−形半導体領域６との間には、第２絶縁部分２１ｂが設けられている。
図４および図５に表すように、第２電極部分１２ｂの一部および第４電極部分１７ｄの一部は、Ｘ方向において、ｐ−形半導体領域６とｐ形ベース領域３の間に設けられている。また、Ｚ方向から見た場合、第１電極部分１２ａとｐ−形半導体領域６、および第３電極部分１７ｃとｐ−形半導体領域６は、Ｙ方向において交互に設けられている。
すなわち、Ｙ方向において隣り合う第１電極部分１２ａ同士の間に設けられたｐ−形半導体領域６について、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置は、第１電極部分１２ａの少なくとも一部のＸ方向における位置と等しい。また、ｐ−形半導体領域６のＹ方向における位置は、隣り合う２つの第１電極部分１２ａのＹ方向における位置の間にある。
同様に、Ｙ方向において隣り合う第３電極部分１７ｃ同士の間に設けられたｐ−形半導体領域６について、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置は、第３電極部分１７ｃの少なくとも一部のＸ方向における位置と等しい。また、ｐ−形半導体領域６のＹ方向における位置は、隣り合う２つの第３電極部分１７ｃのＹ方向における位置の間にある。
ｐ−形半導体領域６の上には、ｐ＋形半導体領域７が選択的に設けられている。ｐ＋形半導体領域７は、Ｙ方向において複数設けられている。ｐ＋形半導体領域７は、ソース電極３１と電気的に接続されている。
図４〜図６に表すように、ｎ−形半導体領域２の上には、さらにｐ−形半導体領域８が設けられていてもよい。ｐ−形半導体領域８は、Ｘ方向およびＹ方向において複数設けられている。
図２〜図６に表すように、ｎ形半導体領域の上には、さらにｎ＋形半導体領域９が設けられていてもよい。ｎ＋形半導体領域９は、ｐ形ベース領域３、ｎ＋形ソース領域４、ｐ＋形コンタクト領域５、ｐ−形半導体領域６、ｐ＋形半導体領域７、およびｐ−形半導体領域８を囲むように、半導体装置１００の外周に環状に設けられている。
ｐ形ベース領域３の少なくとも一部、ｎ＋形ソース領域４の少なくとも一部、およびｐ＋形コンタクト領域５の少なくとも一部は、例えば図６に表すように、Ｙ方向において、ｐ−形半導体領域８の間に設けられる。
ｐ−形半導体領域６のｐ形不純物濃度は、例えば、ｐ−形半導体領域８のｐ形不純物濃度と等しい。または、ｐ−形半導体領域６のｐ形不純物濃度は、ｐ形ベース領域３のｐ形不純物濃度と等しくてもよい。
表面Ｓ１の上には、ソース電極３１が設けられている。各ゲート電極とソース電極３１の間には絶縁層が設けられ、それぞれのゲート電極は、ソース電極３１と電気的に分離されている。ソース電極３１は、ｎ＋形ソース領域４、ｐ＋形コンタクト領域５、およびｐ＋形半導体領域７と電気的に接続されている。ｐ形ベース領域３は、ｐ＋形コンタクト領域５を介してソース電極３１と電気的に接続されている。ｐ−形半導体領域６は、ｐ＋形半導体領域７を介してソース電極３１と電気的に接続されている。また、ソース電極３１は、ＦＰ電極１２、１５、および１７と電気的に接続されている。
ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極に閾値以上の電圧が加えられることでｐ形ベース領域３にチャネル（反転層）が形成され、ＭＯＳＦＥＴがオン状態となる。
次に、図７〜図１２を参照して、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図７〜図１２は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
なお、図７〜図１２の左側の図は、図４のＦ−Ｆ´線に対応する位置における製造工程を表す工程断面図であり、図７〜図１２の右側の図は、図４のＧ−Ｇ´線に対応する位置における製造工程を表す工程断面図である。
まず、ｎ＋形半導体基板（以下、基板という）１ａを用意する。続いて、基板１ａの上に、ｎ形不純物を添加しながらシリコンをエピタキシャル成長させ、ｎ−形半導体層２ａを形成する。ｎ形不純物としては、リンまたはヒ素を用いることができる。
次に、図７（ａ）に表すように、ｎ−形半導体層２ａに、開口ＯＰ１およびＯＰ２を形成する。開口ＯＰ１の一部は、Ｙ方向に延び、開口ＯＰ１の他の一部はＸ方向に延びている。開口ＯＰ２は、Ｙ方向に延びている。開口ＯＰ１およびＴ２は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。
次に、図７（ｂ）に表すように、開口ＯＰ１の内壁、開口ＯＰ２の内壁、およびｎ−形半導体層２ａの上に、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１の材料には、酸化シリコンを用いることができる。絶縁層ＩＬ１は、熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。
次に、開口ＯＰ１およびＴ２を埋め込むように、導電層を形成する。導電層は、例えばポリシリコンを含み、ＣＶＤ法を用いて形成される。このポリシリコンには、ｎ形不純物またはｐ形不純物が添加されていてもよい。ｐ形不純物としては、ボロンを用いることができる。
次に、図８（ａ）に表すように、導電層の一部を、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法により除去する。導電層は、例えば、その上端の位置が、ｎ−形半導体層２ａの上端の位置と等しくなるまで、エッチングされる。
この工程により、開口ＯＰ１内にＦＰ電極１２が形成され、開口ＯＰ２内にＦＰ電極１５が形成される。開口ＯＰ１のＹ方向に延びる部分に形成されたＦＰ電極１２は、開口ＯＰ１のＸ方向に延びる部分に形成されたＦＰ電極１２と、開口ＯＰ１内において繋がっている。
次に、図８（ｂ）に表すように、絶縁層ＩＬ１の一部を選択的に除去する。この工程により、ＦＰ電極１２の側壁、ＦＰ電極１５の側壁、開口ＯＰ１の内壁の一部、および開口ＯＰ２の内壁の一部、が露出する。絶縁層ＩＬ１の当該一部は、フッ化水素（ＨＦ）系のエッチング液を用いたウェットエッチング法により、除去することができる。
次に、図９（ａ）に表すように、熱酸化法を用いて、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、ＦＰ電極１２および１５の露出した部分と、開口ＯＰ１およびＴ２の内壁の露出した部分と、ｎ−形半導体層２ａの上面と、に形成される。
次に、絶縁層ＩＬ２の一部を覆うマスクＭ１を形成する。マスクＭ１は、開口ＯＰ１内に形成された絶縁層ＩＬ２の一部を覆っている。マスクＭ１の材料には、酸化シリコンを用いることができる。
次に、導電層を形成する。導電層は、例えば、ポリシリコンであり、ＣＶＤ法を用いて形成される。続いて、図９（ｂ）に表すように、開口ＯＰ１内の一部および開口ＯＰ２以外に形成された導電層の一部を、例えば、ＣＤＥ法により除去する。この工程により、ゲート電極１１および１４が形成される。
次に、絶縁層ＩＬ２および各ゲート電極を覆うように、絶縁層ＩＬ３を形成する。絶縁層ＩＬ３は、例えば、酸化シリコンを含み、ＣＶＤ法を用いて形成される。その後、ＲＩＥ法を用いて絶縁層ＩＬ３の一部を除去することで、図１０（ａ）に表すように、ｎ−形半導体層２ａの上面を露出させる。
この工程により、第１絶縁部２１、第２絶縁部２２、および第３絶縁部２３が形成される。すなわち、第１絶縁部２１、第２絶縁部２２、および第３絶縁部２３のそれぞれは、絶縁層ＩＬ１の一部、絶縁層ＩＬ２の一部、および絶縁層ＩＬ３の一部から構成される。
次に、ｎ−形半導体層２ａの上面の一部を覆うマスクＭ２を形成する。続いて、図１０（ｂ）に表すように、マスクＭ２を用いて、ｐ形不純物をｎ−形半導体層２ａの一部にイオン注入することで、ｐ形ベース領域３およびｐ−形半導体領域６を形成する。ｐ形ベース領域３およびｐ−形半導体領域６は、異なる工程で形成されてもよい。ｎ−形半導体層２ａのうち、ｐ形ベース領域３およびｐ−形半導体領域６以外の領域が、ｎ−形半導体領域２に相当する。
次に、ｎ−形半導体層２ａの上面の一部、ｐ形ベース領域３の上面の一部、およびｐ−形半導体領域６を覆うマスクＭ３を形成する。続いて、マスクＭ３を用いて、ｎ形不純物を、ｐ形ベース領域３の一部にイオン注入することで、図１１（ａ）に表すように、ｎ＋形ソース領域４を形成する。
次に、ｎ−形半導体層２ａの上面の一部、ｐ形ベース領域３の上面の一部、およびｐ−形半導体領域６の一部を覆うマスクＭ４を形成する。続いて、図１１（ｂ）に表すように、マスクＭ４を用いて、ｐ形不純物を、ｐ形ベース領域３の一部およびｐ−形半導体領域６の一部にイオン注入することで、ｐ＋形コンタクト領域５およびｐ＋形半導体領域７を形成する。
次に、ｎ＋形ソース領域４の上、ｐ＋形コンタクト領域５の上、およびｐ＋形半導体領域７の上に、これらの半導体領域と電気的に接続された導電層を形成する。この導電層をパターニングすることで、図１２（ａ）に表すように、ソース電極３１が形成される。
次に、基板１ａが所定の厚みになるまで、基板１ａの裏面を研磨する。この工程により、ｎ＋形ドレイン領域１が得られる。続いて、図１２（ｂ）に表すように、研磨された基板の裏面にドレイン電極３０を形成することで、半導体装置１００が得られる。
ここで、本実施形態の作用および効果について説明する。
本実施形態によれば、半導体装置の耐圧の低下を抑制しつつ、逆回復状態において半導体装置の破壊が生じる可能性を低減することができる。
この理由について、以下で比較例について言及しつつ説明する。当該比較例に係る半導体装置は、本実施形態に係る半導体装置と比べて、ｐ−形半導体領域６、ｐ＋形半導体領域７、第１電極部分１２ａ、および第３電極部分１７ｃを有していない。
ＭＯＳＦＥＴがオフ状態であり、ドレイン電極３０に対してソース電極３１に正の電圧が印加されている場合、ソース電極３１をアノード電極、ドレイン電極３０をカソード電極として、ｐ＋形コンタクト領域５とｎ＋形ドレイン領域１の間に順方向の電流が流れる。
その後、ドレイン電極３０に、ソース電極３１に対して正の電圧が印加されると、ｎ−形半導体領域２に蓄積されていたキャリアは、ドレイン電極３０およびソース電極３１のいずれかを通して排出される。具体的には、電子はドレイン電極３０を通して排出され、正孔はソース電極３１を通して排出される。
このとき、比較例に係る半導体装置の場合、ｎ−形半導体領域２の下にはｎ＋形ドレイン領域１およびドレイン電極３０が全面に亘って形成されているのに対して、ｎ−形半導体領域２の上には、ｐ＋形コンタクト領域５が半導体装置の中心部分（素子領域）に選択的に形成されている。具体的には、比較例に係る半導体装置の場合、ｐ＋形コンタクト領域５が、第１絶縁部２１と第２絶縁部２２の間、第２絶縁部２２同士の間、および第２絶縁部２２と第３絶縁部２３の間において、選択的に形成されている。
従って、正孔の排出による電流密度は、電子の排出による電流密度よりも高くなる。特に、素子領域の周りの、半導体装置の外周部分（終端領域）では、ｐ＋形半導体領域が設けられていないため、正孔が蓄積され、電流密度が高くなりやすい。
この点について、終端領域にｐ形半導体領域を設けて、正孔の排出を促進させることが考えられる。しかし、この方法は、半導体装置にＦＰ電極が設けられている場合、耐圧を低下させる原因となりうる。
具体的には、半導体装置がソース電極に接続されたＦＰ電極を有する場合、ＦＰ電極によって生じる電界により、ドリフト領域であるｎ−形半導体領域に空乏層が広がる。この空乏層により耐圧が改善され、その結果、改善された耐圧に応じてｎ−形半導体領域におけるｎ形不純物濃度を高くすることができる。
ｎ−形半導体領域におけるｎ形不純物濃度を高くすることで、オン抵抗を低減できる一方、ｎ−形半導体領域と接するｐ形半導体領域からドリフト領域に向かう空乏層が広がり難くなる。従って、比較例に係る半導体装置の外周部分にｐ形半導体領域を設けた場合、ＭＯＳＦＥＴがオフの状態において、このｐ形半導体領域とｎ−形半導体領域の間で空乏層が十分に広がらない。このため、ｐ形半導体領域が設けられた部分で破壊が生じてしまう可能性が高くなる。
これに対して、本実施形態では、Ｙ方向に延びる複数のゲート電極が設けられた領域の外側の領域に、Ｘ方向に延びる複数の第１電極部分１２ａが設けられている。そして、これらの第１電極部分１２ａの間にｐ−形半導体領域６およびｐ＋形半導体領域７を設けている。このような構成を採用することで、ＭＯＳＦＥＴがオフの状態において、第１電極部分１２ａによって生じる電界によりｎ−形半導体領域２に空乏層が広げることができる。このため、ｐ−形半導体領域６およびｐ＋形半導体領域７を設けた場合であっても、半導体装置の耐圧が低下することを抑制できる。
第３電極部分１７ｃについても同様に、第３電極部分１７ｃによって生じる電界によりｎ−形半導体領域２に空乏層が広がり、半導体装置の耐圧の低下が抑制される。
また、逆回復状態においては、ｐ−形半導体領域６を通してソース電極３１に効率的に正孔が排出されるため、電流密度の増加が抑制される。この結果、本実施形態によれば、半導体装置の耐圧の低下を抑制しつつ、逆回復状態において半導体装置の破壊が生じる可能性を低減することができる。
なお、ｐ−形半導体領域６は、第１電極部分１２ａ同士の間に位置している必要は無く、Ｚ方向から見た場合に、第１電極部分１２ａ同士の間に位置していればよい。すなわち、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置が、第１電極部分１２ａの少なくとも一部のＸ方向における位置と等しく、ｐ−形半導体領域６のＹ方向における位置が、隣り合う２つの第１電極部分１２ａのＹ方向における位置の間にあればよい。
ｐ−形半導体領域６と第３電極部分１７ｃとの関係についても同様に、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置が、第３電極部分１７ｃの少なくとも一部のＸ方向における位置と等しく、ｐ−形半導体領域６のＹ方向における位置が、隣り合う２つの第３電極部分１７ｃのＹ方向における位置の間にあればよい。
また、ＦＰ電極１２の少なくとも一部およびＦＰ電極１７の少なくとも一部が、第１絶縁部２１を介してＹ方向においてｎ−形半導体領域２と重なることで、ｎ−形半導体領域２のうちＦＰ電極１３の間に位置する領域において、空乏層をより広げやすくなる。このため、ｐ−形半導体領域６が設けられた領域において半導体装置の破壊が生じる可能性をより低減することができる。
ｐ形ベース領域３の上にｐ＋形コンタクト領域５が設けられ、ｐ−形半導体領域６の上にｐ＋形半導体領域７が設けられることで、逆回復状態における正孔の排出が効率的に行われ、電流密度の増加が抑制される。
第１絶縁部２１と第２絶縁部２２の間、第２絶縁部２２同士の間、および第３絶縁部２３の少なくともいずれかの間には、複数のｐ−形半導体領域８が設けられ、ｐ形ベース領域３およびｐ＋形コンタクト領域５は、ｐ−形半導体領域８の間に設けられている。ｐ−形半導体領域８を設けることで、半導体装置の耐圧を向上させることができる。
また、ｐ形ベース領域３、ｎ＋形ソース領域４、およびｐ−形半導体領域６を囲むｎ＋形半導体領域９が設けられていることで、ｐ形ベース領域３やｐ−形半導体領域６から半導体装置１００の外周に向かう空乏層の延びを抑制することができる。半導体装置１００の外周に向かう空乏層の延びが抑制されると、半導体装置１００における終端領域を小さくすることが可能となる。このため、終端領域における正孔の蓄積量を低減し、逆回復状態における電流密度を低減することが可能となる。
（第１実施形態の変形例）
第１実施形態に係る半導体装置１１０について、図１３を用いて説明する。
図１３は、第１実施形態の変形例に係る半導体装置１１０を表す断面図である。
本変形例に係る半導体装置１１０の平面図は、例えば、図１に表される平面図と同じである。図１３は、図１のＡ−Ａ´断面に対応する位置における半導体装置１１０の断面図である。
半導体装置１１０は、半導体装置１００との比較において、第２絶縁部２２に囲まれる電極の電位について、差異を有する。半導体装置１１０における当該電極以外の要素については、半導体装置１００と同様の構造を採用可能である。
図１３に表すように、半導体装置１１０は、第２絶縁部２２に囲まれた電極１４ａ、電極１４ｂ、およびＦＰ電極１５を有する。電極１４ａおよび電極１４ｂの構造については、半導体装置１００におけるゲート電極１４と同様の構造を採用可能である。電極１４ａは、ソース電極３１と電気的に接続されている。電極１４ｂは、ゲート電極として機能する電極である。ＦＰ電極１５は、半導体装置１００と同様に、ソース電極３１と電気的に接続されている。
本変形例においても、半導体装置１００と同様に、耐圧の低下を抑制しつつ、逆回復状態において半導体装置の破壊が生じる可能性を低減することができる。
また、本変形例に係る半導体装置１１０によれば、半導体装置１００に比べてゲート電極の数を減らすことができる。このため、半導体装置１００に比べてゲート電極の静電容量を低減し、スイッチング速度を向上させることが可能となる。
（第２実施形態）
第２実施形態に係る半導体装置２００について、図１４〜図１７を用いて説明する。
図１４は、第２実施形態に係る半導体装置２００を表す平面図である。
図１５は、図１４のＡ−Ａ´断面図である。
図１６は、図１４のＢ−Ｂ´断面図である。
図１７は、図１４のＣ−Ｃ´断面図である。
なお、図１４では、半導体層Ｓ中に設けられた、第１絶縁部２１、第２絶縁部２２、および第３絶縁部２３のみが表され、その他の構成要素については省略されている。
半導体装置２００は、半導体装置１００との比較において、第１絶縁部２１〜第３絶縁部２３のそれぞれに囲まれる電極について、差異を有する。半導体装置２００におけるこれらの電極以外の要素については、半導体装置１００と同様の構造を採用可能である。
図１４に表すように、半導体装置２００は、半導体装置１００と同様に、第１絶縁部２１、第２絶縁部２２、および第３絶縁部２３を有する。
図１５に表すように、半導体装置２００は、第１絶縁部２１に囲まれたＦＰ電極１２およびＦＰ電極１３と、第２絶縁部２２に囲まれたゲート電極１４およびＦＰ電極１５と、第３絶縁部２３に囲まれたＦＰ電極１７およびＦＰ電極１８と、を有する。ＦＰ電極１２、１３、１７、および１８は、ソース電極３１と電気的に接続されている。
ＦＰ電極１２は、第１電極部分１２ａと、第２電極部分１２ｂと、を有する。
ＦＰ電極１３は、第５電極部分１３ｅと、第６電極部分１３ｆと、を有する。
ＦＰ電極１２は、Ｚ方向において、ＦＰ電極１３とｎ−形半導体領域２の間に設けられている。第１電極部分１２ａおよび第５電極部分１３ｅは、Ｙ方向において複数設けられている。それぞれの第１電極部分１２ａおよびそれぞれの第５電極部分１３ｅは、Ｘ方向に延びている。第２電極部分１２ｂおよび第６電極部分１３ｆは、第２絶縁部分２１ｂに沿って、Ｙ方向に延びている。第１電極部分１２ａは第２電極部分１２ｂに接し、第５電極部分１３ｅは第６電極部分１３ｆに接している。
ゲート電極１４は、Ｘ方向において第２絶縁部２２を介して、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域４の少なくとも一部と対面している。ＦＰ電極１５の少なくとも一部は、Ｘ方向において第２絶縁部２２を介してｎ−形半導体領域２の一部と対面している。また、ＦＰ電極１５の少なくとも一部は、Ｚ方向において第２絶縁部２２を介して、ゲート電極１４の少なくとも一部と重なっている。第２電極部分１２ｂは、Ｘ方向において、複数の第１電極部分１２ａとＦＰ電極１５との間に設けられている。
ＦＰ電極１７は、第３電極部分１７ｃと、第４電極部分１７ｄと、を有する。ＦＰ電極１８は、第７電極部分１８ｇと、第８電極部分１８ｈと、を有する。ＦＰ電極１７は、Ｚ方向において、ＦＰ電極１８とｎ−形半導体領域２の間に設けられている。第３電極部分１７ｃおよび第７電極部分１８ｇは、Ｙ方向において複数設けられている。それぞれの第３電極部分１７ｃおよびそれぞれの第７電極部分１８ｇは、Ｘ方向に延びている。第４電極部分１７ｄおよび第８電極部分１８ｈは、第４絶縁部分２３ｄに沿って、Ｙ方向に延びている。第３電極部分１７ｃは第４電極部分１７ｄに接し、第７電極部分１８ｇは、第８電極部分１８ｈに接している。
ＦＰ電極１７は、Ｘ方向およびＹ方向において第３絶縁部２３を介してｎ−形半導体領域２の一部と対面している。ＦＰ電極１８は、Ｘ方向において第３絶縁部２３を介して、ｎ−形半導体領域２の一部、ｐ形ベース領域３、およびｎ＋形ソース領域４の少なくとも一部と対面している。第３絶縁部２３は、ＦＰ電極１７およびＦＰ電極１８のそれぞれと、ｎ−形半導体領域２、ｐ形ベース領域３、およびｎ＋形ソース領域４のそれぞれと、の間に設けられている。
なお、第１絶縁部２１に囲まれた領域には、ＦＰ電極１３が設けられておらず、ＦＰ電極１２のみが設けられていてもよい。同様に、第３絶縁部２３に囲まれた領域には、ＦＰ電極１８が設けられておらず、ＦＰ電極１７のみが設けられていてもよい。
図１６に表すように、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置は、第１電極部分１２ａの少なくとも一部のＸ方向における位置と等しい。ｐ−形半導体領域６のＹ方向における位置は、隣り合う２つの第１電極部分１２ａのＹ方向における位置の間にある。ｐ−形半導体領域６の少なくとも一部およびｐ＋形半導体領域７の少なくとも一部は、隣り合う第５電極部分１３ｅ同士の間に設けられている。
図１７に表すように、ｐ−形半導体領域６の少なくとも一部のＸ方向における位置は、第３電極部分１７ｃの少なくとも一部のＸ方向における位置と等しい。ｐ−形半導体領域６のＹ方向における位置は、隣り合う２つの第３電極部分１７ｃのＹ方向における位置の間にある。ｐ−形半導体領域６の少なくとも一部およびｐ＋形半導体領域７の少なくとも一部は、隣り合う第７電極部分１８ｇ同士の間に設けられている。
本実施形態においても、第１実施形態と同様に、耐圧の低下を抑制しつつ、逆回復状態において半導体装置の破壊が生じる可能性を低減することができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。実施形態に含まれる、例えば、ｎ＋形ドレイン領域、ｎ−形半導体領域、ｐ形ベース領域、ｎ＋形ソース領域、ｐ＋形コンタクト領域、ゲート電極、ドレイン電極、およびソース電極、などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０、２００…半導体装置 １…ｎ＋形ドレイン領域 ２…ｎ−形半導体領域 ３…ｐ形ベース領域 ４…ｎ＋形ソース領域 ５…ｐ＋形コンタクト領域 ６…ｐ−形半導体領域 ７…ｐ＋形半導体領域 ８…ｐ−形半導体領域 ９…ｎ＋形半導体領域 １１、１４、１６…ゲート電極 １２、１３、１５、１７、１８…フィールドプレート電極 ２１…第１絶縁部 ２２…第２絶縁部 ２３…第３絶縁部 ３０…ドレイン電極 ３１…ソース電極

Claims (9)

  1. 第１導電形の第１半導体領域と、
    第１方向に延びる第１電極と、
    前記第１方向に延びた第２電極部分と、
    前記第１方向と交差する第２方向に延び、前記第１方向において複数設けられた第１電極部分と、
    を有し、前記第１電極と離間して設けられた第２電極と、
    前記第１電極および前記第２電極と離間して設けられた第３電極と、
    前記第１半導体領域の上に設けられ、前記第３電極と絶縁部を介して対面する第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１方向において隣り合う前記第１電極部分の間に位置する第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられ、前記第４半導体領域よりも高い不純物濃度を有する第２導電形の第５半導体領域と、
    前記第３半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、前記第１電極、および前記第２電極と電気的に接続された第４電極と、
    を備えた半導体装置。
  2. 前記第１半導体領域の上に設けられた第２導電形の複数の第６半導体領域を備え、
    前記第６半導体領域の第２導電形の不純物濃度は、前記第２半導体領域の第２導電形の不純物濃度よりも低く、
    前記第２半導体領域は、前記第１方向において、前記第６半導体領域同士の間に設けられた請求項１記載の半導体装置。
  3. 前記第４半導体領域の第２導電形の不純物濃度は、前記第６半導体領域の第２導電形の不純物濃度と等しい請求項２記載の半導体装置。
  4. 前記第１半導体領域の上に設けられ、前記第２半導体領域、前記第３半導体領域、および前記第４半導体領域を囲む第１導電形の第７半導体領域をさらに備え、
    前記第７半導体領域の第１導電形の不純物濃度は、前記第１半導体領域の第１導電形の不純物濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 隣り合う前記第１電極部分の間の前記第１方向における距離は、前記第１電極と前記第２電極との間の前記第２方向における距離と等しい請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域の上に選択的に設けられた第２導電形の第８半導体領域をさらに備え、
    前記第８半導体領域の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度より高い請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第２方向に延び、前記第１方向において複数設けられた第３電極部分と、
    前記第１方向に延び、前記第２方向において前記複数の第３電極部分と前記第１電極との間に設けられた第４電極部分と、
    を有し、前記第１電極および前記第２電極と離間して設けられ、前記第４電極と電気的に接続された第５電極をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１電極、前記第３電極、前記第２半導体領域、および前記第３半導体領域は、前記第２方向において、互いに離間して複数設けられた請求項７記載の半導体装置。
  9. 第１導電形の第１半導体領域と、
    第１方向に延びる第１電極と、
    前記第１方向に延びた第２電極部分と、
    前記第１方向と交差する第２方向に延び、前記第１方向において複数設けられた第１
    電極部分と、
    を有し、前記第１電極と離間して設けられた第２電極と、
    前記第１電極および前記第２電極と離間して設けられた第３電極と、
    前記第１半導体領域の上に設けられ、前記第３電極と絶縁部を介して対面する第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１方向における位置が、隣り合う前記第１電極部分の前記第１方向における位置の間にある第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられ、前記第４半導体領域よりも高い不純物濃度を有する第２導電形の第５半導体領域と、
    前記第３半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、前記第１電極、および前記第２電極と電気的に接続された第４電極と、
    を備えた半導体装置。
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