JP7224979B2 - 半導体装置 - Google Patents

Description

実施形態は、概して半導体装置に関する。

電力制御などに使用される縦型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の半導体装置が知られている。

特許第５０１１８４３号公報

高性能の半導体装置を提供しようとするものである。

一実施形態による半導体装置は、半導体層と、第１電極と、第３電極と、第５電極と、を含む。上記半導体層は、第１軸と上記第１軸と垂直な第２軸を含んだ面に沿った第１面を有する。上記第１電極は、上記第１軸に沿って延びる。上記第３電極は、上記第２軸に沿って延びる。上記第５電極は、上記第１面の上方の第１層中に位置し、上記第１電極および上記第３電極と電気的に接続され、第１部分、第２部分、第３部分、および第４部分を含む。上記第１部分は上記第１電極と交わる。上記第２部分は上記第１電極と交わるとともに第１端において上記第１部分から独立している。上記第３部分は上記第３電極と交わる。上記第４部分は上記第３電極と交わるとともに第１端において上記第３部分から独立している。

図１は、第１実施形態の半導体装置の平面構造を示す。 図２は、第１実施形態の半導体装置の平面構造を示す。 図３は、第１実施形態の半導体装置の一部の断面構造を示す。 図４は、第１実施形態の半導体装置の一部の断面構造を示す。 図５は、第１実施形態の半導体装置の一部の断面構造を示す。 図６は、第１の参考用の半導体装置の平面の構造を示す。 図７は、第２の参考用の半導体装置の平面の構造を示す。 図８は、第２実施形態の半導体装置の平面構造を示す。 図９は、第２実施形態の半導体装置の平面構造を示す。 図１０は、第３実施形態の半導体装置の平面構造を示す。 図１１は、第３実施形態の半導体装置の平面構造を示す。 図１２は、第４実施形態の半導体装置の平面構造を示す。 図１３は、第４実施形態の半導体装置の平面構造を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。

以下の記述には、ｘｙｚ直交座標系が用いられる。

＜第１実施形態＞
図１および図２は、第１実施形態の半導体装置１の平面構造を示し、ｘｙ面に沿った構造を示す。半導体装置１は、例えば１つの半導体チップとして形成されており、後述の半導体基板（図示せぬ）を含むとともに半導体基板上に設けられた導電体および絶縁体を含む。図１および図２は、ｚ軸上の相違する座標について示す。図２は、図１よりも大きいｚ軸座標について示す。

図１に示されるように、半導体装置１のｘｙ面に沿った面は、矩形の形状を有し、ｙ軸に沿って並ぶ２つの辺ＬＥおよびＲＥ、ならびにｘ軸に沿って並ぶ２つの辺ＴＥおよびＢＥを含む。例えば、辺ＬＥ、ＲＥ、ＴＥ、およびＢＥは、半導体装置１のｘｙ面に沿った面のそれぞれ、左辺、右辺、上辺、下辺である。

半導体装置１は、第１領域Ｒ１および第２領域Ｒ２を含む。第１領域Ｒ１および第２領域Ｒ２は、ｘｙ面に沿って広がり、互いに重なり合わない。例えば、半導体装置１のｘｙ面に沿った全体の面は、第１領域Ｒ１および第２領域Ｒ２に分割されている。第１領域Ｒ１は半導体装置１のｘｙ面に沿った全体の面のうちの上側の部分を占め、第２領域Ｒ２は半導体装置１のｘｙ面に沿った全体の面のうちの下側の部分を占める。

半導体装置１は、複数のゲート電極１１および複数のフィールドプレート（ＦＰ）電極１２を含む。ゲート電極１１は、ｘ軸に沿って延びるものとｙ軸に沿って延びるものを含み、ＦＰ電極１２は、ｘ軸に沿って延びるものとｙ軸に沿って延びるものを含む。ｙ軸に沿って延びるゲート電極１１およびＦＰ電極１２は、ｘ軸に沿って間隔を有して並び、ｘ軸に沿って延びるゲート電極１１およびＦＰ電極１２は、ｙ軸に沿って間隔を有して並ぶ。

１つのＦＰ電極１２と２つのゲート電極１１は、１つの電極セットＧを構成する。各電極セットＧにおいて、２つのゲート電極１１は、１つのＦＰ電極１２を挟む。全ての電極セットＧのうち、第１領域Ｒ１中の電極セットＧは電極セットＧ１と称され、第２領域Ｒ２中の電極セットＧは電極セットＧ２と称される。

電極セットＧ１は、ｙ軸に沿って延び、ｘ軸に沿って左辺ＬＥと右辺ＲＥの間に亘って並ぶ。電極セットＧ１は、電極セットＧ１ＬおよびＧ１Ｓからなる。電極セットＧ１Ｌは、電極セットＧ１Ｓより長い。すなわち、電極セットＧ１Ｌ中のゲート電極１１およびＦＰ電極１２は、電極セットＧ１Ｓ中のゲート電極１１およびＦＰ電極１２よりも長い。

電極セットＧ１Ｌは、全電極セットのＧ１のうちの第１領域Ｒ１の左側の部分に位置し、電極セットＧ１Ｓは、全ての電極セットＧ１のうちの第１領域Ｒ１の右側の部分に位置する。電極セットＧ１ＳとＧ１Ｌの境界は、例えば後述のゲートパッド２１の或る部分の縁に一致する。

電極セットＧ１Ｌは、上辺ＴＥの極近傍の位置と、第１領域Ｒ１および第２領域Ｒ２の境界の位置とに亘って延びる。電極セットＧ１Ｌの少なくともＦＰ電極１２が、上辺ＴＥの極近傍の位置と、第１領域Ｒ１および第２領域Ｒ２の境界の位置とに亘って延びていればよく、電極セットＧ１Ｌのゲート電極１１は、両端において電極セットＧ１ＬのＦＰ電極１２よりも短くても良い。

電極セットＧ１Ｓは、第１領域Ｒ１のｙ軸上の中央よりも上辺ＴＥの近くの位置と、第１領域Ｒ１および第２領域Ｒ２の境界の位置とに亘って延びる。電極セットＧ１Ｓの少なくともＦＰ電極１２が、第１領域Ｒ１のｙ軸上の中央よりも上辺ＴＥの近くの位置と、第１領域Ｒ１および第２領域Ｒ２の境界の位置とに亘って延びていればよく、電極セットＧ１Ｓのゲート電極１１は、両端において電極セットＧ１ＳのＦＰ電極１２よりも短くてもよい。

電極セットＧ１ＬおよびＧ１Ｓの下端は、例えば、ｙ軸上の同じ座標に位置する。

電極セットＧ２は、ｘ軸に沿って、左辺ＬＥの極近傍の位置と右辺ＲＥの極近傍の位置とに亘って延びる。電極セットＧ２の少なくともＦＰ電極１２が、左辺ＬＥの極近傍の位置と右辺ＲＥの極近傍の位置とに亘って延びていればよく、電極セットＧ２のゲート電極１１は両端において電極セットＧ２のＦＰ電極１２よりも短くてもよい。また、電極セットＧ２は、ｙ軸に沿って、第１領域Ｒ１と第２領域Ｒ２の境界から下辺ＢＥまでの領域の全体に亘って並ぶ。

各ゲート電極１１は、コンタクト１４を介して、ゲートパッド２１と接続されている。各ＦＰ電極１２は、コンタクト１５を介してソースパッド２２と接続されている。ゲートパッド２１の形状およびＦＰ電極１２の形状、ならびにコンタクト１４および１５の位置については、後に詳述される。

図１および図２に、特に図２に示されるように、半導体装置１は、ゲートパッド２１およびソースパッド２２を含む。ゲートパッド２１およびソースパッド２２は、ｘｙ面に沿って広がり、互いに間隔を有しており、互いに接触しておらず、互いに電気的に絶縁されている。

ゲートパッド２１は、全てのゲート電極１１および全てのＦＰ電極１２の各々の２つの端の位置において全てのゲート電極１１および全てのＦＰ電極１２を横切るような形状および配置を有するパターンを有する。以下、そのような形状のゲートパッド２１の一例が記述される。

ゲートパッド２１は、第１部分２１ａ、第２部分２１ｂ、第３部分２１ｃ、第４部分２１ｄ、第５部分２１ｅ、第６部分２１ｆ、および第７部分２１ｇを含む。

第１部分２１ａは、矩形の形状を有し、半導体装置１の右上の角に位置する。第１部分２１ａの上辺は、半導体装置１の上辺ＴＥに沿う。第１部分２１ａの右辺は、半導体装置１の右辺ＲＥに沿い、例えば半導体装置１の右辺ＲＥ上に位置する。第１部分２１ａの左辺は、最も右端の電極セットＧ１Ｌと最も左端の電極セットＧ１Ｓの境界の延長線上に位置する。第１部分２１ａの下辺は、電極セットＧ１Ｓの上端に面する。

第２部分２１ｂは、矩形の形状を有し、半導体装置１の上辺ＴＥに沿って延び、上辺ＴＥと間隔を有する。第２部分２１ｂの右辺は、第１部分２１ａの左辺と接続されている。第２部分２１ｂは、電極セットＧ１ＬのＦＰ電極１２のそれぞれの上辺より若干下に位置する。第２部分２１ｂは、全ての電極セットＧ１Ｌを横切って延びる。第２部分２１ｂの左辺は、例えば、電極セットＧ１Ｌの最も左のゲート電極１１の右辺よりも左側に位置する。

第３部分２１ｃは、矩形の形状を有し、半導体装置１の右辺ＲＥに沿って延びる。第３部分２１ｃの上辺は、第１部分２１ａの下辺と接続されている。第３部分２１ｃの下辺は、電極セットＧ１（Ｇ１ＬおよびＧ１Ｓ）のゲート電極１１およびＦＰ電極１２のそれぞれの下辺より若干上に位置する。

第４部分２１ｄは、矩形の形状を有し、ｘ軸に沿って延びる。第４部分２１ｄの右辺は、第３部分２１ｃの左辺と接続されている。第４部分２１ｄは、第１部分２１ａの下辺に面する。第４部分２１ｄは、全ての電極セットＧ１Ｓを横切って延びる。第４部分２１ｄの左辺は、例えば、最も右の電極セットＧ１Ｌと最も左の電極セットＧ１Ｓの境界の延長線上に位置する。

第５部分２１ｅは、矩形の形状を有し、ｘ軸に沿って延びる。第５部分２１ｅの右辺は、第３部分２１ｃの左辺と接続されている。第５部分２１ｅは、電極セットＧ１（Ｇ１ＬおよびＧ１Ｓ）のＦＰ電極１２のそれぞれの下辺より若干上に位置する。第５部分２１ｅの左辺は、例えば、最も左のゲート電極１１と半導体装置１の左辺ＬＥとの間に位置し、電極セットＧ２のゲート電極１１およびＦＰ電極１２のそれぞれの左辺より若干右に位置する。

第６部分２１ｆは、矩形の形状を有し、半導体装置１の右辺ＲＥに沿って延び、右辺ＲＥと間隔を有する。第６部分２１ｆの上辺は、第３部分２１ｃの下辺と接続されている。第６部分２１ｆは、電極セットＧ２のＦＰ電極１２のそれぞれの右辺より若干左に位置する。第６部分２１ｆは、全ての電極セットＧ２を横切って延びる。第６部分２１ｆの下辺は、例えば、電極セットＧ２の最も下のゲート電極１１の上辺よりも下側に位置する。

第７部分２１ｇは、矩形の形状を有し、半導体装置１の左辺ＬＥに沿って延び、左辺ＬＥと間隔を有する。第７部分２１ｇの上辺は、第５部分２１ｅの下辺と接続されている。第７部分２１ｇは、電極セットＧ２のＦＰ電極１２のそれぞれの左辺より若干右に位置する。第７部分２１ｇは、全ての電極セットＧ２を横切って延びる。第７部分２１ｇの下辺は、例えば、電極セットＧ２の最も下のゲート電極１１の上辺よりも下側に位置する。

ソースパッド２２は、例えば、半導体装置１のｘｙ面に沿った領域のうち、ゲートパッド２１との境界におけるゲートパッド２１との間隔の領域、および半導体装置１の上辺ＵＥ、下辺ＢＥ、右辺ＲＥ、およびＬＥとの間隔の領域を除いて、ゲートパッド２１により覆われていない領域を覆うパターンを有する。以下、そのような形状のソースパッド２２の一例が記述される。

ソースパッド２２は、第１部分２２ａ、第２部分２２ｂ、第３部分２２ｃ、第４部分２２ｄ、第５部分２２ｅ、第６部分２２ｆ、第７部分２２ｇ、第８部分２２ｈ、および第９部分２２ｉを含む。

第１部分２２ａは、矩形の形状を有し、半導体装置１の上辺ＴＥに沿って延びる。第１部分２２ａは、半導体装置１の上辺ＴＥと、ゲートパッド２１の第１部分２１ａとの間に位置する。第１部分２２ａの右辺は、例えば、ゲートパッド２１の第１部分２１ａの左辺に面し、第１部分２２ａの下辺は、例えば、ゲートパッド２１の第２部分２１ｂの上辺に面する。第１部分２２ａの左辺は、ゲートパッド２１の第２部分２１ｂの左辺よりも、半導体装置１の左辺ＬＥに近い位置に位置し、例えば、半導体装置１の左辺に面する。第１部分２２ａは、全ての電極セットＧ１ＬのＦＰ電極１２のそれぞれの上辺と重なっており、さらに全ての電極セットＧ１Ｌのゲート電極１１のそれぞれの上辺とも重なっていてもよい。

第２部分２２ｂは、矩形の形状を有し、ゲートパッド２１の第２部分２１ｂの左辺と半導体装置１の左辺ＬＥとの間に位置する。第２部分２２ｂの上辺は、ソースパッド２２の第１部分２２ａの下辺と接続されている。第２部分２２ｂの左辺は、例えば、半導体装置１の左辺ＬＥに面する。

第３部分２２ｃは、矩形の形状を有し、ゲートパッド２１の第２部分２１ｂと第５部分２１ｅとの間で広がる。第３部分２２ｃの左辺は、半導体装置１の左辺ＬＥに沿って延び、例えば、半導体装置１の左辺ＬＥに面する。第３部分２２ｃの上辺は、例えば、第２部分２２ｂの下辺と接続されている。第３部分２２ｃの右辺は、部分的にゲートパッド２１の第１部分２１ａの左辺に面し、第３部分２２ｃの上辺は、ゲートパッド２１の第２部分２１ｂに面する。第３部分２２ｃは、全ての電極セットＧ１Ｌと重なっている。

第４部分２２ｄは、矩形の形状を有し、第３部分２２ｃ、およびゲートパッド２１の第１部分２１ａ、第３部分２１ｃ、ならびに第４部分２１ｄにより囲まれた領域に位置する。第４部分２２ｄの上辺、右辺、および下辺は、それぞれ、ゲートパッド２１の第１部分２１ａ、第３部分２１ｃ、および第４部分２１ｄに面する。第４部分２２ｄの左辺は、第３部分２２ｃの右辺と接続されている。第４部分２２ｄは、全ての電極セットＧ１ＳのＦＰ電極１２のそれぞれの上辺と重なっており、さらに全ての電極セットＧ１Ｓのゲート電極１１のそれぞれの上辺とも重なっていてもよい。

第５部分２２ｅは、矩形の形状を有し、第３部分２２ｃ、およびゲートパッド２１の第３部分２１ｃ、第４部分２１ｄ、ならびに第５部分２１ｅにより囲まれた領域に位置する。第５部分２２ｅの上辺、右辺、および下辺は、それぞれ、ゲートパッド２１の第４部分２１ｄ、第３部分２１ｃ、および第５部分２１ｅに面する。第５部分２２ｅの左辺は、第３部分２２ｃの右辺と接続されている。第５部分２２ｅは、全ての電極セットＧ１Ｓと重なっている。

第６部分２２ｆは、矩形の形状を有し、第３部分２２ｃ、ゲートパッド２１の第７部分２１ｇ、および半導体装置１の左辺ＬＥならびに下辺ＢＥにより囲まれた領域に位置する。第６部分２２ｆの左辺は、例えば、半導体装置１の左辺ＬＥに面する。第６部分２２ｆの上辺は、第３部分２２ｃの下辺と接続されている。第６部分２２ｆの右辺は、ゲートパッド２１の第７部分２１ｇに面する。第６部分２２ｆは、全ての電極セットＧ２のＦＰ電極１２のそれぞれの左辺と重なっており、さらに全ての電極セットＧ２のゲート電極１１のそれぞれの左辺とも重なっていてもよい。

第７部分２２ｇは、矩形の形状を有し、半導体装置１の下辺ＢＥに沿って延び、半導体装置１の左辺ＬＥと右辺ＲＥに亘って延びる。第７部分２２ｇの下辺、左辺、および右辺は、それぞれ、例えば、半導体装置１の下辺ＢＥ、左辺ＬＥ、および右辺ＲＥに面する。第７部分２２ｇの上辺は、部分的に第６部分２２ｆの下辺と接続されており、部分的にゲートパッド２１の第６部分２１ｆの下辺および第７部分２１ｇの下辺に面する。

第８部分２２ｈは、矩形の形状を有し、第７部分２２ｇ、およびゲートパッド２１の第５部分２１ｅ、第６部分２１ｆ、ならびに第７部分２１ｇにより囲まれた領域に位置する。第８部分２２ｈの下辺は、第７部分２２ｇの上辺と接続されている。第８部分２２ｈの上辺、右辺、および左辺は、それぞれ、ゲートパッド２１の第５部分２１ｅ、第６部分２１ｆ、ならびに第７部分２１ｇに面する。第８部分２２ｈは、全ての電極セットＧ２と重なっている。また、第８部分２２ｈは、全ての電極セットＧ１のＦＰ電極１２のそれぞれの下辺と重なっており、さらに全ての電極セットＧ１のゲート電極１１のそれぞれの下辺とも重なっていてもよい。

第９部分２２ｉは、矩形の形状を有し、第７部分２２ｇ、ゲートパッド２１の第３部分２１ｃおよび第６部分２１ｆ、ならびに半導体装置１の右辺により囲まれた領域に位置する。第９部分２２ｉの右辺は、例えば、半導体装置１の右辺ＲＥに面する。第９部分２２ｉの上辺および左辺は、それぞれ、ゲートパッド２１の第３部分２１ｃの下辺および第６部分２１ｆの右辺に面する。第９部分２２ｉの下辺は、第７部分２２ｇの上辺と接続されている。第９部分２２ｉは、全ての電極セットＧ２のＦＰ電極１２のそれぞれ右辺と重なっており、さらに、全ての電極セットＧ２のゲート電極１１のそれぞれ右辺とも重なっていてもよい。

各コンタクト１４は、ゲートパッド２１と１つのゲート電極１１とが交わる位置に位置し、ゲートパッド２１と当該ゲート電極１１とを接続する。各ゲート電極１１は、両端の２ケ所においてゲートパッド２１の一部と重なっており、２ケ所においてゲートパッド２１とコンタクト１４を介して接続されている。

各コンタクト１５は、ソースパッド２２と１つのＦＰ電極１２とが交わる位置に位置し、ソースパッド２２と当該ＦＰ電極１２とを接続する。各ＦＰ電極１２の両端は、ゲートパッド２１の外側に位置し、各ＦＰ電極１２は両端のゲートパッド２１の外側の部分の２ケ所でコンタクト１５を介してソースパッド２２と接続されている。

ゲートパッド２１はここまで記述されたようなパターンおよび形状を有しており、このため、ゲートパッド２１に印可された信号は以下の経路でゲートパッド２１の端に到達する。第１部分２１ａは、例えば半導体装置１の外部から供給される信号を受け取る。受け取られた信号は、第２部分２１ｂで左に進んで、第２部分２１ｂの左辺に到達し、この過程で、信号は全ての電極セットＧ１Ｌのそれぞれのゲート電極１１の上側のコンタクト１４の位置を通過する。また、受け取られた信号は、第４部分２１ｄの左辺に到達し、この過程で、信号は全ての電極セットＧ１Ｓのそれぞれのゲート電極１１の上側のコンタクト１４の位置を通過する。また、受け取られた信号は、第３部分２１ｃおよび第６部分２１ｆで下に進んで第６部分２１ｆの下辺に到達し、この過程で、信号は全ての電極セットＧ２のそれぞれのゲート電極１１の右側のコンタクト１４の位置を通過する。

第１部分２１ａで受け取られた信号はまた、第３部分２１ｃで下に進み、第５部分２１ｅで左に進んで第５部分２１ｅの左辺に達し、第７部分２１ｇで下に進んで第７部分２１ｇの下辺に達する。この過程で、信号は、全ての電極セットＧ１のそれぞれのゲート電極１１の下側のコンタクト１４の位置を通過し、全ての電極セットＧ２のそれぞれのゲート電極１１の左側のコンタクト１４の位置を通過する。

図３は、第１実施形態の半導体装置１の一部の断面構造を示し、図１および図２のＩＩＩ－ＩＩＩ線に沿った断面を示す。

図３に示されるように、ドレイン電極３１の上面上に半導体３２が設けられている。半導体３２は、シリコン基板およびシリコンのエピタキシャル層を含む。半導体３２は、ｎ^＋型ドレイン領域３４、ｎ^－型ドリフト領域３５、ｐ型ベース領域３６、ｎ^＋型ソース領域３７、およびｐ^＋型コンタクト領域３８含む。導電型を示す「ｎ」または「ｐ」の上付き文字「＋」および「－」は、相対的なキャリア濃度を示す。例えば、ｎ^－型の領域、ｎ型の領域、ｎ^＋型の領域は、この順でより高いキャリア濃度を有する。キャリア濃度は、当該キャリア濃度を有する領域が、ｎ型不純物およびｐ型不純物の両方を含んでいる場合、ｐ型不純物によって相殺される分のｎ型不純物を除いたｎ型不純物の濃度を指す。ｐ型についても同様であり、ｎ型不純物についての記述の中の「ｎ」と「ｐ」を置換した記述が、ｐ型についての記述として当てはまる。

ｎ^＋型ドレイン領域３４は、ドレイン電極３１の上面上に位置し、例えば、シリコン基板中に位置する。半導体３２のうち、ｎ^＋型ドレイン領域３４以外の部分は、例えばエピタキシャル層である。

半導体３２は、複数のトレンチ４１によって上面から部分的に除去された形状を有する。トレンチ４１の底は、ｎ^－型ドリフト領域３５中に位置し、ｎ^＋型ドレイン領域３４と接していない。各トレンチ４１は、後に詳述されるように１つの電極セットＧを内包する。よって、トレンチ４１は、図１および図２を参照して記述されるように電極セットＧが配置されることを可能にする形状および配置を有する。電極セットＧ１（Ｇ１ＬおよびＧ１Ｓ）を内包するトレンチ４１は、ｘｙ面において、電極セットＧ１と同じく、第１領域Ｒ１中に位置し、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。電極セットＧ２を内包するトレンチ４１は、ｘｙ面において、電極セットＧ２と同じく、第２領域Ｒ２中に位置し、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。

各トレンチ４１中に、２つのゲート電極１１および１つのＦＰ電極１２が設けられている。ＦＰ電極１２は、トレンチ４１の中央または中央近傍に位置し、ｚ軸に沿って、トレンチ４１の開口の位置（半導体３２の上面）より低い位置から、トレンチ４１の底より高い位置に亘って延びる。

各トレンチ４１中で、２つのゲート電極１１は、ＦＰ電極１２の両側に位置する。一方のゲート電極１１は、ＦＰ電極１２とトレンチ４１の左側の縁との間に位置する。もう一方のゲート電極１１は、ＦＰ電極１２とトレンチ４１の右側の縁との間に位置する。ＦＰ電極１２は、ｚ軸に沿って、トレンチ４１の開口の位置（半導体３２の上面）より低い位置と、ｎ^－型ドリフト領域３５よりの上面の近傍の位置とに亘る。

トレンチ４１の、ＦＰ電極１２とゲート電極１１以外の領域は絶縁体４２を設けられている。すなわち、ＦＰ電極１２とｎ^－型ドリフト領域３５との間には絶縁体４２の一部が位置し、ＦＰ電極１２と各ゲート電極１１との間の領域には絶縁体４２の別の一部が位置する。また、各ゲート電極１１とｐ型ベース領域３６との間には絶縁体４２の一部が位置する。さらに、ＦＰ電極１２の上面およびゲート電極１１の上面は絶縁体４２の一部により覆われている。

各ｐ型ベース領域３６は、２つの電極セットＧの間に位置し、すなわち、左側の電極セットＧ中の右側のゲート電極１１と、右側の電極セットＧ中の左側のゲート電極１１との間に位置する。ｐ型ベース領域３６は、底面においてｎ^－型ドリフト領域３５の上面に接し、左端において左側の電極セットＧ中の右側のゲート電極１１と絶縁体４２の一部を介して面し、右端において右側の電極セットＧ中の左側のゲート電極１１と絶縁体４２の一部を介して面する。ｐ型ベース領域３６は、隣のトレンチ４１に沿ってｘ軸またはｙ軸に沿って延びる。

各ｐ型ベース領域３６の上側に２つのｎ^＋型ソース領域３７が間隔を有して位置する。ｎ^＋型ソース領域３７の底はｐ型ベース領域３６と接する。左側のｎ^＋型ソース領域３７は、左端において左側の電極セットＧ中の右側のゲート電極１１と絶縁体４２の一部を介して面する。右側のｎ^＋型ソース領域３７は、右端において右側の電極セットＧ中の左側のゲート電極１１と絶縁体４２の一部を介して面する。ｎ^＋型ソース領域３７は、隣のトレンチ４１に沿ってｘ軸またはｙ軸に沿って延びる。

各ｐ型ベース領域３６の上側には、１つのｐ^＋型コンタクト領域３８が位置している。ｐ^＋型コンタクト領域３８の底は、下部および側部において対応する１つのｐ型ベース領域３６に接しており、例えば、ｐ型ベース領域３６と対応するｎ^＋型ソース領域３７との境界よりも低い位置に位置する。

各トレンチ４１中の絶縁体４２の上面上には、絶縁体４３が位置する。隣り合う絶縁体４３は、ｐ^＋型コンタクト領域３８の上方で間隔を有している。

ソースパッド２２は絶縁体４３の上面上に位置する部分と、隣り合う絶縁体４３の間の部分とを含む。ソースパッド２２は、隣り合う絶縁体４３の各間の領域において、ｐ^＋型コンタクト領域３８と接する。

図４は、第１実施形態の半導体装置１の一部の断面構造を示し、図１および図２のＩＶ－ＩＶ線に沿った断面を示す。図４に示されるように、各コンタクト１４は、接続されるゲート電極１１の上方に位置する。絶縁体４２および４３は、ゲート電極１１の上方において部分的に除去されており、この部分においてコンタクト１４は上面においてゲートパッド２１の底面と接続されているとともに底面において対応するゲート電極１１の上面と接続されている。

図５は、第１実施形態の半導体装置１の一部の断面構造を示し、図１および図２のＶ－Ｖ線に沿った断面を示す。図５に示されるように、各コンタクト１５は、接続されるＦＰ電極１２の上方に位置する。絶縁体４２および４３は、ＦＰ電極１２の上方において部分的に除去されており、この部分においてコンタクト１５は上面においてソースパッド２２の底面と接続されているとともに底面において対応するＦＰ電極１２の上面と接続されている。

第１実施形態によれば、以下に記述されるように、反りが抑制されるとともに配線長の短い半導体装置１が実現されることができる。

半導体装置１は、２方向、特に直交する２方向に延びる電極セットＧを含む。このため、電極セットＧが１方向に延びる場合のように応力が同じ方向に集中することが抑制され、半導体装置１のチップの反りが抑制されることができる。

応力の集中の緩和のために電極セットＧを２方向に沿って配置するために、第１実施形態のように、半導体装置１の面を２つの領域（例えば、第１領域Ｒ１と第２領域Ｒ２）に分け、一方の領域では電極セットＧを第１方向に沿って配置し、他方の領域では電極セットＧを第２方向に沿って配置することが考えられる。このように配置された電極セットＧと接続されることが可能なゲートパッド２１およびソースパッド２２の形状には、いくつかの可能性が考えられる。全ての電極セットＧと両端において重なるようにゲートパッドを配置し、ゲートパッドが配置されていない個所にソースパッドが広がるように配置される必要がある。

図６は、第１の参考用の半導体装置１００の平面の構造を示し、ゲートパッド１１０およびソースパッド１２０を示す。ゲートパッド１１０は第１実施形態のゲートパッド２１に対応し、ソースパッド１２０は第１実施形態のソースパッド２２に対応する。ゲートパッド１１０は、第１実施形態のゲートパッド２１の第１部分２１ａと同様の矩形状の部分１００ａを含み、さらに、第１領域Ｒ１の周囲および第２領域Ｒ２の周囲を囲むパターンを有する。このような形状のゲートパッド１１０に基づいてソースパッド１２０を配置しようとすると、ソースパッド１２０は、第１領域Ｒ１においてゲートパッド１１０のパターンにより囲まれた部分とその他の部分との独立した２つの部分を含む形にならざるを得ず、分断されない形態でソースパッド１２０が配置されることができない。

図７は、第２の参考用の半導体装置２００の平面の構造を示し、ゲートパッド２１０およびソースパッド２２０を示す。ゲートパッド２１０は、第１実施形態のゲートパッド２１の第１部分２１ａと同様の矩形状の第１部分２１０ａを含み、また、半導体装置２００の上辺に沿う第２部分２１０ｂ、左辺に沿う第３部分２１０ｃ、第１領域Ｒ１と第２領域Ｒ２の境界の第４部分２１０ｄ、下辺に沿う第５部分２１０ｅ、および右辺に沿う第６部分２１０ｆを含む。第４部分２１０ｄは、第１領域Ｒ１中に位置する。第４部分２１０ｄおよび第６部分２１０ｆは、間隔を有している。このような形状のゲートパッド２１０に基づけば、ソースパッド２２０の第１領域Ｒ１中の部分は、ソースパッド２２０の第２領域Ｒ２中の部分と、第１領域Ｒ１の右辺の部分およびゲートパッド２１０の第４部分２１０ｄと第６部分２１０ｆとの間の領域を介して連続的であることができる。すなわち、ソースパッド２２０は、分断されることなく配置されることができる。

しかしながら、ゲートパッド２１０の配線が長い部分が存在し、また、第４部分２１０ｄおよび第６部分２１０ｆへの信号の伝達の効率が悪い。第１部分２１０ａで受け取られた信号は、第２部分２１０ｂで左へ進み、第３部分２１０ｃで下へ進み、第４部分２１０ｄで右に進む。同様に、第１部分２１０ａで受け取られた信号は、第２部分２１０ｂで左へ進み、第３部分２１０ｃで下へ進み、第５部分２０１ｅで右に、第６部分２１０ｆで上に進む必要がある。これらの経路は、或る方向に進んだ信号が別の場所で逆方向に進むことを強要する。このような信号伝達は非効率である。

第１実施形態の半導体装置１のゲートパッド２１は、第２部分２１ｂ、第３部分２１ｃ、第４部分２１ｄ、第５部分２１ｅ、第６部分２１ｆ、および第７部分２１ｇを含む。第２部分２１ｂは全ての電極セットＧ１Ｌの上側の部分と重なり、右辺でのみ第１部分２１ａと接続されており、左辺においてゲートパッド２１の他の部分と接続されていない。第４部分２１ｄは、全ての電極セットＧ１Ｓの上側の部分と重なり、第５部分２１ｅは、全ての電極セットＧ１の下側の部分と重なり、右辺において第３部分２１ｃと接続されており、第２部分２１ｂとは接続されていない。第６部分２１ｆは、全ての電極セットＧ２の右側の部分と重なり、上辺において第３部分２１ｃと接続されており、下辺においてゲートパッド２１の他の部分と接続されていない。第７部分２１ｇは、全ての電極セットＧ２の左側の部分と重なり、上辺において第５部分２１ｅと接続されており、下辺においてゲートパッド２１の他の部分と接続されていない。

このような形状のゲートパッド２１により、第１部分２１ａで受け取られた信号は、一旦或る方向に進んでから逆の方向に戻ることなく、各部分の末端に到達することができる。このため、第１部分２１ａで受け取られた信号は、効率よく全てのコンタクト１４に到達できる。また、ゲートパッド２１により完全に囲まれる領域が存在しないので、ゲートパッド２１が設けられる領域以外の領域の全体を覆う連続的なソースパッド２２が設けられることができる。

ここまでの記述は、ゲートパッド２１の第１部分２１ａがｘｙ面上で右側に位置する例に関する。第１実施形態はこれに限られない。例えば、半導体装置１は、ｙ軸に関する鏡像の構造を有していても良い。この場合、ゲートパッド２１の第１部分２１ａは、半導体装置１の左上に位置する。他の要素の形状や配置は、類推されることが可能であり、詳細な記述はなされない。

＜第２実施形態＞
第２実施形態の半導体装置１は、電極セットＧの延びる方向の点で第１実施形態と異なり、このことに基づいてゲートパッド２１およびソースパッド２２の形状の点で第１実施形態と異なる。第２実施形態の半導体装置１は、第１実施形態との区別のために、半導体装置１Ａと称される。以下、第１実施形態と異なる点が主に記述される。

図８および図９は、第２実施形態の半導体装置１Ａのｘｙ面に沿った構造を示す。図８および図９は、ｚ軸上の相違する座標について示す。図８は、図９よりも大きいｚ軸座標について示す。

図８に示されるように、電極セットＧは、第１領域Ｒ１中の電極セットＧ３および第２領域Ｒ２中の電極セットＧ４を含む。電極セットＧ３は、ｘ軸に沿って延び、上辺ＴＥから、第１領域Ｒ１と第２領域Ｒ２の境界までの領域の全体に亘って並ぶ。電極セットＧ３は、電極セットＧ３ＬおよびＧ３Ｓからなる。電極セットＧ３Ｌは、電極セットＧ３Ｓより長い。すなわち、電極セットＧ３Ｌ中のゲート電極１１およびＦＰ電極１２は、電極セットＧ３Ｓ中のゲート電極１１およびＦＰ電極１２よりも長い。

電極セットＧ３Ｓは、第１領域Ｒ１中の全ての電極セットＧ３のうちの第１領域Ｒ１の上側の部分に位置し、電極セットＧ３Ｌは、第１領域Ｒ１のうちの第１領域Ｒ１の下側の部分に位置する。電極セットＧ３ＳとＧ３Ｌの境界は、例えばゲートパッド２１Ａの後述の第１部分２１ａの縁の延長線上に一致する。電極セットＧ３Ｓは、左辺ＬＥの極近傍の位置と、第１領域Ｒ１のｘ軸上の中央よりも右辺ＲＥの近くの位置とに亘って延びる。電極セットＧ３Ｓの少なくともＦＰ電極１２が、左辺ＬＥの極近傍の位置と、第１領域Ｒ１のｘ軸上の中央よりも右辺ＲＥの近くの位置とに亘って延びていればよく、電極セットＧ３Ｓのゲート電極１１は、両端において電極セットＧ３のＦＰ電極１２よりも短くても良い。

電極セットＧ３Ｌは、左辺ＬＥの極近傍と右辺ＲＥの極近傍の位置とに亘って延びる。電極セットＧ３Ｌの少なくともＦＰ電極１２が、上辺ＴＥの極近傍の位置と、左辺ＬＥの極近傍と右辺ＲＥの極近傍の位置とに亘って延びていればよく、電極セットＧ３Ｌのゲート電極１１は、両端において電極セットＧ３ＬのＦＰ電極１２よりも短くても良い。

電極セットＧ３ＬおよびＧ３ＳのＦＰ電極１２のそれぞれの左端は、例えば、ｘ軸上の同じ座標に位置し、電極セットＧ３ＬおよびＧ３Ｓのゲート電極１１およびＦＰ電極１２のそれぞれの左端がｘ軸上の同じ座標に位置していてもよい。

電極セットＧ４は、ｙ軸に沿って、第１領域Ｒ１および第２領域Ｒ２の境界の位置と、下辺ＢＥの極近傍の位置とに亘って延びる。電極セットＧ４の少なくともＦＰ電極１２が、第１領域Ｒ１および第２領域Ｒ２の境界の位置と、下辺ＢＥの極近傍の位置とに亘って延びていればよく、電極セットＧ４のゲート電極１１は、両端において電極セットＧ４のＦＰ電極１２よりも短くても良い。また、電極セットＧ４は、ｘ軸に沿って、左辺ＬＥから右辺ＲＥまでの領域の全体に亘って並ぶ。

図８および図９に、特に図９に示されるように、半導体装置１Ａは、ゲートパッド２１およびソースパッド２２を含む。第２実施形態のゲートパッド２１およびソースパッド２２は、それぞれ、ゲートパッド２１Ａおよびソースパッド２２Ａと称されて、第１実施形態のものと区別される場合がある。

ゲートパッド２１Ａは、第１部分２１Ａａ、第２部分２１Ａｂ、第３部分２１Ａｃ、第４部分２１Ａｄ、第５部分２１Ａｅ、第６部分２１Ａｆ、および第７部分２１Ａｇを含む。

第１部分２１Ａａは、第１実施形態のゲートパッド２１の第１部分２１ａとほぼ同じであり、矩形の形状を有し、半導体装置１Ａの右上の角に位置する。第１部分２１Ａａの上辺は、例えば半導体装置１Ａの上辺ＴＥに面し、第１部分２１ａの右辺は、例えば半導体装置１Ａの右辺ＲＥに面する。第１部分２１ａの左辺は、電極セットＧ３ＳのＦＰ電極１２のそれぞれの右辺に面し、さらに、電極セットＧ３Ｓのゲート電極１１のそれぞれの右辺に面していてもよい。第１部分２１ａの下辺は、電極セットＧ３ＳとＧ３Ｌの境界の延長線上に位置する。

第２部分２１Ａｂは、矩形の形状を有し、半導体装置１Ａの上辺ＴＥに沿って延びる。第２部分２１Ａｂの上辺は例えば半導体装置１Ａの上辺ＴＥに面する。第２部分２１Ａｂの右辺は、第１部分２１Ａａの左辺と接続されている。第２部分２１Ａｂの左辺は、電極セットＧ３のゲート電極１１およびＦＰ電極１２のそれぞれの左辺より若干右に位置する。

第３部分２１Ａｃは、矩形の形状を有し、ｙ軸に沿って延びる。第３部分２１Ａｃの上辺は、第２部分２１Ａｂの下辺と接続されている。第３部分２１Ａｃの右辺は、例えば、第１部分２１Ａａの左辺に面する。第３部分２１Ａｃは、全ての電極セットＧ３Ｓの右側の部分と重なっている。第３部分２１Ａｃの下辺は、例えば、最も下の電極セットＧ３Ｓと最も上の電極セットＧ３Ｌの境界の延長線上に位置する。

第４部分２１Ａｄは、矩形の形状を有し、半導体装置１Ａの左辺ＬＥに沿って延び、左辺ＬＥと間隔を有する。第４部分２１Ａｄの上辺は、第２部分２１Ａｂの下辺と接続されている。第４部分２１Ａｄは、電極セットＧ３（Ｇ３ＳおよびＧ３Ｌ）のＦＰ電極１２のそれぞれの左辺より若干右に位置する。第４部分２１Ａｄは、全ての電極セットＧ３を横切って延びる。第４部分２１Ａｄの下辺は、電極セットＧ３Ｌの最も下のゲート電極１１の上辺よりも下側に位置する。

第５部分２１Ａｅは、矩形の形状を有し、半導体装置１Ａの右辺ＲＥに沿って延び、右辺ＲＥと間隔を有する。第５部分２１Ａｅの上辺は、第１部分２１Ａａの下辺と接続されている。第５部分２１Ａｅは、電極セットＧ３ＬのＦＰ電極１２のそれぞれの右辺より若干左に位置する。第５部分２１Ａｅは、全ての電極セットＧ３Ｌを横切って延びる。第５部分２１Ａｅの下辺は、電極セットＧ４のＦＰ電極１２のそれぞれの下辺より若干上に位置する。

第６部分２１Ａｆは、矩形の形状を有し、ｘ軸に沿って延びる。第６部分２１Ａｆの右辺は、第５部分２１Ａｅの左辺と接続されている。第６部分２１Ａｆは、電極セットＧ４のＦＰ電極１２のそれぞれの上辺より若干下に位置する。第６部分２１Ａｆは、全ての電極セットＧ４を横切って延びる。第６部分２１Ａｆの左辺は、例えば、電極セットＧ４の最も左のゲート電極１１の右辺よりも左側に位置する。

第７部分２１Ａｇは、矩形の形状を有し、ｘ軸に沿って延びる。第７部分２１Ａｇの右辺は、第５部分２１Ａｅの左辺と接続されている。第７部分２１Ａｇは、電極セットＧ４のＦＰ電極１２のそれぞれの下辺より若干上に位置する。第７部分２１Ａｇは、全ての電極セットＧ４を横切って延びる。第７部分２１Ａｇの左辺は、例えば、電極セットＧ４の最も左のゲート電極１１の右辺よりも左側に位置する。

ソースパッド２２Ａは、例えば、半導体装置１Ａのｘｙ面に沿った領域のうち、ゲートパッド２１Ａとの境界のゲートパッド２１Ａとの間隔の領域、および半導体装置１Ａの上辺ＵＥ、下辺ＢＥ、右辺ＲＥ、およびＬＥとの間隔の領域を除いて、ゲートパッド２１Ａにより覆われていない領域を覆うパターンを有する。以下、そのような形状のソースパッド２２Ａの一例が記述される。

ソースパッド２２Ａは、第１部分２２Ａａ、第２部分２２Ａｂ、第３部分２２Ａｃ、第４部分２２Ａｄ、第５部分２２Ａｅ、第６部分２２Ａｆ、第７部分２２Ａｇ、および第８部分２２Ａｈを含む。

第１部分２２Ａａは、矩形の形状を有し、半導体装置１Ａの左辺ＬＥとゲートパッド２１Ａの第４部分２１Ａｄとの間に位置し、半導体装置１Ａの上辺ＴＥと下辺ＢＥとに亘って延びる。第１部分２２Ａａの左辺は、例えば、半導体装置１Ａの左辺ＬＥに面する。第１部分２２Ａａは、例えば、全ての電極セットＧ３のＦＰ電極１２のそれぞれの左辺と重なっており、さらに全ての電極セットＧ３のゲート電極１１のそれぞれの左辺と重なっていてもよい。

第２部分２２Ａｂは、矩形の形状を有し、ゲートパッド２１Ａの第４部分２１Ａｄの下辺とゲートパッド２１Ａの第６部分２１ｆとの間に位置する。第２部分２２Ａｂの左辺は第１部分２２Ａａの右辺と接続されている。

第３部分２２Ａｃは、矩形の形状を有し、ゲートパッド２１Ａの第２部分２１Ａｂ、第４部分２１Ａｄ、および第６部分２１Ａｆにより囲まれた領域のうちの第３部分２１Ａｃより左側の領域に位置する。第３部分２２Ａｃの左辺の一部は、第２部分２２Ａｂの右辺と接続されている。第３部分２２Ａｃは、全ての電極セットＧ３と重なっており、また、ゲートパッド２１Ａの第３部分２１Ａｃより左側の全ての電極セットＧ４のゲート電極１１およびＦＰ電極１２の上辺と重なっている。

第４部分２２Ａｄは、矩形の形状を有し、ゲートパッド２１Ａの第１部分２１Ａａ、第３部分２１Ａｃ、第５部分２１Ａｅ、および第６部分２１ｆにより囲まれた領域に位置する。第４部分２２Ａｄの左辺は、第３部分２２Ａｃの右辺と接続されている。第４部分２２Ａｄは、全ての電極セットＧ３Ｌと重なっており、また、ゲートパッド２１Ａの第３部分２１Ａｃ右辺より右側の全ての電極セットＧ４のゲート電極１１およびＦＰ電極１２の上辺と重なっている。

第５部分２２Ａｅは、矩形の形状を有し、ゲートパッド２１Ａの第１部分２１Ａａと第３部分２１Ａｃとの間に位置する。第５部分２２Ａｅの下辺は、第４部分２２Ａｄの上辺と接続されている。第５部分２２Ａｅは、全ての電極セットＧ１ＳのＦＰ電極１２の右辺と重なっており、さらに全ての電極Ｇ１Ｓのゲート電極１１の右辺とも重なっていてもよい。

第６部分２２Ａｆは、矩形の形状を有し、ゲートパッド２１Ａの第５部分２１Ａｅ、第６部分２１Ａｆ、および第７部分２１Ａｇにより囲まれた領域に位置する。第６部分２２Ａｆの左辺は、第１部分２２Ａａの右辺と接続されている。第６部分２２Ａｆは、全ての電極セットＧ４と重なっている。

第７部分２２Ａｇは、矩形の形状を有し、ゲートパッド２１Ａの第７部分２１Ａｇと半導体装置１Ａの下辺ＢＥとの間の領域に位置する。第７部分２２Ａｇの左辺は、第１部分２２Ａａの右辺と接続されている。第７部分２２Ａｇの下辺は、例えば、半導体装置１Ａの下辺ＢＥに面する。第７部分２２Ａｇは、全ての電極セットＧ４のＦＰ電極１２の下辺と重なっており、さらに全ての電極セットＧ４のゲート電極１１の下辺とも重なっていてもよい。

第８部分２２Ａｈは、矩形の形状を有し、ゲートパッド２１Ａの第１部分２１Ａａ、第５部分２１Ａｅ、および半導体装置１Ａの右辺ＲＥならびに下辺ＢＥにより囲まれた領域に位置する。第８部分２２Ａｈの左辺の一部は、第７部分２２Ａｇの右辺と接続されている。第８部分２２Ａｈの右辺および下辺は、それぞれ、例えば、半導体装置１Ａの右辺ＲＥおよび下辺ＢＥに面する。第８部分２２Ａｈは、全ての電極セットＧ３ＬのＦＰ電極１２の右辺と重なっており、さらに全ての電極セットＧ３Ｌのゲート電極１１右辺とも重なっていてもよい。

ゲートパッド２１Ａはここまで記述されたようなパターンまたは形状を有しており、このため、ゲートパッド２１Ａに印可された信号は以下の経路でゲートパッド２１Ａの端に到達する。第１部分２１Ａａは、例えば半導体装置１Ａの外部から供給される信号を受け取る。受け取られた信号は、第２部分２１Ａｂで左に進んで、第３部分２１Ａｃで下に進んで、第３部分２１Ａｃの下辺に到達する。この過程で、全ての電極セットＧ３Ｓのゲート電極１１のそれぞれの右側のコンタクト１４の位置を通過する。受け取られた信号は、また、第２部分２１Ａｂを介して第４部分２１Ａｄの下辺に達する。この過程で、信号は、全ての電極セットＧ３のそれぞれのゲート電極１１の左側のコンタクト１４の位置を通過する。

第１部分２１Ａａで受け取られた信号はまた、第５部分２１Ａｅの下辺に達し、この過程で、全ての電極セットＧ３Ｌのそれぞれのゲート電極１１の右側のコンタクト１４の位置を通過する。信号は、さらに、第６部分２１Ａｆの左辺に達し、この過程で、全ての電極セットＧ４のそれぞれのゲート電極１１の上側のコンタクト１４の位置を通過する。信号は、さらに、第７部分２１Ａｇの左辺に達し、この過程で、全ての電極セットＧ４のそれぞれのゲート電極１１の下側のコンタクト１４の位置を通過する。

半導体装置１Ａの断面の構造は、第１実施形態の半導体装置１の断面の構造（図３、図４、および図５）と同じである。

第２実施形態の半導体装置１Ａのゲートパッド２１Ａは、第３部分２１Ａｃ、第４部分２１Ａｄ、第５部分２１Ａｅ、第６部分２１Ａｆ、および第７部分２１Ａｇを含む。第３部分２１Ａｃは全ての電極セットＧ３Ｓの右側の部分と重なり、上辺でのみ第２部分２１Ａｂと接続されている。第４部分２１Ａｄは、全ての電極セットＧ３の左側の部分と重なり、上辺でのみ第２部分２１Ａｂと接続されており、下辺においてゲートパッド２１Ａの他の部分と接続されていない。第５部分２１Ａｅは、全ての電極セットＧ３Ｌの右側の部分と重なる。第６部分２１Ａｆは、全ての電極セットＧ４の上側の部分と重なり、右辺でのみ第５部分２１Ａｅと接続されており、左辺においてゲートパッド２１Ａの他の部分と接続されていない。第７部分２１Ａｇは、全ての電極セットＧ４の下側の部分と重なり、右辺でのみ第５部分２１Ａｅと接続されており、左辺においてゲートパッド２１Ａの他の部分と接続されていない。

このような形状のゲートパッド２１Ａにより、第１部分２１Ａａで受け取られた信号は、一旦或る方向に進んでから逆の方向に戻ることなく、各部分の末端に到達することができる。このため、第１実施形態と同じく、第１部分２１Ａａで受け取られた信号は、効率よく、全てのコンタクト１４に到達できる。また、ゲートパッド２１Ａにより完全に囲まれる領域が存在しないので、第１実施形態と同じく、ゲートパッド２１Ａが設けられる領域以外の領域の全体を覆う連続的なソースパッド２２Ａが設けられることができる。

また、第２実施形態の半導体装置１Ａは、第１実施形態の半導体装置１のｘｙ面の有効に活用されることができる面積（有効面積）より広い有効面積を有する。第１実施形態では、図２に示されるように、ゲートパッド２１の第３部分２１ｃのうちの第６部分２１ｆよりも右側の部分は、信号の伝達に必要な経路を超えた領域に位置し、必須の部分ではなく、余分な部分である。また、ソースパッド２２の第３部分２２ｃのうち、ゲートパッド２１の第７部分２１ｇの上側の部分ではＦＰ電極１２の下辺がソースパッド２２と重なることができない故に電極セットＧ１が設けられることができない。

第２実施形態によれば、このような有効に活用されることができない領域は、第１実施形態よりも狭い。或るサイズの単位面積ＵＡによれば、第１実施形態では有効面積は９５０ＵＡであるのに対し、第２実施形態によれば、９６１ＵＡである。

ここまでの記述は、ゲートパッド２１Ａの第１部分２１Ａａがｘｙ面上で右側に位置する例に関する。第２実施形態はこれに限られない。例えば、半導体装置１Ａは、ｙ軸に関する鏡像の構造を有していても良い。この場合、ゲートパッド２１の第１部分２１ａＡは、半導体装置１Ａの左上に位置する。他の要素の形状や配置は、類推されることが可能であり、詳細な記述はなされない。

＜第３実施形態＞
第３実施形態は、電極セットＧの配列、およびゲートパッド２１ならびにソースパッド２２の形状の点で第１実施形態と異なる。第３実施形態の半導体装置１は、第１実施形態との区別のために、半導体装置１Ｂと称される。以下、第１実施形態と異なる点が主に記述される。

図１０および図１１は、第３実施形態の半導体装置１Ｂのｘｙ面に沿った構造を示す。図１０および図１１は、ｚ軸上の相違する座標について示す。図１０は、図１１よりも大きいｚ軸座標について示す。

半導体装置１Ｂは、ゲートパッド２１およびソースパッド２２を含む。第３実施形態のゲートパッド２１およびソースパッド２２は、それぞれ、ゲートパッド２１Ｂおよびソースパッド２２Ｂと称されて、第１実施形態のものと区別される場合がある。

図１０および図１１に示されるように、第３実施形態の半導体装置１Ｂは、第１実施形態の半導体装置１の縮小された平面構造と、半導体装置１の縮小された平面構造のｙ軸に関する鏡像とがｘ軸に沿って並んだ平面構造を有する。

図１０および図１１に示されるように、半導体装置１Ｂは、第１領域ＲＢ１、第２領域ＲＢ２、第３領域ＲＢ３、および第４領域ＲＢ４を含む。第１領域ＲＢ１乃至第４領域ＲＢ４は、ｘｙ面に沿って広がり、互いに重なり合わない。例えば、半導体装置１Ｂのｘｙ面に沿った全体の面は、第１領域ＲＢ１乃至第４領域ＲＢ４に分割されている。例えば、第１領域ＲＢ１および第２領域ＲＢ２は半導体装置１Ｂのｘｙ面に沿った全体の面の左半分を占め、第１領域ＲＢ１は半導体装置１Ｂの左半分のうちの上側を占め、第２領域ＲＢ２は半導体装置１Ｂの左半分のうち下側を占める。第３領域ＲＢ３および第４領域ＲＢ４は半導体装置１Ｂのｘｙ面に沿った全体の面の右半分を占め、第３領域ＲＢ３は半導体装置１Ｂの右半分のうちの上側を占め、第４領域ＲＢ４は半導体装置１Ｂの左半分のうち下側を占める。

第１領域ＲＢ１および第２領域ＲＢ１の構造は、ｘ軸に沿った寸法が半分になるのみで、基本的には第１実施形態の半導体装置１の第１領域Ｒ１および第２領域Ｒ２とそれぞれ同じである。

第３領域ＲＢ３および第４領域ＲＢ４の構造は、第１領域ＲＢ１および第２領域ＲＢ２の構造のｙ軸に関する鏡像に等しい。そして、ゲートパッド２１Ｂの第１領域ＲＢ１中の一部と、第３領域ＲＢ３中の一部とが接続されているとともに、ソースパッド２２Ｂの第２領域ＲＢ２の一部と第４領域ＲＢ４の一部とが接続されている。より具体的には、以下の通りである。

半導体装置１Ｂは、電極セットＧ１１、Ｇ１２、Ｇ１３、およびＧ１４を含む。電極セットＧ１１およびＧ１２は、第１実施形態の電極セットＧ１およびＧ２とそれぞれ同じ特徴を有し、それぞれ第１領域ＲＢ１および第２領域ＲＢ２中に位置する。電極セットＧ１１は、電極セットＧ１１ＳおよびＧ１１Ｌを含み、電極セットＧ１１ＳおよびＧ１１Ｌは、第１実施形態の電極セットＧ１ＳおよびＧ１Ｌとそれぞれ同じ特徴を有する。

電極セットＧ１３は、電極セットＧ１３ＳおよびＧ１３Ｌを含み、電極セットＧ１３ＳおよびＧ１３Ｌは、電極セットＧ１ＳおよびＧ１Ｌとそれぞれ同じ特徴を有する。電極セットＧ１３ＳおよびＧ１３Ｌは、電極セットＧ１ＳおよびＧ１Ｌの配列がｙ軸に沿って反転された配列を有する。電極セットＧ１４は、電極セットＧ２と同じ特徴を有する。

各電極セットＧ１２は、電極セットＧ１４の延長線上に位置し、左右に並ぶ１つの電極セットＧ１２および１つの電極セットＧ１４は、互いに接続されている。すなわち、第２領域ＲＢ２および第４領域ＲＢ４において、各ゲート電極１１および各ＦＰ電極１２は、半導体装置１Ｂの左辺ＬＥと右辺ＲＥに亘る。

図１０および図１１に、特に図１１に示されるように、ゲートパッド２１Ｂは、第１部分２１Ｂａ、第２部分２１Ｂｂ、第３部分２１Ｂｃ、第４部分２１Ｂｄ、第５部分２１Ｂｅ、第６部分２１Ｂｆ、第７部分２１Ｂｇ、第８部分２１Ｂｈ、第９部分２１Ｂｉ、第１０部分２１Ｂｊ、第１１部分２１Ｂｋ、第１２部分２１Ｂｌ、第１３部分２１Ｂｍ、および第１４部分２１Ｂｎを含む。

第１部分２１Ｂａ、第２部分２１Ｂｂ、第３部分２１Ｂｃ、第４部分２１Ｂｄ、第５部分２１Ｂｅ、第６部分２１Ｂｆ、および第７部分２１Ｂｇは、ｘ軸の寸法が異なる点を除いて、第１実施形態のゲートパッド２１の第１部分２１ａ、第２部分２１ｂ、第３部分２１ｃ、第４部分２１ｄ、第５部分２１ｅ、第６部分２１ｆ、および第７部分２１ｇとそれぞれ同じ特徴を有する。

第８部分２１Ｂｈ、第９部分２１Ｂｉ、第１０部分２１Ｂｊ、第１１部分２１Ｂｋ、第１２部分２１Ｂｌ、第１３部分２１Ｂｍ、および第１４部分２１Ｂｎは、それぞれ、第１部分２１Ｂａ、第２部分２１Ｂｂ、第３部分２１Ｂｃ、第４部分２１Ｂｄ、第５部分２１Ｂｅ、第６部分２１Ｂｆ、および第７部分２１Ｂｇと、ｙ軸に関して反転していることを除いて同じ特徴を有する。

第１実施形態での半導体装置１の右辺ＲＥに関する記述は、第３実施形態での半導体装置１Ｂの第１領域ＲＢ１および第２領域ＲＢ２の組と、第３領域ＲＢ３と第４領域ＲＢ４の組との境界の記述として当てはまり得る。

第１部分２１Ｂａの右辺と第８部分２１Ｂｈの左辺は接続されている。第１部分２１Ｂａおよび第８部分２１Ｂｈの組は、ゲートパッド２１Ｂに印可される信号を受け取り、入力部２１ＢＩと称される。

第３部分２１Ｂｃの右辺と第１０部分２１Ｂｊの右辺は接続されている。

ソースパッド２２Ｂは、第１部分２２Ｂａ、第２部分２２Ｂｂ、第３部分２２Ｂｃ、第４部分２２Ｂｄ、第５部分２２Ｂｅ、第６部分２２Ｂｆ、第７部分２２Ｂｇ、第８部分２２Ｂｈ、第９部分２２Ｂｉ、第１０部分２２Ｂｊ、第１１部分２２Ｂｋ、第１２部分２２Ｂｌ、第１３部分２２Ｂｍ、第１４部分２２Ｂｎ、第１５部分２２Ｂｏ、第１６部分２２Ｂｐ、第１７部分２２Ｂｑ、および第１８部分２２Ｂｒを含む。

第１部分２２Ｂａ、第２部分２２Ｂｂ、第３部分２２Ｂｃ、第４部分２２Ｂｄ、第５部分２２Ｂｅ、第６部分２２Ｂｆ、第７部分２２Ｂｇ、第８部分２２Ｂｈ、第９部分２２Ｂｉは、ｘ軸の寸法が異なる点を除いて、第１実施形態のソースパッド２２の第１部分２２ａ、第２部分２２ｂ、第３部分２２ｃ、第４部分２２ｄ、第５部分２２ｅ、第６部分２２ｆ、第７部分２２ｇ、第８部分２２ｈ、および第９部分２２ｉとそれぞれ同じ特徴を有する。

第１０部分２２Ｂｊ、第１１部分２２Ｂｋ、第１２部分２２Ｂｌ、第１３部分２２Ｂｍ、第１４部分２２Ｂｎ、第１５部分２２Ｂｏ、第１６部分２２Ｂｐ、第１７部分２２Ｂｑ、および第１８部分２２Ｂｒは、それぞれ、第１部分２２Ｂａ、第２部分２２Ｂｂ、第３部分２２Ｂｃ、第４部分２２Ｂｄ、第５部分２２Ｂｅ、第６部分２２Ｂｆ、第７部分２２Ｂｇ、第８部分２２Ｂｈ、第９部分２２Ｂｉと、ｙ軸に関して反転していることを除いて同じ特徴を有する。

第７部分２２Ｂｇの右辺は、第１６部分２２Ｂｐの左辺と接続されている。第９部分２２Ｂｉの右辺は、第１８部分２２Ｂｒの左辺と接続されている。

領域ＲＢ２およびＲＢ４の各ＦＰ電極１２は、領域ＲＢ２とＲＢ４の境界においても、コンタクト１５と接続されている。

ゲートパッド２１Ｂに印可される信号は、入力部２１ＢＩで受け取られ、第１領域ＲＢ１および第２領域ＲＢ２では、第１実施形態の第１領域Ｒ１および第２領域Ｒ２と同じように伝達する。第３領域ＲＢ３および第４領域ＲＢ４での信号の進行については、第１領域ＲＢ１およびＲＢ２での信号の進行がｙ軸に関して反転した記述が当てはまる。

入力部２１ＢＩで受け取られた信号はまた、第９部分２１Ｂｉで右に進んで、第９部分２１Ｂｉの右辺に到達し、この過程で、信号は全ての電極セットＧ３Ｌのそれぞれのゲート電極１１の上側のコンタクト１４の位置を通過する。また、受け取られた信号は、第１１部分２１Ｂｋの右辺に到達し、この過程で、信号は全ての電極セットＧ３Ｓのそれぞれのゲート電極１１の上側のコンタクト１４の位置を通過する。また、受け取られた信号は、第１０部分２１Ｂｊおよび第１３部分２１Ｂｍで下に進んで第１３部分２１Ｂｍの下辺に到達し、この過程で、信号は全ての電極セットＧ４のそれぞれのゲート電極１１の左側のコンタクト１４の位置を通過する。

入力部２１ＢＩで受け取られた信号はまた、第１０部分２１Ｂｊで下に進み、第１２部分２１Ｂｌで右に進んで第１２部分２１Ｂｌの右辺に達し、第１４部分２１Ｂｎを下に進んで第１４部分２１Ｂｎの下辺に達する。この過程で、信号は、全ての電極セットＧ３のそれぞれのゲート電極１１の下側のコンタクト１４の位置を通過し、全ての電極セットＧ４のそれぞれのゲート電極１１の右側のコンタクト１４の位置を通過する。

第３実施形態の半導体装置１Ｂは、第１領域ＲＢ１および第２領域ＲＢ２において第１実施形態の半導体装置１の縮小された平面構造を有し、第３領域ＲＢ３および第４領域ＲＢ４において第１領域ＲＢ１および第２領域ＲＢ２のｙ軸に関する鏡像を有する。このような形状のゲートパッド２１Ｂにより、入力部２１ＢＩで受け取られた信号は、第１実施形態と同じく、一旦或る方向に進んでから逆の方向に戻ることなく、各部分の末端に到達することができる。このため、第１実施形態と同じ利点を得られる。また、第３実施形態においても、ゲートパッド２１Ｂにより完全に囲まれる領域が存在しないので、ゲートパッド２１Ｂが設けられる領域以外の領域の全体を覆う連続的なソースパッド２２Ｂが設けられることができる。

ここまでの記述は、ゲートパッド２１Ｂの入力部２１ＢＩが、半導体装置１Ｂの左辺ＬＥと右辺ＲＥとの中央に位置する例に関する。第３実施形態はこの例に限られず、入力部２１ＢＩは、中央より左または右にずれた位置に位置していても良い。すなわち、第１領域ＲＢ１と第２領域ＲＢ２の組と、第３領域ＲＢ３と第４領域ＲＢ４の組との境界は、半導体装置１Ｂの左辺ＬＥと右辺ＲＥとの間の任意の位置に位置することができる。

ここまでの記述は、第３実施形態の半導体装置１Ｂが、第１実施形態の半導体装置１の縮小された平面構造と、半導体装置１の縮小された平面構造のｙ軸に関する鏡像とを含む例に関する。これに代えて、第３実施形態の半導体装置１Ｂは、第２実施形態の半導体装置１Ａの縮小された平面構造と、半導体装置１Ａの縮小された平面構造のｙ軸に関する鏡像とを含んでいても良い。すなわち、半導体装置１Ｂは、第１領域ＲＢ１およびＲＢ２において第２実施形態の半導体装置１Ｂの縮小された平面構造を含み、第３領域ＲＢ３および第４領域ＲＢ４において、半導体装置１Ｂの縮小された平面構造のｙ軸に関する鏡像を含み得る。

＜第４実施形態＞
第４実施形態は、電極セットＧの配列、およびゲートパッド２１ならびにソースパッド２２の形状の点で第１実施形態と異なる。第４実施形態の半導体装置１は、第１実施形態との区別のために、半導体装置１Ｃと称される。以下、第１および第３実施形態と異なる点が主に記述され、第１乃至第３実施形態から当業者にとって類推可能な点についての記述は省略される。

図１２および図１３は、第４施形態の半導体装置１Ｃのｘｙ面に沿った構造を示す。図１２および図１３は、ｚ軸上の相違する座標について示す。図１２は、図１３よりも大きいｚ軸座標について示す。

半導体装置１Ｃは、ゲートパッド２１およびソースパッド２２を含む。第４実施形態のゲートパッド２１およびソースパッド２２は、それぞれ、ゲートパッド２１Ｃおよびソースパッド２２Ｃと称して、第１実施形態のものと区別される場合がある。

図１２および図１３に示されるように、第４実施形態の半導体装置１Ｃは、第３実施形態の半導体装置１Ｂの縮小された平面構造と、半導体装置１Ｂの縮小された平面構造のｘ軸に関する鏡像とがｙ軸沿って並んだ平面構造を有する。

半導体装置１Ｂの縮小された平面構造のｘ軸に関する鏡像については、第３実施形態における、第１実施形態の半導体装置１のｙ軸に関する鏡像についての記述から類推されることができる。

図１２および図１３に示されるように、半導体装置１Ｃは、第１領域ＲＣ１、第２領域ＲＣ２、第３領域ＲＣ３、第４領域ＲＣ４、第５領域ＲＣ５、第６領域ＲＣ６、第７領域ＲＣ７、および第８領域ＲＣ８を含む。第１領域ＲＣ１乃至第８領域ＲＣ８は、ｘｙ面に沿って広がり、互いに重なり合わない。例えば、半導体装置１Ｃのｘｙ面に沿った全体の面は、第１領域ＲＣ１乃至第８領域ＲＣ８に分割されている。例えば、第１領域ＲＣ１乃至第４領域ＲＣ４は、半導体装置１Ｃのｘｙ面に沿った全体の面の下半分を占め、第５領域ＲＣ５乃至第８領域ＲＣ８は、半導体装置１Ｃの上半分を占める。

第５領域ＲＣ５および第６領域ＲＣ６は左半分に位置し、第５領域ＲＣ５が下側に位置し、第６領域ＲＣ６が上側に位置する。第７領域ＲＣ７および第８領域ＲＣ８は右半分に位置し、第７領域ＲＣ７が下側に位置し、第８領域ＲＣ８が上側に位置する。

第１領域ＲＣ１、第２領域ＲＣ２、第３領域ＲＣ３、および第４領域ＲＣ４の構造は、ｘ軸およびｙ軸に沿った寸法が違うのみで、基本的には第３実施形態の半導体装置１Ｂの第１領域ＲＢ１、第２領域ＲＢ２、第３領域ＲＢ３、および第４領域ＲＢ４とそれぞれ同じである。すなわち、ゲートパッド２１Ｃは、第１部分２１Ｃａ、第２部分２１Ｃｂ、第３部分２１Ｃｃ、第４部分２１Ｃｄ、第５部分２１Ｃｅ、第６部分２１Ｃｆ、第７部分２１Ｃｇ、第８部分２１Ｃｈ、第９部分２１Ｃｉ、第１０部分２１Ｃｊ、第１１部分２１Ｃｋ、第１２部分２１Ｃｌ、第１３部分２１Ｃｍ、および第１４部分２１Ｃｎを含む。第１部分２１Ｃａ、第２部分２１Ｃｂ、第３部分２１Ｃｃ、第４部分２１Ｃｄ、第５部分２１Ｃｅ、第６部分２１Ｃｆ、第７部分２１Ｃｇ、第８部分２１Ｃｈ、第９部分２１Ｃｉ、第１０部分２１Ｃｊ、第１１部分２１Ｃｋ、第１２部分２１Ｃｌ、第１３部分２１Ｃｍ、および第１４部分２１Ｃｎは、ｙ軸の寸法が異なる点を除いて、第１部分２１Ｂａ、第２部分２１Ｂｂ、第３部分２１Ｂｃ、第４部分２１Ｂｄ、第５部分２１Ｂｅ、第６部分２１Ｂｆ、第７部分２１Ｂｇ、第８部分２１Ｂｈ、第９部分２１Ｂｉ、第１０部分２１Ｂｊ、第１１部分２１Ｂｋ、第１２部分２１Ｂｌ、第１３部分２１Ｂｍ、および第１４部分２１Ｂｎとそれぞれ同じ特徴を有する。

第５領域ＲＣ５、第６領域ＲＣ６、第７領域ＲＣ７、および第８領域ＲＣ８の構造は、第１領域ＲＣ１、第２領域ＲＣ２、第３領域ＲＣ３、および第４領域ＲＣ４の構造が、ｘ軸に関して反転された構造に等しい。

第１領域ＲＣ１中の各ゲート電極１１は第５領域ＲＣ５中の１つのゲート電極１１と接続されて、連続的な構造となっている。第１領域ＲＣ１中の各ＦＰ電極１２は第５領域ＲＣ５中の１つのＦＰ電極１２と接続されて、連続的な構造となっている。

第３領域ＲＣ３中の各ゲート電極１１は第７領域ＲＣ７中の１つのゲート電極１１と接続されて、連続的な構造となっている。第３領域ＲＣ３中の各ＦＰ電極１２は第７領域ＲＣ７中の１つのＦＰ電極１２と接続されて、連続的な構造となっている。

ゲートパッド２１Ｃの第１領域ＲＣ１の第１部分２１Ｃａの上辺は、ゲートパッド２１Ｃのうちの第５領域ＲＣ５中に位置する第１部分２１Ｃａの鏡像の下辺と接続されている。ゲートパッド２１Ｃの第３領域ＲＣ３の第８部分２１Ｃｈの上辺は、ゲートパッド２１Ｃのうちの第７領域ＲＣ７中に位置する第８部分２１Ｃｈの鏡像の下辺と接続されている。第１領域ＲＣ１の第１部分２１Ｃａ、第５領域ＲＣ５中の第１部分２１Ｃａの鏡像、第３領域ＲＣ３の第８部分２１Ｃｈ、および第７領域ＲＣ７中の第８部分２１Ｃｈの鏡像の組の部分は、ゲートパッド２１Ｃに印可される信号を受け取り、入力部２１ＣＩと称される。

ソースパッド２２Ｃのうちの第１領域ＲＣ１中で第５領域ＲＣ５との境界に位置する部分は、ソースパッド２２Ｃのうちの第５領域ＲＣ５中で第１領域ＲＣ１との境界に位置する部分と接続されている。ソースパッド２２Ｃのうちの第３領域ＲＣ３中で第７領域ＲＣ７との境界に位置する部分は、ソースパッド２２Ｃのうちの第７領域ＲＣ７中で第３領域ＲＣ３との境界に位置する部分と接続されている。よって、ソースパッド２２Ｃは、半導体装置１Ｃの上面の全面に亘って連続的な構造を有する。

領域ＲＣ１およびＲＣ５の各ＦＰ電極１２は、領域ＲＣ１とＲＣ５の境界においても、コンタクト１５と接続されている。領域ＲＣ３およびＲＣ７の各ＦＰ電極１２は、領域ＲＣ３とＲＣ７の境界においても、コンタクト１５と接続されている。

第４実施形態の半導体装置１Ｃは、第３実施形態の半導体装置１Ｂの縮小された平面構造と、半導体装置１Ｂの縮小された平面構造のｘ軸に関する鏡像とが接続された構造を有する。このため、第３実施形態に関して記述されたように、第１実施形態と同じ利点を得られる。

ここまでの記述は、ゲートパッド２１Ｃの入力部２１ＣＩが、半導体装置１Ｃの中央に位置する例に関する。第４実施形態はこの例に限られず、入力部２１ＣＩは、中央より左、右、上、または下にずれた位置に位置していても良い。すなわち、第１領域ＲＣ１と第２領域ＲＣ３の境界および第５領域ＲＣ５と第７領域ＲＣ７の境界は、半導体装置１Ｃの左辺ＬＥと右辺ＲＥとの間の任意の位置に位置することができる。代替的に、あるいは付加的に、第１領域ＲＣ１と第５領域ＲＣ５の境界および第３領域ＲＣ３と第７領域ＲＣ７の境界は、半導体装置１Ｃの上辺ＴＥと下辺ＢＥとの間の任意の位置に位置することができる。

ここまでの記述は、第４実施形態の半導体装置１Ｃが、第１実施形態の半導体装置１の縮小された平面構造と、半導体装置１の縮小された平面構造のｙ軸に関する鏡像と、半導体装置１の縮小された平面構造のｘ軸に関する鏡像と、半導体装置１の縮小された平面構造のｘ軸およびｙ軸に関する鏡像を含む例に関する。これに代えて、第４実施形態の半導体装置１Ｃは、第２実施形態の半導体装置１Ａの縮小された平面構造と、半導体装置１Ａの縮小された平面構造のｙ軸に関する鏡像と、半導体装置１Ａの縮小された平面構造のｘ軸に関する鏡像と、半導体装置１Ａの縮小された平面構造のｘ軸およびｙ軸に関する鏡像とを含み得る。すなわち、半導体装置１Ｃは、第１領域ＲＢ１およびＲＢ２において半導体装置１Ａの縮小された平面構造を有し、第３領域ＲＢ３および第４領域ＲＢ４において、半導体装置１Ａの縮小された平面構造のｙ軸に関する鏡像を含み、第５領域ＲＢ５および第６領域ＲＢ６において半導体装置１Ａの縮小された平面構造のｘ軸に関する鏡像を含み、第７領域ＲＢ７および第８領域ＲＢ８において、半導体装置１Ａの縮小された平面構造のｘ軸およびｙ軸に関する鏡像を含み得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体装置、Ｒ１…第１領域、Ｒ２…第２領域、１１…ゲート電極、１２…ＦＰ電極、Ｇ、Ｇ１、Ｇ１Ｌ、Ｇ１Ｓ、Ｇ２…電極セット、２１…ゲートパッド、２２…ソースパッド、１４…コンタクト、１５…コンタクト。

Claims (13)

1. 第１軸と前記第１軸と垂直な第２軸を含んだ面に沿った第１面を有する半導体層と、
   前記第１軸に沿って延びる第１電極と、
   前記第２軸に沿って延びる第３電極と、
   前記第１面の上方の第１層中の第５電極であって、前記第１電極および前記第３電極と電気的に接続され、第１部分、第２部分、第３部分、および第４部分を含み、前記第１部分は前記第１電極と交わり、前記第２部分は前記第１電極と交わるとともに第１端において前記第１部分から独立しており、前記第３部分は前記第３電極と交わり、前記第４部分は前記第３電極と交わるとともに第１端において前記第３部分から独立している、第５電極と、
   を備える半導体装置。
2. 前記第１軸に沿って延びる第２電極と、
   前記第２軸に沿って延びる第４電極と、
   をさらに備え、
   前記第５電極の前記第１部分は前記第２電極と交わり、前記第５電極の前記第２部分は前記第２電極と交わり、前記第５電極の前記第３部分は前記第４電極と交わり、前記第５電極の前記第４部分は前記第４電極と交わる、
   請求項１の半導体装置。
3. 前記第１層に位置し、前記第２電極および前記第４電極と電気的に接続された第６電極をさらに備え、
   前記第６電極は、第１部分、第２部分、第３部分、第４部分、および第５部分を含み、前記第６電極の前記第１部分は、前記第５電極の前記第１部分と前記半導体装置の縁との間で前記第２電極と重なり、前記第６電極の前記第２部分は、前記第５電極の前記第１部分と前記第５電極の前記第２部分との間で前記第２電極と重なり、前記第６電極の前記第３部分は、前記第５電極の前記第３部分と前記半導体装置の縁との間で前記第４電極と重なり、前記第６電極の前記第４部分は、前記第５電極の前記第４部分と前記半導体装置の縁との間で前記第４電極と重なり、前記第６電極の前記第５部分は、前記第５電極の前記第２部分、前記第３部分、および前記第４部分により囲まれた部分で前記第２電極および前記第４電極と重なる、
   請求項２の半導体装置。
4. 前記第６電極は、前記第１面の上方の前記半導体装置の縁に囲まれた領域のうち、前記第５電極と間隔を有しつつ前記第５電極が位置していない領域を覆う、
   請求項３の半導体装置。
5. 前記半導体装置は、
   前記第１電極を含む、前記第１軸に沿って延びる複数の第１電極と、
   前記第３電極を含む、前記第２軸に沿って延びる複数の第３電極と、
   を備え、
   前記第５電極の前記第１部分は、前記複数の第１電極と交わり、
   前記第５電極の前記第２部分は、前記複数の第１電極と交わり、
   前記第５電極の前記第３部分は、前記複数の第３電極と交わり、
   前記第５電極の前記第４部分は、前記複数の第３電極と交わる、
   請求項１乃至請求項４のいずれか１項の半導体装置。
6. 前記第５電極は、前記第５電極の前記第１部分の第２端と前記第５電極の前記第２部分とを接続する第５部分をさらに含み、
   前記第５電極の前記第２部分は、前記第５電極の前記第３部分および前記第５電極の前記第４部分と接続されている、
   請求項２の半導体装置。
7. 前記第１面の上方の前記半導体装置の縁に囲まれた領域は第１領域および第２領域からなり、
   前記第１電極、前記第２電極、および前記第５電極の前記第１部分、前記第２部分、ならびに前記第５部分は、前記第１領域中に位置し、
   前記第３電極、前記第４電極、および前記第５電極の前記第３部分ならびに前記第４部分は、前記第２領域中に位置し、
   前記第５電極の前記第５部分は、前記第１電極および前記第２電極と重ならない第６部分を含む、
   請求項６の半導体装置。
8. 前記第５電極は、前記第５電極の前記第３部分と前記第５電極の前記第４部分の第２端とを接続する第５部分をさらに含み、
   前記第５電極の前記第３部分は、前記第５電極の前記第１部分および前記第５電極の前記第２部分と接続されている、
   請求項２の半導体装置。
9. 前記第１面の上方の前記半導体装置の縁に囲まれた領域は第１領域および第２領域からなり、
   前記第１電極、前記第２電極、および前記第５電極の前記第１部分ならびに前記第２部分は、前記第１領域中に位置し、
   前記第３電極、前記第４電極、および前記第５電極の前記第３部分、前記第４部分、ならびに前記第５部分は、前記第２領域中に位置し、
   前記第５電極の前記第５部分は、前記第３電極および前記第４電極と重ならない第６部分を含む、
   請求項８の半導体装置。
10. 前記半導体層は、
    絶縁体を介して前記第２電極に面する、第１導電型の第１半導体層と、
    前記第１半導体層と接し、絶縁体を介して前記第１電極に面する、第２導電型の第２半導体層と、
    前記第２半導体層と接し、前記第１導電型の第３半導体層と、
    前記第２半導体層と接し、前記第６電極の前記第２部分の位置で前記第６電極と電気的に接続された、前記第２導電型の第４半導体層と、
    を備える、
    請求項３の半導体装置。
11. 前記第１電極は、ゲート電極であり、
    前記第３電極は、ゲート電極であり、
    前記第５電極は、ゲート電極である、
    請求項１の半導体装置。
12. 前記第２電極は、フィールドプレート電極であり、
    前記第４電極は、フィールドプレート電極である、
    請求項２の半導体装置。
13. 前記第６電極は、ソース電極である、
    請求項３の半導体装置。

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