WO2023062781A1 - 半導体装置、電力変換装置および半導体装置の製造方法 - Google Patents

半導体装置、電力変換装置および半導体装置の製造方法 Download PDF

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electrode
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short
semiconductor device
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敦文 井上
哲 根岸
剛史 川上
朋宏 玉城
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三菱電機株式会社
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device, a method for manufacturing the semiconductor device, and a power converter using the same.
  • IGBTs insulated gate bipolar transistors
  • MOSFETs insulated gate field effect transistors
  • the short-circuit withstand time which is the time during which the semiconductor device does not break down even if it is turned on in a short-circuited state, may be reduced.
  • semiconductor devices may be used in high-temperature environments, or control current and heat generation may be large, and there is a demand for improved heat dissipation properties of semiconductor substrates.
  • Patent Document 1 discloses that a metal layer containing nickel is not formed on a surface electrode of a semiconductor element.
  • a technique is disclosed in which heat is dissipated from the surface of a semiconductor element through a metal layer, which is formed by an electrolytic plating method.
  • a gate electrode, an emitter electrode, a gate wiring provided in a wiring region between the gate electrode and the emitter electrode, and an insulating film covering the gate wiring are formed.
  • a semiconductor element has electrodes insulated from each other, a conductive layer separated from these electrodes in a region between these electrodes, and an insulating layer covering the conductive layer, an uneven structure is formed. be done.
  • the surface of the insulating layer covering the conductive layer, particularly the concave portion between the electrode and the conductive layer is subjected to a plating treatment such as a plating solution or a plating solution cleaning agent. Substances contained in the liquid remain to form a conductive film, which sometimes causes a short circuit between the electrodes insulated from each other.
  • the present disclosure has been made to solve the above-described problems, and prevents short circuits between electrodes when metal plating layers are formed on the electrodes insulated from each other on the surface of a semiconductor device.
  • An object is to provide a semiconductor device.
  • a semiconductor device of the present disclosure includes a semiconductor substrate having a first main surface and a second main surface opposite to the first main surface, and a first surface electrode formed on the first main surface. , a second surface electrode formed apart from the first surface electrode in plan view and electrically insulated from the first surface electrode, and a first main surface between the first surface electrode and the second surface electrode a conductive layer having electrical conductivity formed apart from the first surface electrode and the second surface electrode in plan view; a conductive layer; and a first main electrode between the first surface electrode and the second surface electrode; an insulating layer having insulating properties and formed to cover the surface and the ends of the first surface electrode and the second surface electrode on the side closer to the conductive layer; and insulation between the first surface electrode and the conductive layer.
  • It is formed over the layer and over the insulating layer between the second surface electrode and the conductive layer, has a thickness equal to or greater than the height from the lower end to the upper end of the conductive layer, and is made of a material different from that of the insulating layer. It comprises an insulating short-circuit prevention layer, metal plating layers respectively formed on the first surface electrode and the second surface electrode, and a back surface electrode formed on the second main surface.
  • a planar electrode layer is formed on the first main surface of the semiconductor substrate and patterned so that the first surface electrode and the first surface electrode are separated from each other in plan view.
  • the first surface electrode, the second surface electrode and the short-circuit prevention layer are immersed in a plating solution using a plating method.
  • a semiconductor device in which a short circuit prevention layer is formed between electrodes insulated from each other on the surface of a semiconductor element to prevent short circuits between these electrodes.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 1
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 1
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to Embodiment 1
  • FIG. 10 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to a second embodiment; 9 is a graph showing the short-circuit withstand capability of the semiconductor device according to the second embodiment; 1 is a schematic plan view showing a schematic configuration of a semiconductor device according to Embodiments 1 and 2; FIG. FIG. 10 is a schematic diagram showing a schematic configuration of a power conversion system to which a power conversion device according to Embodiment 3 is applied;
  • an IGBT will be described as an example, but it has electrodes insulated from each other on the surface of the semiconductor element, a conductive layer provided separately in a region between these electrodes in plan view, and an insulating layer covering the conductive layer. It can be changed appropriately as long as it is one, and it may be a MOSFET or an IGBT and a MOSFET.
  • FIG. 1 and 2 are a schematic plan view and a schematic cross-sectional view, respectively, showing a semiconductor device according to this embodiment.
  • the semiconductor device is provided with an active region 10, which is a region through which a main current of the semiconductor device flows, and a termination region 11, which is a region outside the active region.
  • a gate wiring 5a covered with an insulating layer 6 is formed in the gate wiring region 4 between the emitter electrode 2a and the gate electrode 3a.
  • a short-circuit prevention layer 7 is provided between them.
  • a metal plating layer 8 is formed on the emitter electrode 2a and the gate electrode 3a, and a collector electrode 9a is formed on the rear surface of the semiconductor substrate 1.
  • the insulating layer 6 and the metal plating layer 8 are omitted for the sake of simple explanation.
  • the semiconductor substrate 1 has a first main surface 1a on the front side and a second main surface 1b on the back side.
  • Semiconductor layers such as a drift layer, an emitter layer, a collector layer, a field stop layer, and an electrolytic relaxation layer are formed on the first main surface 1a side or the second main surface 1b side of the semiconductor substrate 1 .
  • a substrate made of silicon, for example, may be used as the semiconductor substrate 1 .
  • the emitter electrode 2a and the gate electrode 3a which are the first surface electrode 2 and the second surface electrode 3, are formed on the first main surface 1a of the active region 10 of the semiconductor substrate 1 so as to be separated from each other and electrically insulated. be done.
  • Aluminum for example, may be used for the emitter electrode 2a and the gate electrode 3a, and an alloy material such as an alloy of aluminum and silicon may be used.
  • the gate wiring region 4 is a region in which the gate wiring 5a and the insulating layer 6 are provided on the first main surface 1a of the semiconductor substrate 1, and a convex portion 4a and a concave portion 4b are formed.
  • the region between the emitter electrode 2a and the gate electrode 3a is the gate wiring region 4.
  • the width of the gate wiring region 4 that is, the horizontal distance between the outer peripheral ends of the emitter electrode 2a and the gate electrode 3a is, for example, about 100 ⁇ m. In some cases, the width of the gate wiring region 4 is set to 100 ⁇ m or less in order to expand the region through which the main current of the semiconductor device flows.
  • the gate wiring 5a is also provided in the termination region 11. As shown in FIG.
  • the gate wiring 5a is formed on the first main surface 1a between the emitter electrode 2a and the gate electrode 3a so as to be separated from the emitter electrode 2a and the gate electrode 3a in plan view. is the conductive layer 5 .
  • a conductive material such as aluminum may be used for the gate wiring 5a, or an alloy material such as an alloy of aluminum and silicon may be used.
  • the insulating layer 6 is close to the gate wiring 5a, the first main surface 1a between the emitter electrode 2a and the gate electrode 3a, and the gate wiring 5a of each of the emitter electrode 2a and the gate electrode 3a. side edges.
  • the end portion includes the end faces of the emitter electrode 2a and the gate electrode 3a, and is defined as a region from the outer periphery to 100 ⁇ m inside the outer periphery on the upper surface of the emitter electrode 2a and the gate electrode 3a. It can be increased or decreased depending on the element design.
  • the gate wiring 5a on which the insulating layer 6 is laminated has the convex portion 4a, and the concave portion 4b is formed between the emitter electrode 2a and the gate wiring 5a and between the gate electrode 3a and the gate wiring 5a. is formed.
  • the insulating layer 6 may be made of an insulating material, such as silicon nitride.
  • the short-circuit prevention layer 7 covers the insulating layer 6 between the emitter electrode 2a and the gate wiring 5a and the insulating layer 6 between the gate electrode 3a and the gate wiring 5a. It is formed. Further, the short-circuit prevention layer 7 fills the concave portion 4b so as to planarize the convex portion 4a and the concave portion 4b.
  • the thickness of the short-circuit preventing layer 7 indicates the height from the lower end to the upper end of the short-circuit preventing layer 7, and is equal to or greater than the thickness of the gate wiring 5a, in other words, equal to or greater than the height from the lower end to the upper end of the gate wiring 5a. By doing so, the height of the upper end of the short-circuit prevention layer 7 is equal to or higher than the height of the upper end of the projection 4a.
  • the short-circuit prevention layer 7 has insulating properties and is made of a material different from that of the insulating layer 6 .
  • materials such as polyimide, polybenzoxazole, polytetrafluoroethylene, and siloxane can be used for the short circuit prevention layer 7.
  • FIG. The short circuit prevention layer 7 has chemical resistance to the plating solution, moisture resistance, heat resistance, adhesiveness, and the convex portions 4a and the concave portions as described later, compared with insulating materials such as silicon nitride and silicon oxide used for the insulating layer 6.
  • polyimide and polybenzoxazole are suitable in terms of chemical resistance, moisture resistance, heat resistance, fluidity and the like.
  • the liquid containing a conductive substance is difficult to detach and evaporate, and the bottom of the concave portion 4b is likely to generate surface tension. In particular, it adheres and remains in the vicinity of the bottom surface and side wall surfaces of the recess 4b, that is, at the corners. In some cases, the residual material spreads over the bottom surface and side wall surfaces of recess 4b to form a conductive film between emitter electrode 2a and gate electrode 3a.
  • the short-circuit prevention layer 7 is formed to fill the concave portion 4b and the metal plating layer 8 is formed, it is possible to prevent the conductive substance from adhering and remaining on the bottom of the concave portion 4b, and the emitter electrode 2a and the gate electrode 3a. It is possible to suppress the formation of a conductive film between. Further, it is possible to prevent the short circuit between the emitter electrode 2a and the gate electrode 3a.
  • the metal plating layer 8 is formed on the emitter electrode 2a and the gate electrode 3a, respectively, and promotes heat dissipation from the emitter electrode 2a and the gate electrode 3a.
  • the heat capacity on the surface side of the semiconductor device can be increased compared to the case where the metal plating layer 8 is not formed.
  • the heat generated in the semiconductor device is radiated from the metal plating layer 8 to an external space or an external material, or is conducted to the metal plating layer 8, thereby improving the short-circuit resistance of the semiconductor device.
  • nickel may be used for the metal plating layer 8 and an alloy such as nickel and phosphorus, nickel and boron, or a laminate of nickel and gold or copper and gold may be used.
  • an alloy of nickel and phosphorus can reduce the manufacturing cost and improve the heat dissipation and short-circuit resistance of the semiconductor device.
  • the collector electrode 9a is the back electrode 9, and is formed on the second main surface 1b of the semiconductor substrate 1, as shown in FIG.
  • the collector electrode 9a for example, aluminum, titanium, or the like may be used, or a laminate of aluminum, nickel, gold, or the like may be used.
  • a planar electrode layer made of aluminum is formed on the first main surface 1a of the semiconductor substrate 1 on which the semiconductor layer is formed by using, for example, a sputtering method, and an etching method is used. and patterning.
  • Emitter electrode 2a, gate electrode 3a and gate wiring 5a are collectively formed so as to be separated from each other.
  • the emitter electrode 2a, the gate electrode 3a, and the gate wiring 5a are collectively formed, the emitter electrode 2a, the gate electrode 3a, and the gate wiring 5a have the same thickness, and the depth of the recess 4b is constant regardless of the position.
  • the short-circuit prevention layer 7 can be easily embedded in 4b.
  • the manufacturing process can be facilitated and the manufacturing cost can be reduced.
  • the same thickness or constant depth does not only mean that the thickness is completely the same or the depth is constant, but it also means that the thickness or depth is within about 10% of the maximum value. include.
  • a PVD Physical Vapor
  • a sputtering method or a vapor deposition method is applied on the first main surface 1a of the semiconductor substrate 1 between the emitter electrode 2a and the gate electrode 3a and on the gate wiring 5a.
  • a silicon nitride layer is formed as the insulating layer 6 by using a deposition method or a CVD (Chemical Vapor Deposition) method.
  • photolithography and etching are used to expose the upper surfaces of the emitter electrode 2a and the gate electrode 3a except for the end portions.
  • a convex portion 4a and a concave portion 4b are formed in the gate wiring region 4 between the emitter electrode 2a and the gate electrode 3a.
  • liquid photosensitive polyimide is applied, for example, using a dispenser or a spin coater so as to cover the insulating layer 6 in the recess 4b and have a thickness equal to or greater than the thickness of the gate wiring 5a.
  • the photosensitive polyimide is irradiated with light to cure the photosensitive polyimide, and the short-circuit prevention layer 7 is formed.
  • the short-circuit prevention layer 7 may be formed by patterning the photosensitive polyimide.
  • the short-circuit prevention layer 7 may also be formed on the insulating layer 6 of the convex portion 4a.
  • the short-circuit prevention layer 7 may be formed only on the insulating layer 6 in the recess 4b using photolithography.
  • a laminate of nickel and gold, that is, a metal plating layer 8 is formed on the emitter electrode 2a and the gate electrode 3a using, for example, electroless plating.
  • the emitter electrode 2a, the gate electrode 3a, and the short-circuit prevention layer 7, which are immersed in chemicals such as a plating solution, that is, a degreasing solution, an etching solution, a conditioning solution, a substitution solution, a plating solution, and a cleaning solution are collectively referred to as an immersion portion. Also, an example of plating treatment will be described.
  • the immersion part is immersed in a degreasing liquid, a part of the natural oxide film formed on the surface of the immersion part is dissolved, and the organic matter adhering to the surface of the immersion part is removed.
  • the surface of the immersion portion is washed with pure water, and the immersion portion is immersed in an etchant to dissolve and remove the surface oxide film. Since residue generated by etching adheres to the surface of the immersed portion, the immersed portion is washed with pure water or the like and immersed in a conditioning liquid to remove the residue and form an oxide film with less contamination on the immersed portion.
  • the short-circuit prevention layer 7 when the short-circuit prevention layer 7 is not formed, residues may remain in the concave portions 4b or the convex portions 4a, and a conductive film may be formed. If there is, the residue adhering to the surface of the short-circuit prevention layer 7 can be easily removed by washing.
  • the surface of the immersed portion is washed with pure water or the like and immersed in a zinc substitution solution, thereby dissolving the oxide film formed on the immersed portion and removing aluminum from the surfaces of the emitter electrode 2a and the gate electrode 3a. is dissolved and ionized, and zinc is deposited. Further, the surface of the immersion portion is washed with pure water or the like and immersed in a nickel plating solution, whereby zinc is substituted with nickel to form a nickel plating layer.
  • zinc may remain in the concave portions 4b or the convex portions 4a and be replaced with nickel, thereby forming a conductive film.
  • the residue adhering to the surface of the short-circuit prevention layer 7 can be easily removed by washing.
  • the surfaces of the short-circuit prevention layer 7 and the nickel plating layer are washed with pure water or the like, and gold plating is applied to form a gold plating layer that prevents oxidation of nickel on the surface of the nickel plating layer. .
  • the above is the description of the metal plating layer forming process.
  • an aluminum layer that is, a collector electrode 9a is formed planarly on the second main surface 1b of the semiconductor substrate 1 by using, for example, a sputtering method. As described above, the semiconductor device according to this embodiment is manufactured.
  • the short-circuit prevention layer 7 covers the insulating layer 6 between the emitter electrode 2a and the gate wiring 5a and the insulating layer 6 between the gate electrode 3a and the gate wiring 5a, and the gate wiring
  • the concave portion 4b is filled so as to flatten the convex portion 4a and the concave portion 4b of the region 4. Then, as shown in FIG.
  • the metal plating layer 8 is formed, substances contained in the plating solution, such as the plating solution and the plating solution cleaning agent, remain on the surface of the insulating layer 6 covering the gate wiring 5a, particularly in the recesses 4b; It is possible to suppress the formation of a conductive film between the emitter electrode 2a and the gate electrode 3a.
  • a semiconductor device in which a metal plating layer 8 is formed on each of the emitter electrode 2a and the gate electrode 3a which are insulated from each other on the surface of the semiconductor element to prevent the emitter electrode 2a and the gate electrode 3a from being short-circuited. can.
  • FIG. 3 is a schematic cross-sectional view showing another form of the present embodiment.
  • the short-circuit prevention layer 7 may be formed on the insulating layer 6 covering the gate wiring 5a, in other words, on the convex portion 4a.
  • the thickness of the short-circuit prevention layer 7 indicates the height from the lower end of the short-circuit prevention layer 7 formed in the concave portion 4b to the upper end of the short-circuit prevention layer 7 formed in the convex portion 4a.
  • the surface of the short-circuit prevention layer 7 is hydrophobic, when the metal plating layer 8 is formed, the surface of the short-circuit prevention layer 7 contains a plating solution such as a plating solution and a plating solution cleaning agent. Remaining substances can be further suppressed. Further, it is possible to prevent short-circuiting between the emitter electrode 2a and the gate electrode 3a due to the formation of a conductive film between the emitter electrode 2a and the gate electrode 3a.
  • thermosetting polyimide as a liquid material is used, for example, using a dispenser or a spin coater. is applied and the thermosetting polyimide is heated and cured to form the short-circuit prevention layer 7 .
  • the short-circuit prevention layer 7 is formed inside the gate wiring region 4, but in the present embodiment, the short-circuit prevention layer 7 extends outside the gate wiring region 4.
  • An example having a region formed and in contact with the emitter electrode 2a and the gate electrode 3a will be described. Other configurations are the same as those of the first embodiment.
  • the short-circuit prevention layer 7 is formed over the insulating layer 6 covering the ends of the emitter electrode 2a and the gate electrode 3a, and has a region in contact with the emitter electrode 2a and the gate electrode 3a. .
  • the short-circuit prevention layer 7 is also formed on the emitter electrode 2a and the gate electrode 3a outside the gate wiring region 4, the short-circuit prevention is better than when the short-circuit prevention layer 7 is formed only inside the gate wiring region 4.
  • the range for forming the layer 7 can be expanded, and the short-circuit prevention layer 7 can be easily formed.
  • FIG. 5 shows an example in which both ends of the short-circuit prevention layer 7 have regions in contact with the emitter electrode 2a and the gate electrode 3a. may be formed. That is, both ends of the short-circuit prevention layer 7 may be formed so as not to have regions contacting the emitter electrode 2a and the gate electrode 3a.
  • the area of the region where the short-circuit prevention layer 7 contacts the emitter electrode 2a and the gate electrode 3a is preferably small. If the contact area is small, the contact area between the emitter electrode 2a and the gate electrode 3a of the metal plating layer 8 can be increased, and heat dissipation from the emitter electrode 2a and the gate electrode 3a through the metal plating layer 8 is promoted.
  • test samples were used in which a DBA (Direct Bonded Aluminum) substrate and a semiconductor element were connected by soldering and wire bonding.
  • DBA Direct Bonded Aluminum
  • a short-circuit prevention layer 7 is also formed on the ends of the emitter electrode 2a and the gate electrode 3a outside the gate wiring region 4, and the thickness of the emitter electrode 2a and the gate electrode 3a is increased. Those having different metal plating layers 8 formed thereon were used.
  • the semiconductor substrate 1 of the semiconductor element is a silicon substrate, and the thickness of the silicon substrate is 90 ⁇ m. The height of the portion 4a was 5 ⁇ m.
  • the electrical resistance between the emitter electrode 2a and the gate electrode 3a was measured.
  • the electrical resistance of all the test samples exceeded the upper measurement limit of 30 M ⁇ of the measuring device used for measurement, and it was confirmed that the emitter electrode 2a and the gate electrode 3a were not short-circuited.
  • test conditions were as follows: voltage applied to gate electrode 3a was 20 V, voltage applied to the capacitor used as a short-circuit current source was 800 V, and test sample temperature was 150°C.
  • the time for short-circuiting between the emitter electrode 2a and the gate electrode 3a was increased by 0.2 ⁇ s from 4.0 ⁇ s, and the maximum value of the short-circuiting time during which no breakdown occurred was taken as the short-circuit tolerance.
  • FIG. 6 is a graph showing relative values of short-circuit withstand capability of the semiconductor device according to the present embodiment.
  • the dotted line in FIG. 6 is an auxiliary line showing the behavior of the relative value of the short-circuit resistance with respect to each thickness.
  • the thickness of the metal plating layer 8 is 0 ⁇ m, that is, the short-circuit resistance when the metal plating layer 8 is not formed is 1
  • the formation of the metal plating layer 8 has a positive correlation with the heat dissipation. It was confirmed that the relative value of the short-circuit withstand capability was a value exceeding 1.
  • a metal plating layer 8 is formed on each of the electrodes 3a to prevent a short circuit between the emitter electrode 2a and the gate electrode 3a. Further, by increasing the thickness of the metal plating layer 8, it is possible to prevent a short circuit between the emitter electrode 2a and the gate electrode 3a and improve the short circuit resistance of the semiconductor device.
  • the first surface electrode 2, the second surface electrode 3, the conductive layer 5, and the back surface electrode 9 are the emitter electrode 2a, the gate electrode 3a, the gate wiring 5a, and the collector electrode 9a, respectively.
  • An example in which an insulated gate bipolar transistor is formed in the semiconductor device has been shown, but an insulated gate field effect transistor may be formed in the semiconductor device with a source electrode, a gate electrode 3a, a gate wiring 5a, and a drain electrode, respectively. .
  • the horizontal distance between the insulating layer 6 covering the emitter electrode 2a and the insulating layer 6 covering the gate wiring 5a that is, the width of the recess 4b is 1 ⁇ m to 30 ⁇ m.
  • the height from the lower end of the gate wiring 5a to the upper end of the insulating layer 6 covering the gate wiring 5a that is, when the height of the convex portion 4a is 0.5 ⁇ m or more and 10 ⁇ m or less, the convex portion A conductive film is likely to be formed on 4a or recess 4b.
  • the concave portion 4b is narrow and deep, the liquid containing the conductive substance easily adheres and remains, and spreads from the concave portion 4b to the convex portion 4a to form a conductive film.
  • the thickness of the emitter electrode 2a and the gate electrode 3a is preferably 1 ⁇ m or more and less than 10 ⁇ m.
  • the thickness of the emitter electrode 2a and the gate electrode 3a is 1 ⁇ m or more and less than 10 ⁇ m, the time required for electrode formation can be reduced, and the heat dissipation and short-circuit resistance of the semiconductor device can be improved.
  • the thickness of the metal plating layer 8 may be 1 ⁇ m or more and 50 ⁇ m or less, preferably 5 ⁇ m or more and 40 ⁇ m or less.
  • the thickness of the metal plating layer 8 is 5 ⁇ m or more and 40 ⁇ m or less, the time required for forming the plating layer can be reduced, and the heat dissipation and short-circuit resistance of the semiconductor device can be improved. If the thickness of the metal plating layer 8 exceeds 50 ⁇ m, the stress generated in the semiconductor element increases, which may cause the semiconductor element to warp.
  • a substrate made of a compound semiconductor such as silicon carbide, gallium nitride, gallium arsenide, or gallium oxide may be used.
  • the semiconductor device When using a substrate made of a compound semiconductor, the semiconductor device may be operated at a higher temperature than when using a substrate made of silicon. Therefore, the short-circuit prevention layer 7 and the metal plating layer 8 are formed, and the effect of heat dissipation from the metal plating layer 8 can be increased without short-circuiting the semiconductor device.
  • the thickness of the semiconductor substrate 1 may be 1 ⁇ m or more and 150 ⁇ m or less, preferably 50 ⁇ m or more and 100 ⁇ m or less, from the viewpoint of conduction loss, turn-off loss, heat dissipation, etc. of the semiconductor device.
  • the thickness of the semiconductor substrate 1 is 50 ⁇ m or more and 100 ⁇ m or less, the handling of the semiconductor substrate 1 in the manufacturing process is facilitated, and problems such as cracks and breaks in the semiconductor substrate 1 can be suppressed, and conduction loss and turn-off loss can be suppressed. can.
  • the thickness of the semiconductor substrate 1 is reduced to 100 ⁇ m or less, the heat capacity of the semiconductor substrate 1 becomes small, and the short-circuit resistance of the semiconductor device may decrease. In this case, it is more preferable to form the short-circuit preventing layer 7 to prevent short-circuiting and to form the metal plating layer 8 to improve the heat dissipation of the semiconductor device.
  • the thickness of the short-circuit prevention layer 7 is the same as the thickness of the gate wiring 5a or the difference thereof is 5 ⁇ m or less, the pressure applied to the semiconductor element can be dispersed when the semiconductor element is pressed from above in the mounting process, for example. be able to. In addition, it is possible to prevent cracking of the semiconductor element due to excessive pressure, failure of crimping the semiconductor element due to insufficient pressure, and the like.
  • a metal plating layer may be formed on the surface of the collector electrode 9a opposite to the surface in contact with the semiconductor substrate 1 .
  • a second metal plating layer may be formed on the collector electrode 9a at the same time as the metal plating layer 8 is formed on the emitter electrode 2a and the gate electrode 3a of the surface electrodes. Forming the second metal plating layer on the collector electrode 9a can promote heat dissipation from the back side of the semiconductor device.
  • the gate electrode 3a and the gate wiring 5a are formed in a conductive wiring layer formed below the gate electrode 3a and the gate wiring 5a in the active region 10 or the termination region 11. They are connected through a polysilicon layer.
  • the gate wiring 5a is arranged between the emitter electrodes 2a and the gate electrodes 3a, as shown in the schematic plan view of FIG. may be formed on the gate wiring region 4 between the .
  • Embodiment 3 This embodiment applies the semiconductor device according to the first or second embodiment described above to a power conversion device 200 .
  • Application of the semiconductor device according to Embodiment 1 or 2 is not limited to a specific power converter, but the case where the semiconductor device according to Embodiment 1 or 2 is applied to a three-phase inverter will be described below to explain.
  • FIG. 8 is a schematic diagram showing a schematic configuration of a power conversion system to which the power conversion device 200 according to the present embodiment is applied.
  • the power conversion system has a power supply 100 , a power converter 200 and a load 300 .
  • the power supply 100 is a DC power supply and supplies DC power to the power converter 200 .
  • the power supply 100 may be configured with various devices, for example, it may be configured with a DC system, a solar battery, a storage battery, or may be configured with a rectifier circuit or an AC/DC converter connected to an AC system. Also, the power supply 100 may be configured with a DC/DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power converter 200 is a three-phase inverter connected between the power supply 100 and the load 300 , converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300 .
  • the power conversion device 200 includes a main conversion circuit 201 that converts input DC power into AC power and outputs it, and a driving circuit that outputs a drive signal for driving each switching element of the main conversion circuit 201. It has a circuit 202 and a control circuit 203 that outputs a control signal for controlling the driving circuit 202 to the driving circuit 202 .
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200 .
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices, such as a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an electric motor for an air conditioner.
  • the main converter circuit 201 has a switching element and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 100 is converted into AC power and supplied to the load 300. .
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and includes six switching elements and each switching element. , and six freewheeling diodes anti-parallel to .
  • the semiconductor device according to Embodiment 1 or 2 is applied to each switching element of main conversion circuit 201 .
  • the six switching elements are connected in series every two switching elements to form upper and lower arms, and the upper and lower arms form U-phase, V-phase, and W-phase of the full bridge circuit.
  • Output terminals of the upper and lower arms, that is, three output terminals of the main conversion circuit 201 are connected to the load 300 .
  • the drive circuit 202 generates a drive signal for driving the switching element of the main converter circuit 201 and supplies it to the control electrode of the switching element of the main converter circuit 201 .
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the driving signal is a voltage signal greater than the threshold voltage of the switching element, in other words an ON signal, and when maintaining the switching element in the OFF state, the driving signal is greater than the threshold voltage of the switching element.
  • a small voltage signal in other words an off signal.
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300 .
  • the ON time which is the time during which each switching element of the main conversion circuit 201 should be in the ON state
  • the main conversion circuit 201 can be controlled by pulse width modulation control that modulates the ON time of the switching element according to the voltage to be output.
  • a control signal is output to the drive circuit 202 as a control command so that an ON signal is output to the switching element that should be in the ON state and an OFF signal is output to the switching element that should be in the OFF state at each time point.
  • the drive circuit 202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the semiconductor device according to the first or second embodiment is applied as the switching element of the main conversion circuit 201, the short circuit of the switching element is prevented, and the power with increased short circuit resistance A conversion device 200 can be implemented.
  • the present invention is not limited to this, and can be applied to various power converters.
  • the power converter may be multi-level, such as tri-level.
  • the first or second embodiment may be applied to a single-phase inverter.
  • the first or second embodiment can be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which Embodiment 1 or 2 is applied is not limited to one for the case where the load is an electric motor. It can also be used as a power supply device for a contactor power supply system, and can also be used as a power conditioner for a photovoltaic power generation system, an electric storage system, and the like.
  • 1 semiconductor substrate 1a first main surface, 1b second main surface, 2 first surface electrode, 2a emitter electrode, 3 second surface electrode, 3a gate electrode, 4 gate wiring region, 4a convex portion, 4b concave portion, 5 conductivity layer, 5a gate wiring, 6 insulating layer, 7 short circuit prevention layer, 8 metal plating layer, 9 back electrode, 9a collector electrode, 10 active region, 11 termination region, 100 power source, 200 power conversion device, 201 main conversion circuit, 202 drive circuit, 203 control circuit, 300 load.

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Abstract

半導体装置は、第１主面（１ａ）と、第１主面（１ａ）とは反対の面である第２主面（１ｂ）とを有する半導体基板（１）と、第１主面（１ａ）の上に形成された第１表面電極（２）と、平面視で第１表面電極（２）と離隔して形成され、第１表面電極（２）と電気的に絶縁された第２表面電極（３）と、第１表面電極（２）と第２表面電極（３）との間の第１主面（１ａ）の上に、平面視で第１表面電極（２）および第２表面電極（３）と離隔して形成され、導電性を有する導電層（５）と、導電層（５）と、第１表面電極（２）と第２表面電極（３）との間の第１主面（１ａ）と、第１表面電極（２）および第２表面電極（３）のそれぞれの導電層（５）に近い側の端部とを覆って形成され、絶縁性を有する絶縁層（６）と、第１表面電極（２）と導電層（５）との間の絶縁層（６）の上、および第２表面電極（３）と導電層（５）との間の絶縁層（６）の上を覆って形成され、導電層（５）の下端から上端までの高さ以上の厚みを有し、絶縁層（６）とは異なる材料からなり、絶縁性を有する短絡防止層（７）と、第１表面電極（２）および第２表面電極（３）の上にそれぞれ形成された金属めっき層（８）と、第２主面（２）の上に形成された裏面電極（９）とを備える構成により、第１表面電極（２）と第２表面電極（３）との短絡を防止できる。

Description

半導体装置、電力変換装置および半導体装置の製造方法
　本開示は、半導体装置およびその半導体装置の製造方法、ならびにそれを用いた電力変換装置に関するものである。
　半導体装置は、車載機器、産業機器等の電力制御用途において、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子、ダイオード等で構成され、これらに用いられる半導体基板は導通損失およびターンオフ損失を抑制するなどのために薄型化される。
　半導体基板が薄型化されると、半導体基板の熱容量が低下し、放熱性も低下するため、例えばＩＧＢＴにおいては、短絡状態でオン動作しても破壊しない時間、つまり短絡耐量が低下する場合がある。一方、半導体装置は、高温環境で使用される、または制御電流および発熱量が大きくなる場合があり、半導体基板の放熱性の向上が求められている。
　従来、めっき法によって半導体素子の表面に金属層を形成し、放熱を促進させる電力用半導体装置が知られており、特許文献１には、半導体素子の表面電極上にニッケルを含む金属層を無電解めっき法で形成し、半導体素子の表面から金属層を介して放熱させる技術が開示されている。
特許第５４９４５５９号公報（第３－４頁等参照）
　半導体素子の表面には、例えば、ゲート電極およびエミッタ電極と、ゲート電極およびエミッタ電極間の配線領域に設けられるゲート配線と、ゲート配線を被覆する絶縁膜が形成される。このように、半導体素子が互いに絶縁された電極と、これらの電極間の領域に、これらの電極と離隔して設けられる導電層および導電層を被覆する絶縁層とを有する場合、凹凸構造が形成される。そして、互いに絶縁された電極の上にそれぞれ金属めっき層を形成すると、導電層を被覆する絶縁層の表面、特に電極と導電層との間の凹部にめっき液、めっき液洗浄剤等のめっき処理液に含まれる物質が残存して導電性の被膜が形成され、互いに絶縁された電極間が短絡することがあった。
　本開示は、上述の課題を解決するためになされたものであり、半導体素子の表面の互いに絶縁された電極の上にそれぞれ金属めっき層を形成する場合に、これらの電極間の短絡を防止した半導体装置を提供することを目的とする。
　本開示の半導体装置は、第１主面と、第１主面とは反対の面である第２主面とを有する半導体基板と、第１主面の上に形成された第１表面電極と、平面視で第１表面電極と離隔して形成され、第１表面電極と電気的に絶縁された第２表面電極と、第１表面電極と第２表面電極との間の第１主面の上に、平面視で第１表面電極および第２表面電極と離隔して形成され、導電性を有する導電層と、導電層と、第１表面電極と第２表面電極との間の第１主面と、第１表面電極および第２表面電極のそれぞれの導電層に近い側の端部とを覆って形成され、絶縁性を有する絶縁層と、第１表面電極と導電層との間の絶縁層の上、および第２表面電極と導電層との間の絶縁層の上を覆って形成され、導電層の下端から上端までの高さ以上の厚みを有し、絶縁層とは異なる材料からなり、絶縁性を有する短絡防止層と、第１表面電極および第２表面電極の上にそれぞれ形成された金属めっき層と、第２主面の上に形成された裏面電極とを備える。
　また、本開示の半導体装置の製造方法は、半導体基板の第１主面の上に面状の電極層を形成し、パターニングすることで、平面視で互いに離隔するように第１表面電極と第２表面電極と導電層とを形成する、表面電極および導電層形成工程と、導電層と、第１表面電極と第２表面電極との間の第１主面と、第１表面電極および第２表面電極のそれぞれの導電層に近い側の端部とを覆う絶縁層を、ＰＶＤ法またはＣＶＤ法を用いて形成する、絶縁層形成工程と、第１表面電極と導電層との間の絶縁層の上、および第２表面電極と導電層との間の絶縁層の上を覆い、導電層の下端から上端までの高さ以上の厚みを有し、絶縁層とは異なる材料からなり、絶縁性を有する短絡防止層を形成する、短絡防止層形成工程と、短絡防止層形成工程の後に、めっき法を用いて、第１表面電極、第２表面電極および短絡防止層をめっき処理液に浸漬させ、第１表面電極および第２表面電極の上に金属めっき層を形成する金属めっき層形成工程と、半導体基板の第１主面とは反対の面である第２主面の上に、裏面電極を形成する裏面電極形成工程とを備える。
　本開示によれば、半導体素子の表面の互いに絶縁された電極の間に短絡防止層を形成して、これらの電極間の短絡を防止した半導体装置を得ることができる。
実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態２における半導体装置の概略構成を示す断面模式図である。 実施の形態２における半導体装置の短絡耐量を示すグラフである。 実施の形態１、２における半導体装置の概略構成を示す平面模式図である。 実施の形態３における電力変換装置が適用された電力変換システムの概略構成を示す模式図である。
　以下に、本開示の実施の形態について、図面に基づいて詳細に説明する。ここではＩＧＢＴを例に説明するが、半導体素子の表面に互いに絶縁された電極と、平面視でこれらの電極間の領域に離隔して設けられる導電層および導電層を被覆する絶縁層とを有するものであれば適宜変更可能であり、ＭＯＳＦＥＴまたは、ＩＧＢＴおよびＭＯＳＦＥＴに準ずるものでもよい。
　＜実施の形態１＞
　図１、図２は、それぞれ本実施の形態に係る半導体装置を示す平面模式図、断面模式図である。半導体装置は、半導体装置の主電流が流れる領域である活性領域１０とその外側の領域である終端領域１１が設けられ、半導体基板１の表面にエミッタ電極２ａとゲート電極３ａとが互いに離隔し、エミッタ電極２ａとゲート電極３ａとの間のゲート配線領域４に絶縁層６で被覆されたゲート配線５ａが形成され、エミッタ電極２ａとゲート配線５ａとの間、およびゲート電極３ａとゲート配線５ａとの間に短絡防止層７が設けられた構成とする。また、半導体装置は、エミッタ電極２ａとゲート電極３ａとの上に金属めっき層８が形成され、半導体基板１の裏面にはコレクタ電極９ａが形成されている。ここで、図１では、簡潔な説明のために、絶縁層６および金属めっき層８が省略されている。
　半導体基板１は、図２に示すように、表側の面の第１主面１ａ、裏側の面の第２主面１ｂを有している。半導体基板１の第１主面１ａ側または第２主面１ｂ側には、ドリフト層、エミッタ層、コレクタ層、フィールドストップ層、電解緩和層等の図示しない半導体層が形成されている。半導体基板１には、例えばケイ素からなる基板を用いればよい。
　エミッタ電極２ａおよびゲート電極３ａは、第１表面電極２および第２表面電極３であり、半導体基板１の活性領域１０の第１主面１ａの上に互いに離隔し、電気的に絶縁されて形成される。エミッタ電極２ａおよびゲート電極３ａには、例えばアルミニウムを用いればよく、アルミニウムとケイ素との合金等の合金材料を用いてもよい。
　ゲート配線領域４は、半導体基板１の第１主面１ａの上のゲート配線５ａおよび絶縁層６が設けられる領域であり、凸部４ａと凹部４ｂとが形成されている。図１、図２において、エミッタ電極２ａとゲート電極３ａとの間の領域はゲート配線領域４である。図２において、ゲート配線領域４の幅、つまりエミッタ電極２ａとゲート電極３ａとの外周端の間の水平方向の距離は、例えば１００μｍ程度である。半導体装置の主電流が流れる領域を拡大するために、ゲート配線領域４の幅を１００μｍ以下とする場合がある。ここで、図示はしていないが、ゲート配線５ａは終端領域１１にも設けられている。
　ゲート配線５ａは、図１、２に示すように、エミッタ電極２ａとゲート電極３ａとの間の第１主面１ａの上に、平面視でエミッタ電極２ａおよびゲート電極３ａと離隔して形成される導電層５である。ゲート配線５ａには、導電性を有する材料、例えばアルミニウムを用いればよく、アルミニウムとケイ素との合金等の合金材料を用いてもよい。
　絶縁層６は、図２に示すように、ゲート配線５ａと、エミッタ電極２ａとゲート電極３ａとの間の第１主面１ａと、エミッタ電極２ａおよびゲート電極３ａのそれぞれのゲート配線５ａに近い側の端部とを覆って形成される。ここで、端部とは、エミッタ電極２ａおよびゲート電極３ａの端面を含み、エミッタ電極２ａおよびゲート電極３ａの上面において、外周からその外周よりも１００μｍ内側までの領域とするが、この領域は半導体素子設計に応じて増減させることができる。このようにして、絶縁層６が積層されたゲート配線５ａには凸部４ａが形成され、エミッタ電極２ａとゲート配線５ａとの間、およびゲート電極３ａとゲート配線５ａとの間には凹部４ｂが形成される。絶縁層６には、絶縁性を有する材料を用いればよく、例えば窒化ケイ素を用いればよい。
　短絡防止層７は、図２に示すように、エミッタ電極２ａとゲート配線５ａとの間の絶縁層６の上、およびゲート電極３ａとゲート配線５ａとの間の絶縁層６の上を覆って形成される。また、短絡防止層７は、凸部４ａと凹部４ｂとを平坦化するように凹部４ｂを埋める。短絡防止層７の厚みは、短絡防止層７の下端から上端までの高さを示し、ゲート配線５ａの厚み以上、換言するとゲート配線５ａの下端から上端までの高さ以上である。このようにすると、短絡防止層７の上端の高さは、凸部４ａの上端の高さ以上となる。
　短絡防止層７は、絶縁性を有し、絶縁層６とは異なる材料からなる。例えば、絶縁層６に窒化ケイ素または酸化ケイ素が用いられる場合、短絡防止層７にはポリイミド、ポリベンゾオキサゾール、ポリテトラフルオロエチレン、シロキサン等の材料を用いることができる。短絡防止層７は、絶縁層６に用いられる窒化ケイ素、酸化ケイ素等の絶縁材料に比べ、後述するようなめっき処理液への薬品耐性、耐湿性、耐熱性、密着性、凸部４ａと凹部４ｂとの平坦化を促進するチクソ性および粘度等の流動性が高い材料を用いることが好ましい。ここで、ポリイミド、ポリベンゾオキサゾールは、薬品耐性、耐湿性、耐熱性、流動性等の点で好適である。
　凹部４ｂに短絡防止層７を形成せずに、後述する金属めっき層８を形成する場合、導電性の物質を含む液体が、脱離および蒸発し難く、表面張力の生じやすい凹部４ｂの底、特に凹部４ｂの底面と側壁面との近傍、つまり角部に付着および残留する。そして、残留物質が凹部４ｂの底面および側壁面に広がって、エミッタ電極２ａとゲート電極３ａとの間に導電性の被膜が形成される場合がある。そこで、短絡防止層７を形成して凹部４ｂを埋め、金属めっき層８を形成すると、凹部４ｂの底に導電性の物質が付着および残留することを抑制できるとともに、エミッタ電極２ａとゲート電極３ａとの間に導電性の被膜が形成されることを抑制できる。そして、エミッタ電極２ａとゲート電極３ａとが短絡することを防止できる。
　金属めっき層８は、エミッタ電極２ａおよびゲート電極３ａの上にそれぞれ形成され、エミッタ電極２ａおよびゲート電極３ａの放熱を促進する。ここで、図２に示すように、金属めっき層８が形成されると、金属めっき層８が形成されない場合に比べて半導体装置の表面側の熱容量を大きくできる。そして、半導体装置に生じた熱は、金属めっき層８から外部の空間もしくは外部の材料へ放熱される、または金属めっき層８に伝導して、半導体装置の短絡耐量を向上させることができる。
　金属めっき層８には、例えばニッケルを用いればよく、ニッケルとリン、ニッケルとホウ素等の合金、またはニッケルと金、銅と金等の積層体を用いてもよい。ニッケルとリンの合金を用いると、製造コストを安価にすることができるとともに、半導体装置の放熱性および短絡耐量を向上させることができる。
　コレクタ電極９ａは、裏面電極９であり、図２に示すように、半導体基板１の第２主面１ｂの上に形成される。コレクタ電極９ａには、例えばアルミニウム、チタン等を用いればよく、アルミニウム、ニッケル、金等の積層体を用いてもよい。
　続いて、本実施の形態に係る半導体装置の製造方法について説明する。ここでは、簡潔な説明のために、半導体層の製造方法の説明は省略する。また、製造工程の順序については、特に指定しない場合、説明の順序とは異なることがある。
　表面電極および導電層形成工程では、半導体層が形成された半導体基板１の第１主面１ａの上に、例えばスパッタ法を用いてアルミニウムからなる電極層を面状に形成し、エッチング法を用いてパターニングする。そして、互いに離隔するようにして、エミッタ電極２ａとゲート電極３ａとゲート配線５ａとが一括して形成される。エミッタ電極２ａとゲート電極３ａとゲート配線５ａとを一括して形成すると、エミッタ電極２ａ、ゲート電極３ａおよびゲート配線５ａの厚みが同じとなり、凹部４ｂの深さが位置によらず一定となり、凹部４ｂに短絡防止層７を埋め込みやすくできる。さらには、製造プロセスが容易になるとともに、製造コストを安価にすることもできる。ここで、厚みが同じまたは深さが一定とは、完全に厚みが同じまたは深さが一定であることのみを指すものではなく、厚みまたは深さの最大値の１０％程度以内であることも含む。
　絶縁層形成工程では、エミッタ電極２ａとゲート電極３ａとの間の半導体基板１の第１主面１ａの上、およびゲート配線５ａの上に、例えば、スパッタ法、蒸着法等のＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁層６として窒化ケイ素層が形成される。また、フォトリソグラフィおよびエッチング法を用いてエミッタ電極２ａおよびゲート電極３ａの端部を除く上面を露出させる。ここで、エミッタ電極２ａとゲート電極３ａとの間のゲート配線領域４に、凸部４ａと凹部４ｂとが形成される。
　短絡防止層形成工程では、凹部４ｂの絶縁層６の上を覆い、ゲート配線５ａの厚み以上の厚みを有するように、例えばディスペンサまたはスピンコータを用いて液体の感光性ポリイミドが塗布される。続いて、感光性ポリイミドに光が照射されて感光性ポリイミドが硬化して、短絡防止層７が形成される。ゲート配線領域４以外にも感光性ポリイミドが塗布される場合、感光性ポリイミドをパターニングして短絡防止層７を形成すればよい。ここで、短絡防止層７は、凸部４ａの絶縁層６の上にも形成されてよい。また、フォトリソグラフィを用いて凹部４ｂの絶縁層６の上のみに短絡防止層７が形成されてもよい。
　短絡防止層形成工程の後の金属めっき層形成工程では、例えば無電解めっき法を用いてエミッタ電極２ａおよびゲート電極３ａの上にニッケルと金の積層体、つまり金属めっき層８が形成される。ここで、めっき処理液、つまり脱脂液、エッチング液、コンディショニング液、置換液、めっき液、洗浄液等の薬品に浸される、エミッタ電極２ａ、ゲート電極３ａおよび短絡防止層７をまとめて浸漬部とよび、めっき処理の例について説明する。
　まず、浸漬部が脱脂液に浸され、浸漬部の表面に形成されていた自然酸化膜が一部、溶解し、浸漬部の表面に付着した有機物が除去される。続いて、浸漬部の表面は純水で洗浄され、浸漬部がエッチング液に浸され、表面酸化膜が溶解、除去される。浸漬部の表面にはエッチングにより生じる残渣が付着するため、浸漬部を純水等で洗浄し、コンディショニング液に浸して残渣を除去するとともに、浸漬部に汚染の少ない酸化膜を形成する。ここで、短絡防止層７が形成されない場合には、残渣が凹部４ｂまたは凸部４ａに残留するなどして、導電性の被膜が形成されることがあるが、短絡防止層７が形成されている場合には、短絡防止層７の表面に付着する残渣は洗浄により容易に除去できる。
　次に、浸漬部の表面は純水等で洗浄されて亜鉛置換液に浸されることで、浸漬部に形成されていた酸化膜が溶解し、エミッタ電極２ａとゲート電極３ａとの表面のアルミニウムを溶解およびイオン化し、亜鉛が析出する。さらに、浸漬部の表面は純水等で洗浄されてニッケルめっき液に浸されることで、亜鉛がニッケルに置換され、ニッケルめっき層が形成される。ここで、短絡防止層７が形成されない場合には、亜鉛が凹部４ｂまたは凸部４ａに残留してニッケルに置換されるなどして、導電性の被膜が形成されることがある。これに対し、短絡防止層７が形成されている場合には、短絡防止層７の表面に付着する残渣は洗浄により容易に除去できる。
　そして、短絡防止層７とニッケルめっき層との表面は純水等で洗浄され、金めっき処理が施されることで、ニッケルめっき層の表面にニッケルの酸化を防止する金めっき層が形成される。以上が金属めっき層形成工程の説明である。
　裏面電極形成工程では、半導体基板１の第２主面１ｂの上に、例えばスパッタ法を用いてアルミニウム層、つまりコレクタ電極９ａが面状に形成される。以上に示すようにして、本実施の形態に係る半導体装置は製造される。
　このようにして、短絡防止層７は、エミッタ電極２ａとゲート配線５ａとの間の絶縁層６の上、およびゲート電極３ａとゲート配線５ａとの間の絶縁層６の上を覆い、ゲート配線領域４の凸部４ａと凹部４ｂとを平坦化するように凹部４ｂを埋める。そして、金属めっき層８を形成する際に、ゲート配線５ａを被覆する絶縁層６の表面、特に凹部４ｂにめっき液、めっき液洗浄剤等のめっき処理液に含まれる物質が残存すること、およびエミッタ電極２ａとゲート電極３ａとの間の導電性の被膜が形成されることを抑制できる。そのため、半導体素子の表面の互いに絶縁されたエミッタ電極２ａとゲート電極３ａとの上にそれぞれ金属めっき層８を形成し、エミッタ電極２ａとゲート電極３ａとが短絡することを防止した半導体装置を提供できる。
　なお、図３に示すように、短絡防止層７の上面の形状が平坦でなく曲面である場合、短絡防止層７の厚みは、すべての位置においてゲート配線５ａの厚み以上でなくてもよく、短絡防止層７の上面の曲面の上端部において、ゲート配線５ａの厚み以上であればよい。ここで、図３は、本実施の形態の別の形態を示す断面模式図である。
　また、図４にその断面模式図を示すように、短絡防止層７は、ゲート配線５ａの上を被覆する絶縁層６の上を覆って、換言すると凸部４ａに形成してもよい。このようにすると、上述と同様に、エミッタ電極２ａとゲート電極３ａとの間に導電性の被膜が形成されることを抑制しながら、短絡防止層７の形成を容易にできる。ここで、短絡防止層７の厚みは、凹部４ｂに形成された短絡防止層７の下端から凸部４ａに形成された短絡防止層７の上端までの高さを示す。
　また、短絡防止層７の表面は疎水性を有していると、金属めっき層８を形成する際に、短絡防止層７の表面にめっき液、めっき液洗浄剤等のめっき処理液に含まれる物質が残存することをさらに抑制できる。そして、エミッタ電極２ａとゲート電極３ａとの間に導電性の被膜が形成されてエミッタ電極２ａとゲート電極３ａとが短絡することを防止できる。
　また、短絡防止層形成工程では、感光性ポリイミドを用いて短絡防止層７が形成される例を示したが、液体材料の熱硬化性ポリイミドを用い、例えばディスペンサまたはスピンコータを用いて熱硬化性ポリイミドが塗布され、熱硬化性ポリイミドが加熱されて硬化し、短絡防止層７が形成されてもよい。
　＜実施の形態２＞
　実施の形態１では、短絡防止層７は、ゲート配線領域４の内側に形成される例を示したが、本実施の形態においては、短絡防止層７は、ゲート配線領域４の外側に広がって形成され、エミッタ電極２ａとゲート電極３ａとに接する領域を有する例について説明する。これ以外の構成は実施の形態１と同様である。
　図５に示すように、短絡防止層７は、エミッタ電極２ａとゲート電極３ａとの端部を被覆する絶縁層６の上を覆って形成され、エミッタ電極２ａおよびゲート電極３ａと接する領域を有する。ゲート配線領域４の外側のエミッタ電極２ａとゲート電極３ａとの上にも短絡防止層７を形成する場合、ゲート配線領域４の内側のみに短絡防止層７を形成する場合に比べて、短絡防止層７を形成する範囲を拡大でき、短絡防止層７を容易に形成することができる。
　図５では、短絡防止層７の両端は、エミッタ電極２ａおよびゲート電極３ａと接する領域を有する例を示しているが、エミッタ電極２ａおよびゲート電極３ａの端部を被覆する絶縁層６の上に形成してもよい。つまり、短絡防止層７の両端は、エミッタ電極２ａとゲート電極３ａとに接する領域を有さないように形成してもよい。
　短絡防止層７がエミッタ電極２ａとゲート電極３ａとに接する領域の面積、換言すると接触面積は、小さい方が好ましい。この接触面積が小さいと、金属めっき層８のエミッタ電極２ａとゲート電極３ａとの接触面積を大きくでき、エミッタ電極２ａとゲート電極３ａとから金属めっき層８を介する放熱が促進される。
　続いて、短絡防止層７を形成した半導体装置を作成し、短絡防止効果および短絡耐量を評価した結果を示す。評価には、ＤＢＡ（Ｄｉｒｅｃｔ　Ｂｏｎｄｅｄ　Ａｌｕｍｉｎｉｕｍ）基板と半導体素子とを、はんだおよびワイヤボンディングで接続した試験サンプルを用いた。
　ここで、半導体素子には、ゲート配線領域４の外側のエミッタ電極２ａとゲート電極３ａとの端部の上にも短絡防止層７を形成し、エミッタ電極２ａおよびゲート電極３ａの上に厚みが異なる金属めっき層８を形成したものを用いた。また、半導体素子の半導体基板１はシリコン基板で、シリコン基板の厚みは９０μｍであり、エミッタ電極２ａとゲート電極３ａとの端部間の水平方向の距離は９０μｍ、凹部４ｂの幅は２０μｍ、凸部４ａの高さは５μｍであった。
　短絡防止効果の評価において、エミッタ電極２ａとゲート電極３ａとの間の電気抵抗を測定した。全ての試験サンプルの電気抵抗は、測定に用いた測定器の測定上限である３０ＭΩを超えており、エミッタ電極２ａとゲート電極３ａとが短絡していないことを確認した。
　短絡耐量の評価において、試験条件は、ゲート電極３ａへの印加電圧を２０Ｖ、短絡電流源としたコンデンサへの印加電圧を８００Ｖ、試験サンプル温度を１５０℃とした。エミッタ電極２ａとゲート電極３ａとの間を短絡させる時間を４．０μｓから０．２μｓずつ増加させていき、破壊しなかった短絡時間の最大値を短絡耐量とした。
　図６は、本実施の形態における半導体装置の短絡耐量の相対値を示すグラフである。ここで、図６中の点線は各厚みに対する短絡耐量の相対値の挙動を示す補助線である。図６に示すように、金属めっき層８の厚みが０μｍ、つまり金属めっき層８を形成しない場合の短絡耐量を１とした場合、金属めっき層８を形成すると、放熱性と正の相関がある短絡耐量の相対値は１を超える値となることを確認できた。
　このように、ゲート配線領域４の外側のエミッタ電極２ａとゲート電極３ａとの端部の上に短絡防止層７を形成しても、半導体素子の表面の互いに絶縁されたエミッタ電極２ａとゲート電極３ａとの上にそれぞれ金属めっき層８を形成し、エミッタ電極２ａとゲート電極３ａとが短絡することを防止できる。また、金属めっき層８の厚みを大きくすると、エミッタ電極２ａとゲート電極３ａとの短絡を防止できるとともに半導体装置の短絡耐量を向上させることができる。
　なお、実施の形態１および２において、第１表面電極２、第２表面電極３、導電層５、裏面電極９は、それぞれ、エミッタ電極２ａ、ゲート電極３ａ、ゲート配線５ａ、コレクタ電極９ａとし、半導体装置に絶縁ゲート型バイポーラトランジスタが形成される例を示したが、それぞれ、ソース電極、ゲート電極３ａ、ゲート配線５ａ、ドレイン電極とし、半導体装置に絶縁ゲート型電界効果トランジスタが形成されてもよい。
　また、図２に示したゲート配線領域４において、エミッタ電極２ａを被覆する絶縁層６とゲート配線５ａを被覆する絶縁層６との間の水平方向の距離、つまり凹部４ｂの幅が１μｍ以上３０μｍ以下である場合、さらにはゲート配線５ａの下端からゲート配線５ａの上を被覆する絶縁層６の上端までの高さ、つまり凸部４ａの高さが０．５μｍ以上１０μｍ以下の場合、凸部４ａまたは凹部４ｂには導電性の被膜が形成されやすい。凹部４ｂは幅が狭く、深い構成のため、導電性の物質を含む液体が付着および残留しやすくなり、凹部４ｂから凸部４ａに広がって導電性の被膜が形成されやすくなる。なお、ゲート電極３ａを被覆する絶縁層６とゲート配線５ａを被覆する絶縁層６との間の水平方向の距離についても同様である。そこで、短絡防止層７を形成してエミッタ電極２ａとゲート電極３ａとの短絡を防止することがさらに好ましいといえる。
　また、エミッタ電極２ａおよびゲート電極３ａの厚みは、１μｍ以上１０μｍ未満とすることが好ましい。エミッタ電極２ａおよびゲート電極３ａの厚みを１μｍ以上１０μｍ未満とすると、電極形成に要する時間を抑制できるとともに、半導体装置の放熱性および短絡耐量を向上させることができる。
　また、金属めっき層８の厚みは、１μｍ以上５０μｍ以下であればよく、好ましくは５μｍ以上４０μｍ以下とすればよい。金属めっき層８の厚みを５μｍ以上４０μｍ以下とすると、めっき層形成に要する時間を抑制できるとともに、半導体装置の放熱性および短絡耐量を向上させることができる。なお、金属めっき層８の厚みが５０μｍを超えると、半導体素子に生じる応力が大きくなり、半導体素子が反る不具合が生じることがある。
　また、半導体基板１には、炭化ケイ素、窒化ガリウム、ヒ化ガリウムまたは酸化ガリウム等の化合物半導体からなる基板を用いてもよい。化合物半導体からなる基板を用いる場合、ケイ素からなる基板を用いる場合に比べて高い温度で半導体装置を動作させることがある。そのため、短絡防止層７および金属めっき層８を形成し、半導体装置を短絡させることなく金属めっき層８からの放熱の効果を大きくできる。
　また、半導体基板１の厚みは、半導体装置の導通損失、ターンオフ損失および放熱性等の観点から、１μｍ以上１５０μｍ以下とすればよく、好ましくは５０μｍ以上１００μｍ以下とすればよい。半導体基板１の厚みを５０μｍ以上１００μｍ以下とすると、製造プロセスにおける半導体基板１の取り扱いが容易となり半導体基板１のクラック、ワレなどの不具合を抑制できるとともに、導通損失およびターンオフ損失の抑制を図ることができる。半導体基板１の厚みを１００μｍ以下に薄型化する場合、半導体基板１の熱容量が小さくなり、半導体装置の短絡耐量が低下することがある。この場合、短絡防止層７を形成して短絡防止を図り、金属めっき層８を形成して半導体装置の放熱性を向上させることがさらに好ましいといえる。
　また、短絡防止層７の厚みがゲート配線５ａの厚みと同じまたは５μｍ以下の差とすると、例えば実装工程で上方から半導体素子を加圧するようなプロセスを行う場合、半導体素子に加わる圧力を分散させることができる。そして、過剰な加圧による半導体素子のクラックまたは加圧不足による半導体素子の圧着不具合等を抑制することができる。
　また、裏面電極９は、コレクタ電極９ａのみである例を示したが、コレクタ電極９ａの半導体基板１と接する面とは反対側の面に、金属めっき層を形成してもよい。例えば、表面電極のエミッタ電極２ａおよびゲート電極３ａの上に形成する金属めっき層８と同時に、コレクタ電極９ａの上にも第２金属めっき層を形成してもよい。コレクタ電極９ａの上に第２金属めっき層を形成すると、半導体装置の裏面側からの放熱を促進させることができる。
　また、図示はしていないが、ゲート電極３ａとゲート配線５ａとは、活性領域１０または終端領域１１において、ゲート電極３ａおよびゲート配線５ａよりも下層側に形成される導電性の配線層、例えばポリシリコン層を介して接続されている。また、ゲート配線５ａは、エミッタ電極２ａとゲート電極３ａとの間以外にも、図７にその平面模式図を示すように、平面視でエミッタ電極２ａが分割される領域、つまりエミッタ電極２ａ同士の間のゲート配線領域４の上に形成されてもよい。
　＜実施の形態３＞
　本実施の形態は、上述した実施の形態１または２に係る半導体装置を電力変換装置２００に適用したものである。実施の形態１または２に係る半導体装置の適用は、特定の電力変換装置に限定されるものではないが、実施の形態１または２に係る半導体装置を三相のインバータに適用した場合について、以下に説明する。
　図８は、本実施の形態における電力変換装置２００が適用された電力変換システムの概略構成を示す模式図である。電力変換システムは、電源１００、電力変換装置２００、および負荷３００を有している。
　電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は、種々のもので構成すればよく、例えば、直流系統、太陽電池、蓄電池で構成してもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成してもよい。また、電源１００は、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータで構成してもよい。
　電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図８に示すように、入力される直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを有している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。
　主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２０１の各スイッチング素子に、実施の形態１または２に係る半導体装置が適用されている。６つのスイッチング素子は、２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路のＵ相、Ｖ相、Ｗ相を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号、換言すればオン信号であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号、換言すればオフ信号である。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間であるオン時間を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令として制御信号を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置２００では、主変換回路２０１のスイッチング素子として実施の形態１または２に係る半導体装置を適用するため、スイッチング素子の短絡を防止して、短絡耐量を高めた電力変換装置２００を実現することができる。
　本実施の形態では、２レベルの三相インバータに実施の形態１または２を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。例えば、電力変換装置は３レベルのようなマルチレベルのものであってもよい。また、単相負荷に電力を供給する場合には、単相のインバータに実施の形態１または２を適用してもよい。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１または２を適用することもできる。
　また、実施の形態１または２を適用した電力変換装置は、負荷が電動機の場合のためのものに限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることもできる。
　上述以外にも各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
　１　半導体基板、　１ａ　第１主面、　１ｂ　第２主面、　２　第１表面電極、　２ａ　エミッタ電極、　３　第２表面電極、　３ａ　ゲート電極、　４　ゲート配線領域、　４ａ　凸部、　４ｂ　凹部、　５　導電層、　５ａ　ゲート配線、　６　絶縁層、　７　短絡防止層、　８　金属めっき層、　９　裏面電極、　９ａ　コレクタ電極、　１０　活性領域、　１１　終端領域、　１００　電源、　２００　電力変換装置、　２０１　主変換回路、　２０２　駆動回路、　２０３　制御回路、　３００　負荷。

Claims (19)

  1. 　第１主面と、前記第１主面とは反対の面である第２主面とを有する半導体基板と、
    　前記第１主面の上に形成された第１表面電極と、
    　平面視で前記第１表面電極と離隔して形成され、前記第１表面電極と電気的に絶縁された第２表面電極と、
    　前記第１表面電極と前記第２表面電極との間の前記第１主面の上に、平面視で前記第１表面電極および前記第２表面電極と離隔して形成され、導電性を有する導電層と、
    　前記導電層と、前記第１表面電極と前記第２表面電極との間の前記第１主面と、前記第１表面電極および前記第２表面電極のそれぞれの前記導電層に近い側の端部とを覆って形成され、絶縁性を有する絶縁層と、
    　前記第１表面電極と前記導電層との間の前記絶縁層の上、および前記第２表面電極と前記導電層との間の前記絶縁層の上を覆って形成され、前記導電層の下端から上端までの高さ以上の厚みを有し、前記絶縁層とは異なる材料からなり、絶縁性を有する短絡防止層と、
    　前記第１表面電極および前記第２表面電極の上にそれぞれ形成された金属めっき層と、
    　前記第２主面の上に形成された裏面電極と
    を備える半導体装置。
  2. 　前記短絡防止層は、さらに前記導電層の上を被覆する前記絶縁層の上を覆って形成されることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記短絡防止層は、さらに前記第１表面電極および前記第２表面電極の前記端部を被覆する前記絶縁層の上を覆って形成され、前記第１表面電極と前記第２表面電極とに接する領域を有することを特徴とする、請求項１または請求項２に記載の半導体装置。
  4. 　前記短絡防止層は、ポリイミドまたはポリベンゾオキサゾールからなることを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記短絡防止層の表面は疎水性を有することを特徴とする、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記導電層の厚みは、前記第１表面電極と前記第２表面電極との厚みと同じであることを特徴とする、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記第１表面電極、前記第２表面電極、前記導電層、前記裏面電極は、それぞれ、エミッタ電極、ゲート電極、ゲート配線、コレクタ電極であり、絶縁ゲート型バイポーラトランジスタが形成されることを特徴とする、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記第１表面電極、前記第２表面電極、前記導電層、前記裏面電極は、それぞれ、ソース電極、ゲート電極、ゲート配線、ドレイン電極であり、絶縁ゲート型電界効果トランジスタが形成されることを特徴とする、請求項１から請求項６のいずれか１項に記載の半導体装置。
  9. 　前記第１表面電極を被覆する前記絶縁層と前記導電層を被覆する前記絶縁層との間の水平方向の距離、および前記第２表面電極を被覆する前記絶縁層と前記導電層を被覆する前記絶縁層との間の水平方向の距離の少なくとも一方は、１μｍ以上３０μｍ以下であることを特徴とする、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記導電層の下端から前記導電層の上を被覆する前記絶縁層の上端までの高さは０．５μｍ以上１０μｍ以下であることを特徴とする、請求項９に記載の半導体装置。
  11. 　前記第１表面電極および前記第２表面電極はそれぞれ１μｍ以上１０μｍ未満の厚みを有し、前記金属めっき層は５μｍ以上４０μｍ以下の厚みを有することを特徴とする、請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記半導体基板はケイ素、炭化ケイ素、ヒ化ガリウム、窒化ガリウムまたは酸化ガリウムからなり、厚みが５０μｍ以上１００μｍ以下であることを特徴とする、請求項１から請求項１１のいずれか１項に記載の半導体装置。
  13. 　請求項１から請求項１２のいずれか１項に記載の半導体装置を有し、
    　入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
    を備えた電力変換装置。
  14. 　半導体基板の第１主面の上に面状の電極層を形成し、パターニングすることで、平面視で互いに離隔するように第１表面電極と第２表面電極と導電層とを形成する、表面電極および導電層形成工程と、
    　前記導電層と、前記第１表面電極と前記第２表面電極との間の前記第１主面と、前記第１表面電極および前記第２表面電極のそれぞれの前記導電層に近い側の端部とを覆う絶縁層を、ＰＶＤ法またはＣＶＤ法を用いて形成する、絶縁層形成工程と、
    　前記第１表面電極と前記導電層との間の前記絶縁層の上、および前記第２表面電極と前記導電層との間の前記絶縁層の上を覆い、前記導電層の下端から上端までの高さ以上の厚みを有し、前記絶縁層とは異なる材料からなり、絶縁性を有する短絡防止層を形成する、短絡防止層形成工程と、
    　前記短絡防止層形成工程の後に、めっき法を用いて、前記第１表面電極、前記第２表面電極および前記短絡防止層をめっき処理液に浸漬させ、前記第１表面電極および前記第２表面電極の上に金属めっき層を形成する金属めっき層形成工程と、
    　前記半導体基板の前記第１主面とは反対の面である第２主面の上に、裏面電極を形成する裏面電極形成工程と
    を備える半導体装置の製造方法。
  15. 　前記短絡防止層形成工程では、前記導電層の上を被覆する前記絶縁層の上をさらに前記短絡防止層で覆うことを特徴とする、請求項１４に記載の半導体装置の製造方法。
  16. 　前記短絡防止層形成工程では、前記第１表面電極および前記第２表面電極の前記端部を被覆する前記絶縁層の上をさらに前記短絡防止層で覆い、前記短絡防止層を前記第１表面電極と前記第２表面電極とに接触させることを特徴とする、請求項１４または請求項１５に記載の半導体装置の製造方法。
  17. 　前記第１表面電極、前記第２表面電極、前記導電層、前記裏面電極は、それぞれ、エミッタ電極、ゲート電極、ゲート配線、コレクタ電極であり、絶縁ゲート型バイポーラトランジスタを形成することを特徴とする、請求項１４から請求項１６のいずれか１項に記載の半導体装置の製造方法。
  18. 　前記第１表面電極、前記第２表面電極、前記導電層、前記裏面電極は、それぞれ、ソース電極、ゲート電極、ゲート配線、ドレイン電極であり、絶縁ゲート型電界効果トランジスタを形成することを特徴とする、請求項１４から請求項１６のいずれか１項に記載の半導体装置の製造方法。
  19. 　前記短絡防止層は、液体材料をディスペンサにより塗布し、光または熱で硬化させて形成することを特徴とする、請求項１４から請求項１８のいずれか１項に記載の半導体装置の製造方法。
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