JP2015231033A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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良平 北尾
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Abstract

【課題】シリコン基板の反りを抑制する。
【解決手段】基板ＳＵＢが、シリコン基板ＳＩＳを用いて形成されている。そして基板ＳＵＢは、互いに対向する第１面及び第２面を有している。金属膜ＭＦが、第１面に形成されている。配線層ＩＬが、第２面に形成されている。そして金属膜ＭＦは、面心立方格子構造を有している。さらに金属膜ＭＦをＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により測定した場合、金属膜ＭＦの［１１１］配向強度Ａ（１１１）、［２２０］配向強度Ａ（２２０）、及び［３１１］配向強度Ａ（３１１）が、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０を満たしている。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えばパワーデバイスに適用可能な技術である。
電力供給のスイッチング素子として、パワーデバイスが用いられる場合がある。パワーデバイスとしては、例えば特許文献１に記載された構造がある。特許文献１では、縦型トランジスタが半導体基板を用いて形成されている。具体的には、半導体基板は、互いに対向する第１面及び第２面を有している。そして上記したトランジスタは、第１面にソースを有し、かつ第２面にドレインを有している。
さらに特許文献１では、ソースが第１面に形成された第１電極により形成され、ドレインが第２面に形成された第２電極により形成されている。そして第１電極及び第２電極は、同じ熱膨張係数を有する金属によって形成されている。特許文献１には、このようにすることで、半導体基板に熱が加わっても半導体基板が反ることが防止される、と記載されている。
特許文献２には、次のような半導体チップが記載されている。この半導体チップは、互いに対向する第１面及び第２面を有している。そして第１面には第１電極が形成され、第２面には第２電極が形成されている。
特許文献２では、上記した半導体チップが次のようにして製造される。まず、半導体ウェハの第１面に第１電極を形成する。次いで、第１電極を介して半導体ウェハと対向する支持基板を半導体ウェハの第１面に設ける。次いで、半導体ウェハの第２面に第２電極を形成する。次いで、支持基板を半導体ウェハから取り外す。次いで、半導体ウェハをダイシングする。これにより、上記した半導体チップが得られる。特許文献２には、半導体ウェハの第１面及び第２面にそれぞれ第１電極及び第２電極が設けられても、支持基板によって半導体ウェハの反りを抑制することができる、と記載されている。
特開２０１０−９２８９５号公報 特開２００５−２４４１６５号公報
トランジスタを形成するための基板には、シリコン基板が用いられることがある。一方で例えば、シリコン基板の表面上に形成された配線層（絶縁膜）によって、シリコン基板には反りが生じることがある。そしてこのような反りによって、シリコン基板にクラックが生じることがある。本発明者は、シリコン基板の反りを抑制する方法を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、シリコン基板を用いて形成された基板が、互いに対向する第１面及び第２面を有している。第１面には金属膜が形成されている。第２面には配線層が形成されている。金属膜は面心立方構造を有している。そして金属膜をＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により測定した場合、金属膜の［１１１］配向強度Ａ（１１１）、［２２０］配向強度Ａ（２２０）、及び［３１１］配向強度Ａ（３１１）が、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０を満たしている。
他の一実施の形態によれば、上記した金属膜は電解めっきにより形成される。
前記一実施の形態によれば、シリコン基板の反りが抑制される。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１の破線αで囲んだ領域を拡大した図である。 図２のＡ−Ａ´断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 金属膜を形成するための電解めっきにおける電流密度の制御方法の例を示す図である。 図８の変形例を示す図である。 図８の変形例を示す図である。 シリコン基板の反り量と金属膜のＡ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝の関係を示すグラフである。 第２の実施形態に係る半導体装置の構成を示す回路図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 図１３の破線αで囲んだ領域を拡大した図である。 図１４のＡ−Ａ´断面図である。 金属膜の膜厚とトランジスタのオン抵抗の関係を示すグラフである。 変形例に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１の破線αで囲んだ領域を拡大した図である。図３は、図２のＡ−Ａ´断面図である。図３に示すように、半導体装置ＳＤは、基板ＳＵＢ、金属膜ＭＦ、及び配線層ＩＬを備えている。基板ＳＵＢは、シリコン基板ＳＩＳを用いて形成されている。そして基板ＳＵＢは、互いに対向する第１面及び第２面を有している。金属膜ＭＦは、第１面に形成されている。配線層ＩＬは、第２面に形成されている。そして金属膜ＭＦは、面心立方格子構造を有している。さらに金属膜ＭＦをＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により測定した場合、金属膜ＭＦの［１１１］配向強度Ａ（１１１）、［２２０］配向強度Ａ（２２０）、及び［３１１］配向強度Ａ（３１１）が、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０を満たしている。なお、金属膜ＭＦは、例えば１０μｍ以上の膜厚を有している。さらに金属膜ＭＦは、例えば、銅又は銀を含んでいる。以下、詳細に説明する。
図１に示すように、半導体装置ＳＤは、配線層ＩＬに、ゲートパッドＧＰ１及びソースパッドＳＰ１を備えている。そしてゲートパッドＧＰ１上には、ゲートバンプＧＢ１が設けられている。同様に、ソースパッドＳＰ１上には、ソースバンプＳＢ１が設けられている。ゲートパッドＧＰ１及びソースパッドＳＰ１は、例えば、アルミニウムと銅の合金（ＡｌＣｕ）により形成されている。ゲートバンプＧＢ１及びソースバンプＳＢ１は、例えば、半田ボールである。
本図に示す例において、ソースパッドＳＰ１の平面形状は、矩形に、その矩形の１つの角を切り欠くことで形成される凹部を設けた形状である。一方、ゲートパッドＧＰ１の平面形状は矩形である。そしてゲートパッドＧＰ１は、上記した凹部に位置している。さらに、ゲートパッドＧＰ１からは、ゲート配線ＧＷ１が延伸している。ゲート配線ＧＷ１は、基板ＳＵＢ（図３）に比して配線層ＩＬ側から見て時計回りにソースパッドＳＰ１を囲んでいる。ただし、ソースパッドＳＰ１、ゲートパッドＧＰ１、及びゲート配線ＧＷ１の平面形状は本図に示す例に限定されるものではない。
図２に示すように、基板ＳＵＢの表面には、凹部ＲＥＣ１（凹部ＲＥＣ１の断面形状については図３を用いて後述する。）が形成されている。詳細を後述するように、凹部ＲＥＣ１にはゲート電極ＧＥ１が埋め込まれている。そしてゲート電極ＧＥ１は、平面視でゲート配線ＧＷ１と重なる領域で、ゲート電極ＧＥ１と接続している。そして凹部ＲＥＣ１によって、基板ＳＵＢの表面で複数のセルＣＬ１が平面視で区画されている。本図に示す例において、これら複数のセルＣＬ１は、平面視で格子状に配列している。さらに各セルＣＬ１の平面形状は矩形である。ただし、複数のセルＣＬ１の配列及び平面形状は本図に示す例に限定されるものではない。
図３に示すように、本実施形態では、基板ＳＵＢを用いて縦型のトランジスタＴＲ１（第１トランジスタ）が形成されている。具体的には、基板ＳＵＢは、シリコン基板ＳＩＳ、第１導電型のエピタキシャル層ＥＰＩ（第１導電型半導体層）、及び第２導電型チャネル領域ＰＣＲ１（第１の第２導電型領域）を備えている。そしてトランジスタＴＲ１は、凹部ＲＥＣ１（第１凹部）、ゲート電極ＧＥ１（第１ゲート電極）、ソース領域ＳＯＲ１（第１の第１導電型領域）、ソース電極ＳＥ１（第１ソース電極）、及びドレイン電極ＤＥ１（第１ドレイン電極）を備えている。
なお、第１導電型及び第２導電型は、互いの導電型が反対であればｐ型及びｎ型のいずれであってもよい。以下、第１導電型はｎ型であり、第２導電型はｐ型であるとして説明する。
シリコン基板ＳＩＳは、ｎ＋シリコン基板（第１導電型半導体基板）である。シリコン基板ＳＩＳの膜厚は、例えば、３０μｍ以上２００μｍ以下である。詳細を後述するように、シリコン基板ＳＩＳには反りが生じることがある。特にシリコン基板ＳＩＳの膜厚が薄いほどシリコン基板ＳＩＳは反りやすくなる。これに対して本実施形態では、このような反りを金属膜ＭＦによって緩和する。
エピタキシャル層ＥＰＩ（例えば、シリコンエピタキシャル層）は、シリコン基板ＳＩＳの表面（金属膜ＭＦの反対側）に形成されている。本図に示す例において、エピタキシャル層ＥＰＩは、第１導電型半導体層（ｎ型半導体層）である。そしてエピタキシャル層ＥＰＩの表層には、第２導電型チャネル領域ＰＣＲ１が形成されている。なお、エピタキシャル層ＥＰＩは、シリコン基板ＳＩＳと異なる格子定数を有する場合がある。この場合、シリコン基板ＳＩＳに反りが生じる。このような場合であっても、後述するように、本実施形態によれば、シリコン基板ＳＩＳの反りを金属膜ＭＦによって緩和することができる。
第２導電型チャネル領域ＰＣＲ１には、凹部ＲＥＣ１が形成されている。凹部ＲＥＣ１は、第２導電型チャネル領域ＰＣＲ１を貫いている。そして凹部ＲＥＣ１の下端は、エピタキシャル層ＥＰＩに位置している。そして凹部ＲＥＣ１には、凹部ＲＥＣ１の底部及び内側面に沿ってゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば、シリコン酸化膜（ＳｉＯ２）によって形成されている。さらに凹部ＲＥＣ１には、ゲート電極ＧＥ１が埋め込まれている。ゲート電極ＧＥ１は、例えば、ポリシリコンにより形成されている。さらに凹部ＲＥＣ１の開口上には、層間絶縁膜ＩＬＤ１が形成されている。これにより、ゲート電極ＧＥ１は層間絶縁膜ＩＬＤ１により覆われている。
なお、ゲート電極ＧＥ１は、図２に示したように、ゲート配線ＧＷ１と電気的に接続している。そしてゲート配線ＧＷ１は、図１に示したように、ゲートパッドＧＰ１及びゲートバンプＧＢ１と電気的に接続している。これにより、トランジスタＴＲ１のゲート電圧は、ゲートバンプＧＢ１を用いて印加することができる。
ソース領域ＳＯＲ１は、ｎ＋領域（第１導電型領域）であり、第２導電型チャネル領域ＰＣＲ１に形成されている。そしてソース領域ＳＯＲ１は、凹部ＲＥＣ１と平面視で隣接している。なお、ソース領域ＳＯＲ１は、第２導電型チャネル領域ＰＣＲ１よりも浅く形成されている。
さらに、第２導電型チャネル領域ＰＣＲ１には、第２導電型ボディ領域ＰＢＲ１が形成されている。第２導電型ボディ領域ＰＢＲ１はｐ＋領域であり、不純物濃度が第２導電型チャネル領域ＰＣＲ１よりも高い。本図に示す例において、第２導電型ボディ領域ＰＢＲ１は、各セルＣＬ１の表層でソース領域ＳＯＲ１が形成されていない部分に形成されている。そして第２導電型ボディ領域ＰＢＲ１は、ソース領域ＳＯＲ１よりも深く形成されている。
エピタキシャル層ＥＰＩの表面上には、ソース電極ＳＥ１が形成されている。ソース電極ＳＥ１は、ソース領域ＳＯＲ１、第２導電型ボディ領域ＰＢＲ１、及び層間絶縁膜ＩＬＤ１を覆っている。これにより、ソース電極ＳＥ１は、ソース領域ＳＯＲ１及び第２導電型ボディ領域ＰＢＲ１と電気的に接続している。なお、上記したようにゲート電極ＧＥ１は層間絶縁膜ＩＬＤ１によって覆われている。このため、ゲート電極ＧＥ１とソース電極ＳＥ１は層間絶縁膜ＩＬＤ１を介して電気的に絶縁されている。
なお、ソース電極ＳＥ１は、図１に示したように、ソースパッドＳＰ１である。そしてソースパッドＳＰ１は、ソースバンプＳＢ１と電気的に接続している。このため、トランジスタＴＲ１のソース電圧は、ソースバンプＳＢ１を用いて印加することができる。
ソースパッドＳＰ１上には、保護膜ＰＬが形成されている。これにより、ソースパッドＳＰ１は保護膜ＰＬによって外部環境（例えば、酸化）から保護される。保護膜ＰＬは、例えば、ポリイミドである。さらに保護膜ＰＬは、ゲートパッドＧＰ１及びゲート配線ＧＷ１（図１）も覆っている。そして保護膜ＰＬの一部には開口が形成されている。そしてその開口にゲートバンプＧＢ１及びソースバンプＳＢ１が設けられている。このように本図に示す例では、ソース電極ＳＥ１（ソースパッドＳＰ１）、ゲートパッドＧＰ１、ゲート配線ＧＷ１、及び保護膜ＰＬによって配線層ＩＬが構成されている。なお、配線層ＩＬの厚さ（図３に示す例では、ソース電極ＳＥ１の厚さと保護膜ＰＬの厚さの合計）は、例えば、６μｍ以上１２μｍ以下である。
なお、配線層ＩＬによってシリコン基板ＳＩＳに反りが生じる場合がある。このような場合であっても、後述するように、本実施形態によれば、シリコン基板ＳＩＳの反りを金属膜ＭＦによって緩和することができる。
ドレイン電極ＤＥ１は、シリコン基板ＳＩＳの裏面（配線層ＩＬの反対側）に形成されている。そしてドレイン電極ＤＥ１は、金属膜ＭＦである。詳細を後述するように、金属膜ＭＦによって、シリコン基板ＳＩＳの反りを緩和することができる。言い換えると、金属膜ＭＦは、シリコン基板ＳＩＳの反りを緩和する機能を果たすとともに、ドレイン電極ＤＥ１としての機能も果たしている。
図４〜図７は、図１〜図３に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図４に示すように、基板ＳＵＢを用いてトランジスタＴＲ１を形成する。
詳細には、まず、エピタキシャル成長により、シリコン基板ＳＩＳの表面にエピタキシャル層ＥＰＩを形成する。次いで、イオン注入により、エピタキシャル層ＥＰＩの表層に第２導電型チャネル領域ＰＣＲ１を形成する。
次いで、エッチングにより、エピタキシャル層ＥＰＩの表面に凹部ＲＥＣ１を形成する。次いで、凹部ＲＥＣ１の底面及び内側面に沿ってゲート絶縁膜ＧＩ１を形成する。次いで、ポリシリコン膜（後の工程でゲート電極ＧＥ１となる導電膜）をエピタキシャル層ＥＰＩ上に形成する。これにより、凹部ＲＥＣ１に上記したポリシリコン膜が埋め込まれる。この場合、互いに隣り合う凹部ＲＥＣ１を跨ってポリシリコン膜が形成される。次いで、ポリシリコン膜の表層をエッチバックする。これにより、凹部ＲＥＣ１を跨って形成されたポリシリコン膜が除去される。これにより、凹部ＲＥＣ１にゲート電極ＧＥ１が形成される。
次いで、イオン注入により、ソース領域ＳＯＲ１及び第２導電型ボディ領域ＰＢＲ１を第２導電型チャネル領域ＰＣＲ１の表層に形成する。次いで、エピタキシャル層ＥＰＩ上に絶縁膜（後の工程で層間絶縁膜ＩＬＤ１となる絶縁膜）を形成する。次いで、この絶縁膜をパターニングする。これにより、層間絶縁膜ＩＬＤ１が形成される。
次いで、図５に示すように、エピタキシャル層ＥＰＩ上に、ソースパッドＳＰ１（ソース電極ＳＥ１）、ゲートパッドＧＰ１及びゲート配線ＧＷ１（図１）を形成する。詳細には、エピタキシャル層ＥＰＩ上に、金属膜（例えば、アルミニウムと銅の合金（ＡｌＣｕ））を例えばスパッタにより形成する。次いで、この金属膜をパターニングする。これにより、ソースパッドＳＰ１、ゲートパッドＧＰ１、及びゲート配線ＧＷ１が形成される。次いで、これらのパッド及び配線上に保護膜ＰＬを形成する。
次いで、図６に示すように、シリコン基板ＳＩＳの裏面（エピタキシャル層ＥＰＩの反対側）を、例えばウェットエッチング、ドライエッチング、又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研削する。なお、本図に示す例では、裏面を形成した後、シリコン基板ＳＩＳの膜厚は、例えば、３０μｍ以上２００μｍ以下とする。
次いで、シリコン基板ＳＩＳの裏面に、バリアメタル膜（不図示）及びシード層（不図示）をこの順に形成する。バリアメタル膜は、例えば、チタン（Ｔｉ）である。バリアメタル膜は、シード層及び金属膜ＭＦ（後述）がシリコン基板ＳＩＳに拡散することを防止するための金属膜である。一方シード層は、金属膜ＭＦ（後の工程でシード層上に形成）の材料によって変わる。例えば、金属膜ＭＦが銅（Ｃｕ）である場合、シード層は銅（Ｃｕ）又は金（Ａｕ）である。また金属膜ＭＦが銀（Ａｇ）である場合、シード層は銀（Ａｇ）又は金（Ａｕ）である。なお、バリアメタル層の形成及びシード層の形成は、同一装置で連続して実施してもよい。言い換えると、バリアメタル層を形成した後、バリアメタル層を形成した装置から基板ＳＵＢを取り出すことなくシード層を形成してもよい。
次いで、図７に示すように、電解めっきにより、シリコン基板ＳＩＳの裏面に金属膜ＭＦを形成する。詳細を後述するように、この電解めっきでめっき液に流す電流密度を制御することで金属膜ＭＦの配向性を制御する。金属膜ＭＦは、例えば、銅（Ｃｕ）又は銀（Ａｇ）である。本図に示す例では、電解めっきにより、厚さが例えば１０μｍ以上の金属膜ＭＦを形成する。なお、金属膜ＭＦが銅（Ｃｕ）である場合、めっき液には例えば硫酸銅めっき液を用いる。さらにこの場合、基板ＳＵＢを希硫酸に含浸した後、電解めっきを実施してもよい。
後述するように、金属膜ＭＦによってシリコン基板ＳＩＳの反りが抑制される。そしてシリコン基板ＳＩＳの反りは、金属膜ＭＦが厚いほどより効果的に抑制される。そして本実施形態では、上記したように金属膜ＭＦの膜厚が、例えば１０μｍ以上である。この場合、シリコン基板ＳＩＳの反りを効果的に抑制することができる。
さらに本実施形態では電解めっきにより、金属膜ＭＦを形成している。金属膜の堆積速度は、例えばスパッタと比して、電解めっきの場合、一般に高い。このため、本実施形態では、金属膜ＭＦが上記したように１０μｍ以上もの厚い膜厚を有するものであっても、金属膜ＭＦを効率的に形成することができる。
次いで、電解めっきにより、金属膜ＭＦの表面に、例えば、ニッケル（Ｎｉ）膜（不図示）を形成する。次いで、保護膜ＰＬの表面に開口を形成する。次いで、その開口にゲートバンプＧＢ１及びソースバンプＳＢ１（図１）を設ける。このようにして、図１〜図３に示した半導体装置ＳＤが製造される。
図８は、金属膜ＭＦを形成するための電解めっきにおける電流密度の制御方法の例を示す図である。本図に示す例では、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）めっきを実施している。そして本図に示す例では、電流密度が一定である。ただし、電流密度は常に一定である必要はない。例えば、めっき開始時の電流密度は、本図に示す電流密度よりも小さいものにしてもよい。まためっき終了時の電流密度は、例えば、本図に示す電流密度よりも小さいものにしてもよい。
図９は、図８の変形例を示す図である。本図に示す例では、まず、電流密度が１．５ＡＳＤ（Ａ／ｄｍ２）よりも高いＤＣめっき（大電流工程）を実施している。その後、電流密度が１．５ＡＳＤ以下であるＤＣめっき（小電流工程）を実施している。詳細を後述するように、電流密度が小さいＤＣめっきで形成された金属膜ＭＦは、［１１１］方向に強い配向性を有する。一方、上記した電流密度が小さいと、金属膜ＭＦの堆積速度が低いものとなる。そこで電流密度を本図に示すように制御することができる。これにより、大電流工程で上記した堆積速度を高いものにし、かつ小電流工程で上記した配向性を良好なものとする。言い換えると、大電流工程で配向性が悪いものになってしまっても、小電流工程で配向性を良好なものにすることができる。
金属膜ＭＦの堆積速度を高いものにするため、大電流工程では、例えば、本図に示すように、電流密度を３ＡＳＤ以上にすることができる。ただし、電流密度が３ＡＳＤ以上となるＤＣめっきが実施される工程は、本図に示す大電流工程に限定されない。例えば、大電流工程で１．５ＡＳＤよりも高く３ＡＳＤ未満の電流密度であるＤＣめっきを実施し、かつ小電流工程後に、電流密度が３ＡＳＤ以上であるＤＣめっきを実施してもよい。
なお、大電流工程と小電流工程は、本図に示すように連続していてもよいし、又は連続していなくてもよい。大電流工程と小電流工程が連続しない場合は、例えば、大電流工程と小電流工程の間で小電流工程の電流密度よりも高く大電流工程の電流密度未満のＤＣめっきを実施してもよい。その他の例としては、大電流工程と小電流工程の間に、大電流工程の電流密度から小電流工程の電流密度まで徐々に電流密度を下げる工程を設けてもよい。
図１０は、図８の変形例を示す図である。本図に示す例では、まず、ＤＣめっきを実施している。その後、ＰＲ（Ｐｕｌｓｅ−Ｒｅｖｅｒｓｅ）めっきを実施している。詳細を後述するように、ＰＲめっきで形成された金属膜ＭＦは、ＤＣめっきで形成された金属膜ＭＦに比して、［１１１］方向に強い配向性を有する。一方、ＰＲめっきは、ＤＣめっきに比して金属膜ＭＦの堆積速度が低いものとなる。そこで電流密度を本図に示すように制御することができる。これにより、ＤＣめっきで上記した堆積速度を高いものにし、かつＰＲめっきで上記した配向性を良好なものとする。
ＰＲめっきで形成された金属膜ＭＦの［１１１］の配向性は、ＤＣめっきで形成された金属膜ＭＦの［１１１］の配向性に比して極めて高いものとなる。このため、ＤＣめっきで形成される金属膜ＭＦの膜厚がＰＲめっきで形成される金属膜ＭＦの膜厚よりも厚くても、金属膜ＭＦの［１１１］の配向性は良好に出現する。
なお、本図に示す例では、ＤＣめっき後にＰＲめっきを実施している。ただし、ＤＣめっきとＰＲめっきの順序は逆であってもよい。さらにＤＣめっき及びＰＲめっきを本図に示すように実施した後、ＤＣめっきを再度実施してもよい。
図１１は、シリコン基板ＳＩＳの反り量と金属膜ＭＦのＡ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝の関係を示すグラフである。上記したように、配向強度Ａ（１１１）、Ａ（２２０）、及びＡ（３１１）とは、それぞれ、金属膜ＭＦの［１１１］方向、［２２０］方向、及び［３１１］方向の配向強度である。本図に示す各プロットは、金属膜ＭＦを電解めっきにより形成した結果を示している。本図において、配向強度Ａ（１１１）、Ａ（２２０）、及びＡ（３１１）は、ＸＲＤにより測定した。なお、本図に示す曲線は、各プロットのフィッティングにより得られた曲線である。
本図に示すように、シリコン基板ＳＩＳの反り量は、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝が大きくなるほど小さくなる傾向を有している。特にＡ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０では、シリコン基板ＳＩＳの反り量を１ｍｍよりも小さいものにすることができる。
さらに、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０のプロットは、図９及び図１０に示したように低い電流密度でのＤＣめっきを実施し、又はＰＲめっきを実施した場合に得られた結果である。これにより、低い電流密度でのＤＣめっきを実施し、又はＰＲめっきを実施することで、金属膜ＭＦは［１１１］方向に強い配向性を有することができるといえる。
以上、本実施形態によれば、基板ＳＵＢはシリコン基板ＳＩＳを用いて形成されている。そして電解めっきにより、シリコン基板ＳＩＳの裏面に金属膜ＭＦを形成している。この場合、金属膜ＭＦは、［１１１］方向に配向強度を有するようになる。そしてこの場合、シリコン基板ＳＩＳの反り量を抑制することができる。さらに、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝が大きいほど、シリコン基板ＳＩＳの反り量を小さいものにすることができる。特にＡ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０では、シリコン基板ＳＩＳの反り量を１ｍｍよりも小さいものにすることができる。
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置ＳＤの構成を示す回路図である。図１３は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態の図１に対応する。図１４は、図１３の破線αで囲んだ領域を拡大した図であり、第１の実施形態の図２に対応する。図１５は、図１４のＡ−Ａ´断面図であり、第１の実施形態の図３に対応する。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
図１２に示すように、半導体装置ＳＤは、トランジスタＴＲ１，ＴＲ２を含んでいる。そしてトランジスタＴＲ１，ＴＲ２は、ドレインが直列に接続している。さらにトランジスタＴＲ１，ＴＲ２のゲートは、それぞれ、ゲートパッドＧＰ１，ＧＰ２に接続している。さらにトランジスタＴＲ１，ＴＲ２のソースは、それぞれ、ソースパッドＳＰ１，ＳＰ２に接続している。さらに本図に示すように、トランジスタＴＲ１及びトランジスタＴＲ２には、それぞれ寄生ダイオードが形成されている。トランジスタＴＲ１の寄生ダイオードは、トランジスタＴＲ１からトランジスタＴＲ２に向かって順方向となっている。トランジスタＴＲ２の寄生ダイオードはトランジスタＴＲ２からトランジスタＴＲ１に向かって順方向となっている。
半導体装置ＳＤは、例えば、電池（例えば、リチウム電池）の充電又は放電の際の保護回路として用いることができる。この場合、トランジスタＴＲ１のゲートパッドＧＰ１及びトランジスタＴＲ２のゲートパッドＧＰ２が、制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と電気的に接続する。この制御ＩＣによってトランジスタＴＲ１，ＴＲ２のオン及びオフが制御される。
半導体装置ＳＤが上記した保護回路として用いられる場合、充電時の電流は、例えばトランジスタＴＲ１からトランジスタＴＲ２に流れる。この場合上記した制御ＩＣが異常電流を検知してトランジスタＴＲ１をオフしても、トランジスタＴＲ１の上記した寄生ダイオードを介してトランジスタＴＲ２側に電流が流れてしまう。しかしながら、このような場合であっても制御ＩＣによってトランジスタＴＲ２をオフにすれば、異常電流が電池に流れることを防止することができる。なお例えば放電時にトランジスタＴＲ２からトランジスタＴＲ１に電流が流れる場合であっても、半導体装置ＳＤは同様に動作することができる。
図１３に示すように、トランジスタＴＲ１は、第１の実施形態と同様に、配線層ＩＬに、ゲートパッドＧＰ１、ゲート配線ＧＷ１、及びソースパッドＳＰ１を備えている。さらにトランジスタＴＲ１は、第１の実施形態と同様に、ゲートパッドＧＰ１上にゲートバンプＧＢ１を有するとともに、ソースパッドＳＰ１上にソースバンプＳＢ１を有している。そしてトランジスタＴＲ２も、トランジスタＴＲ１と同様にして、ゲートパッドＧＰ２、ゲート配線ＧＷ２、ソースパッドＳＰ２、ゲートバンプＧＢ２、及びソースバンプＳＢ２を備えている。
本図に示す例において、トランジスタＴＲ１の各構成とトランジスタＴＲ２の各構成は、平面視でトランジスタＴＲ１及びトランジスタＴＲ２の間を通過する対称軸に関して対称に位置している。より詳細には、トランジスタＴＲ１のソースパッドＳＰ１の平面形状は、第１の実施形態（図１）と同様、矩形に、その矩形の１つの角を切り欠くことで形成される凹部を設けた形状である。そしてこの凹部には、ゲートパッドＧＰ１が位置している。さらにこの場合、ソースパッドＳＰ１の平面形状は、内角が１８０度より大きい第１頂点を上記した凹部に有する六角形となっている。そしてゲートパッドＧＰ１及びゲートパッドＧＰ２が上記した対称軸と垂直な方向にソースパッドＳＰ１の一部及びソースパッドＳＰ２の一部を介して対向するようにトランジスタＴＲ１の各構成とトランジスタＴＲ２の各構成が線対称に位置している。
より詳細には、ゲートパッドＧＰ１からゲート配線ＧＷ１が延伸している。ゲート配線ＧＷ１は、基板ＳＵＢ（図１５）に比して配線層ＩＬ側から見て時計回りにソースパッドＳＰ１を囲んでいる。この場合、ソースパッドＳＰ１の上記した六角形では、上記した第１頂点から、第２頂点、第３頂点、第４頂点、第５頂点、及び第６頂点が上記した時計回りにこの順に並んでいる。そして第４頂点と第５頂点を結ぶ線分と平行な直線に関してトランジスタＴＲ１の各構成とトランジスタＴＲ２の各構成が対称に位置している。
図１４に示すように、トランジスタＴＲ１では、第１の実施形態と同様にして、基板ＳＵＢの表面に凹部ＲＥＣ１が形成されている。そして凹部ＲＥＣ１によって、基板ＳＵＢの表面で複数のセルＣＬ１が平面視で区画されている。同様にして、トランジスタＴＲ２でも、基板ＳＵＢの表面に凹部ＲＥＣ２が形成されている。これにより、トランジスタＴＲ１と同様にして、基板ＳＵＢの表面で複数のセルＣＬ２が平面視で区画される。
図１５に示すように、トランジスタＴＲ１は、第１の実施形態と同様の構成（例えば、ゲート電極ＧＥ１及びソース領域ＳＯＲ１）を備えている。そしてトランジスタＴＲ２は、トランジスタＴＲ１と同様の構成を備えている。具体的には、トランジスタＴＲ２は、トランジスタＴＲ１と同様、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、シリコン基板ＳＩＳ、エピタキシャル層ＥＰＩ、及び第２導電型チャネル領域ＰＣＲ２（第２の第２導電型領域）を備えている。そしてトランジスタＴＲ２は、凹部ＲＥＣ２（第２凹部）、ゲート電極ＧＥ２（第２ゲート電極）、層間絶縁膜ＩＬＤ２、ソース領域ＳＯＲ２（第２の第１導電型領域）、第２導電型ボディ領域ＰＢＲ２、ソース電極ＳＥ２（第２ソース電極）、ドレイン電極ＤＥ２（第２ドレイン電極）、及び保護膜ＰＬを備えている。
トランジスタＴＲ１，ＴＲ２は、一部の構成が共通している。例えば、本図に示す例では、トランジスタＴＲ１，ＴＲ２は、共通のシリコン基板ＳＩＳ及びエピタキシャル層ＥＰＩを用いて形成されている。さらに本図に示す例では、トランジスタＴＲ１のソースパッドＳＰ１及びゲート配線ＧＷ１とトランジスタＴＲ２のソースパッドＳＰ２及びゲート配線ＧＷ２は、共通の保護膜ＰＬによって覆われている。
さらに本図に示す例では、トランジスタＴＲ１のドレイン電極ＤＥ１及びトランジスタＴＲ２のドレイン電極ＤＥ２が同一の金属膜ＭＦである。これにより、トランジスタＴＲ１，ＴＲ２の間を流れる電流の多くが金属膜ＭＦを介して流れるようになる。言い換えると、金属膜ＭＦはトランジスタＴＲ１，ＴＲ２のドレインの機能を果たしているだけでなく、トランジスタＴＲ１，ＴＲ２の間を流れる電流の抵抗を下げる機能も果たしている。
図１６は、金属膜ＭＦの膜厚とトランジスタＴＲ１，ＴＲ２のオン抵抗Ｒｏｎの関係を示すグラフである。本図に示すように、オン抵抗Ｒｏｎは、金属膜ＭＦの膜厚の増加につれて低下する。特に金属膜ＭＦの膜厚が１０μｍ以上の場合、オン抵抗Ｒｏｎの低減の効果が大きいものとなる。なお、本図では金属膜ＭＦは、銅（Ｃｕ）によって形成した。
以上、本実施形態によれば、シリコン基板ＳＩＳの裏面（配線層ＩＬの反対側）に金属膜ＭＦが形成されている。これにより、第１の実施形態と同様に、シリコン基板ＳＩＳの反りを緩和することができる。さらに本実施形態によれば、シリコン基板ＳＩＳを用いてトランジスタＴＲ１，ＴＲ２が形成されている。そしてトランジスタＴＲ１，ＴＲ２は、ドレインが同一の金属膜ＭＦを用いて形成されている。このためトランジスタＴＲ１，ＴＲ２の間を流れる電流のオン抵抗を小さいものにすることができる。
（変形例）
図１７は、変形例に係る半導体装置ＳＤの構成を示す断面図である。本図に示すように、シリコン基板ＳＩＳの裏面（配線層ＩＬの反対側）の縁に凸部ＣＯＮを形成してもよい。なお、説明のため、本図には、トランジスタＴＲ１を構成する細部の構成（例えば、エピタキシャル層ＥＰＩ、ゲート電極ＧＥ１、及びソース電極ＳＥ１）を図示していない。
シリコン基板ＳＩＳ（ウェハ）の平面形状は、例えば、円である。この場合、凸部ＣＯＮは、平面視でシリコン基板ＳＩＳの縁の円周に沿って形成される。このような構造は、例えば、ウェットエッチング、ドライエッチング、又はＣＭＰによりシリコン基板ＳＩＳの裏面に凹部を形成することで得られる。この場合、凹部が形成された領域のシリコン基板ＳＩＳの膜厚は、例えば３０μｍ未満にすることができる。このようにシリコン基板ＳＩＳの膜厚が薄くても、凸部ＣＯＮによってシリコン基板ＳＩＳの反りを緩和することができる。
本変形例によれば、シリコン基板ＳＩＳの裏面を研磨する工程（例えば、図６）とシリコン基板ＳＩＳの裏面に金属膜ＭＦを形成する工程（例えば、図７）の間にシリコン基板ＳＩＳにクラックが生じることを防止することができる。上記したように金属膜ＭＦを形成することでシリコン基板ＳＩＳの反りを防止することができる。しかしながらシリコン基板ＳＩＳの厚さが薄い場合、金属膜ＭＦを形成する前にシリコン基板ＳＩＳに反りが生じるおそれがある。この場合、上記した反りによりシリコン基板ＳＩＳにクラックが生じる可能性がある。これに対して、凸部ＣＯＮを形成すれば上記した工程の間でシリコン基板ＳＩＳにクラックが生じることを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
金属膜ＭＦは、例えば、ロジック領域及びメモリ領域に横型トランジスタを有する半導体装置ＳＤにも適用される。この場合、シリコン基板ＳＩＳは、第１面に金属膜ＭＦを有している。そしてシリコン基板ＳＩＳの第２面（第１面と反対側の面）には、上記したトランジスタが形成されている。さらにこのトランジスタ上には、複数の層間絶縁膜が積層された配線層ＩＬが位置している。この場合、金属膜ＭＦは、例えば、シリコン基板ＳＩＳに電位を与える電極、又はシリコン基板ＳＩＳの熱を逃がす放熱板として機能する。
ＣＬ１ セル
ＣＬ２ セル
ＣＯＮ 凸部
ＤＥ１ ドレイン電極
ＤＥ２ ドレイン電極
ＥＰＩ エピタキシャル層
ＧＢ１ ゲートバンプ
ＧＢ２ ゲートバンプ
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＰ１ ゲートパッド
ＧＰ２ ゲートパッド
ＧＷ１ ゲート配線
ＧＷ２ ゲート配線
ＩＬ 配線層
ＩＬＤ１ 層間絶縁膜
ＩＬＤ２ 層間絶縁膜
ＭＦ 金属膜
ＰＢＲ１ 第２導電型ボディ領域
ＰＢＲ２ 第２導電型ボディ領域
ＰＣＲ１ 第２導電型チャネル領域
ＰＣＲ２ 第２導電型チャネル領域
ＰＬ 保護膜
ＲＥＣ１ 凹部
ＲＥＣ２ 凹部
ＳＢ１ ソースバンプ
ＳＢ２ ソースバンプ
ＳＤ 半導体装置
ＳＥ１ ソース電極
ＳＥ２ ソース電極
ＳＩＳ シリコン基板
ＳＯＲ１ ソース領域
ＳＯＲ２ ソース領域
ＳＰ１ ソースパッド
ＳＰ２ ソースパッド
ＳＵＢ 基板
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ

Claims (12)

  1. 互いに対向する第１面及び第２面を有し、シリコン基板を用いて形成された基板と、
    前記基板の前記第１面に形成された金属膜と、
    前記基板の前記第２面に形成された配線層と、
    を備え、
    前記金属膜は、
    面心立方格子構造を有し、
    前記金属膜をＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により測定した場合、前記金属膜の［１１１］配向強度Ａ（１１１）、［２２０］配向強度Ａ（２２０）、及び［３１１］配向強度Ａ（３１１）が、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０を満たす半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記金属膜は、１０μｍ以上の膜厚を有する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記金属膜は、電解めっきにより形成されている半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記金属膜は、銅又は銀を含んでいる半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記基板は、
    前記シリコン基板に比して前記第２面側に位置する第１導電型半導体層と、
    前記第１導電型半導体層の表層に形成された第１の第２導電型領域と、
    を備え、
    前記半導体装置は、前記基板を用いて形成された第１トランジスタを備え、
    前記第１トランジスタは、
    前記第１の第２導電型領域に形成され、下端が前記第１導電型半導体層に位置している第１凹部と、
    前記第１凹部に埋め込まれた第１ゲート電極と、
    前記第１の第２導電型領域に形成され、前記第１凹部と平面視で隣接する第１の第１導電型領域と、
    前記配線層に形成され、前記第１の第１導電型領域と電気的に接続した第１ソース電極と、
    前記金属膜である第１ドレイン電極と、
    を備える半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記基板は、前記第１導電型半導体層の表層に形成された第２の第２導電型領域を備え、
    前記半導体装置は、前記基板を用いて形成された第２トランジスタを備え、
    前記第２トランジスタは、
    前記第２の第２導電型領域に形成され、下端が前記第１導電型半導体層に位置している第２凹部と、
    前記第２凹部に埋め込まれた第２ゲート電極と、
    前記第２の第２導電型領域に形成され、前記第２凹部と平面視で隣接する第２の第１導電型領域と、
    前記配線層に形成され、前記第２の第１導電型領域と電気的に接続した第２ソース電極と、
    前記金属膜である第２ドレイン電極と、
    を備え、
    前記第１ソース電極及び前記第２ソース電極が、電気的に互いに絶縁している領域に位置しており、
    前記第１ドレイン電極及び前記第２ドレイン電極が、同一の前記金属膜である半導体装置。
  7. シリコン基板を用いて形成された基板の第１面に電解めっきにより金属膜を形成する工程と、
    前記基板のうち前記第１面の反対側の第２面に配線層を形成する工程と、
    を備える半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記金属膜を形成する工程は、
    電流密度が１．５ＡＳＤ（Ａ／ｄｍ２）よりも高いＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）めっきを実施する工程と、
    その後、電流密度が１．５ＡＳＤ以下であるＤＣめっきを実施する工程と、
    を含む半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記金属膜を形成する工程は、電流密度が３ＡＳＤ以上であるＤＣめっきを実施する工程を含み、
    前記電流密度が３ＡＳＤ以上である前記ＤＣめっきを実施する工程は、
    前記電流密度が１．５ＡＳＤよりも高い前記ＤＣめっきを実施する工程であり、又は
    前記電流密度が１．５ＡＳＤ以下である前記ＤＣめっきを実施する工程の後に実施される半導体装置の製造方法。
  10. 請求項７に記載の半導体装置の製造方法において、
    前記金属膜を形成する工程は、
    ＤＣめっきを実施する工程と、
    ＰＲ（Ｐｕｌｓｅ−Ｒｅｖｅｒｓｅ）めっきを実施する工程と、
    を含む半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記ＤＣめっきを実施する工程により形成される前記金属膜の膜厚が前記ＰＲめっきを実施する工程により形成される前記金属膜の膜厚よりも厚い半導体装置の製造方法。
  12. 請求項７に記載の半導体装置の製造方法において、
    前記金属膜をＸＲＤにより測定した場合、前記金属膜の［１１１］配向強度Ａ（１１１）、［２２０］配向強度Ａ（２２０）、及び［３１１］配向強度Ａ（３１１）が、Ａ（１１１）／｛Ａ（２２０）＋Ａ（３１１）｝≧１０を満たす半導体装置の製造方法。
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