WO2020144790A1 - 電力用半導体装置 - Google Patents

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WO2020144790A1
WO2020144790A1 PCT/JP2019/000439 JP2019000439W WO2020144790A1 WO 2020144790 A1 WO2020144790 A1 WO 2020144790A1 JP 2019000439 W JP2019000439 W JP 2019000439W WO 2020144790 A1 WO2020144790 A1 WO 2020144790A1
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electrode layer
power semiconductor
semiconductor device
layer
copper
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PCT/JP2019/000439
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English (en)
French (fr)
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基 吉田
佐藤　祐司
藤田　淳
須賀原　和之
明 清井
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Definitions

  • the present invention relates to a power semiconductor device.
  • a power semiconductor device provided with a surface electrode is disclosed.
  • the surface electrode has an Al layer and a Cu layer thereon.
  • a wire containing Cu as a main component is bonded to the Cu layer.
  • Examples of power semiconductor devices include Si (silicon) IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal/Oxide/Semiconductor/Field Effect Transistors: Metal Oxide Semiconductor Field Transistors). Has been done. It is also disclosed that wide band gap semiconductors such as SiC (silicon carbide), GaN (gallium nitride) and diamond can be used instead of Si.
  • wide band gap semiconductors have high heat resistance, it is expected that they will be used to operate power semiconductor devices at high temperatures, for example, at 200°C or higher.
  • the entire device needs to have high heat resistance.
  • stress is generated due to the difference in linear expansion coefficient between the Al layer (aluminum electrode layer) and the Cu layer (copper electrode layer).
  • Al has a lower melting point than Cu, and the recrystallization temperature of Al is less than 200°C. Therefore, when the stress is applied to the softened aluminum electrode layer, the entire aluminum electrode layer may be deformed. This phenomenon is also called Al slide.
  • the Al slide has almost no problem in a semiconductor device having a high degree of integration and fine wiring such as an LSI (Large Scale Integrated Circuit), and has an electrode structure capable of passing a relatively large current. This is a problem peculiar to the power semiconductor device which is a device requiring power consumption.
  • LSI Large Scale Integrated Circuit
  • the present invention has been made to solve the above problems, and an object thereof is to provide a power semiconductor device capable of suppressing deformation of an aluminum electrode layer due to stress. ..
  • the power semiconductor device of the present invention has an element substrate, an aluminum electrode layer, a copper electrode layer, and at least one taper region.
  • the aluminum electrode layer is provided on the element substrate and is made of a material whose main component is aluminum.
  • the copper electrode layer is provided on the aluminum electrode layer and is made of a material containing copper as a main component.
  • the tapered region is provided between the aluminum electrode layer and the copper electrode layer, is made of a material containing copper, and has a tapered shape in the thickness direction from the copper electrode layer to the aluminum electrode layer.
  • the taper region which is made of a material containing copper and has a tapered shape from the copper electrode layer to the aluminum electrode layer is provided. This suppresses deformation of the aluminum electrode layer due to thermal stress. Therefore, the reliability of the power semiconductor device operated at a high temperature can be improved.
  • FIG. 3 is a cross sectional view schematically showing a configuration of a power semiconductor device according to the first embodiment of the present invention. It is a partially expanded view of FIG.
  • FIG. 7 is a cross sectional view schematically showing a first step of the method for manufacturing the power semiconductor device in the first embodiment of the present invention.
  • FIG. 7 is a cross sectional view schematically showing a second step of the method for manufacturing the power semiconductor device in the first embodiment of the present invention.
  • FIG. 7 is a cross sectional view schematically showing a third step of the method for manufacturing the power semiconductor device in the first embodiment of the present invention.
  • FIG. 6 is a cross sectional view schematically showing a configuration of a power semiconductor device according to a second embodiment of the present invention.
  • FIG. 9 is a plan view schematically showing a configuration of a power semiconductor device according to a third embodiment of the present invention. It is a figure which shows the 1st modification of FIG. It is a figure which shows the 2nd modification of FIG. It is sectional drawing which shows roughly the structure of the power semiconductor device in Embodiment 4 of this invention. It is a figure which shows the modification of FIG. It is sectional drawing which shows schematically the structure of the power semiconductor device in Embodiment 5 of this invention. It is a figure which shows the 1st modification of FIG. It is a figure which shows the 2nd modification of FIG. It is sectional drawing which shows roughly the structure of the power semiconductor device in Embodiment 6 of this invention. It is sectional drawing which shows roughly the structure of the power semiconductor device in Embodiment 7 of this invention.
  • FIG. 1 is a sectional view schematically showing the configuration of a power semiconductor chip 101 (power semiconductor device) according to the first embodiment.
  • the power semiconductor chip 101 has an element substrate 1, an aluminum electrode layer 2, a copper electrode layer 5, and at least one tapered region 3 (a plurality of tapered regions 3 in the present embodiment).
  • the element structure is provided on the element substrate 1.
  • the element structure will be described in detail later, but includes, for example, a MOS (Metal Oxide Semiconductor) structure.
  • the element substrate 1 preferably has a thickness of 100 ⁇ m or more and 350 ⁇ m or less.
  • the portion of the element substrate 1 made of a semiconductor preferably has a thickness of 100 ⁇ m or less. It is preferable that the power semiconductor chip 101 further has a resin film 4.
  • the aluminum electrode layer 2 is provided on the element substrate 1 and is electrically connected to the element substrate 1.
  • the aluminum electrode layer 2 is made of a material whose main component is Al (aluminum).
  • the material containing Al as a main component is specifically a material containing 90% or more of Al in atomic ratio, and may contain 10% or less of other elements in atomic ratio.
  • the aluminum electrode layer 2 may be made of an alloy, for example, an Al—Si alloy or an Al—Cu alloy.
  • the aluminum electrode layer 2 preferably has a thickness of 0.5 ⁇ m or more and 5 ⁇ m or less, more preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the resin film 4 is provided on a part of the aluminum electrode layer 2 and has an opening on the aluminum electrode layer 2.
  • the resin film 4 is made of, for example, an epoxy resin such as polyimide or an acrylic resin.
  • the resin film 4 preferably has a thickness of 3 ⁇ m or more and 100 ⁇ m or less, more preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the copper electrode layer 5 is provided on the aluminum electrode layer 2.
  • the copper electrode layer 5 is in contact with the resin film 4. At least a part of the copper electrode layer 5 is arranged in the opening of the resin film 4, and in FIG. 1, the entire copper electrode layer 5 is arranged in the opening of the resin film 4.
  • the copper electrode layer 5 has an exposed surface, and an electrode such as a lead electrode (see the lead electrode 14 in FIG. 15 described later) for the purpose of applying a voltage to the power semiconductor chip 101 is provided on this exposed surface. Will be connected.
  • a part of the upper surface of the copper electrode layer 5 may be covered with the resin film 4.
  • the copper electrode layer 5 is made of a material whose main component is Cu (copper).
  • the material containing Cu as a main component is specifically a material containing 90% or more of Cu by atomic ratio, and may contain 10% or less of other elements by atomic ratio.
  • the copper electrode layer 5 may be made of pure copper or a Cu alloy.
  • the Cu alloy may contain Ni (nickel), for example.
  • the copper electrode layer 5 preferably has a thickness of 1 ⁇ m or more and 30 ⁇ m or less, and more preferably 5 ⁇ m or more and 30 ⁇ m or less.
  • the respective components (element content ratio) of the aluminum electrode layer 2 and the copper electrode layer 5 shall be evaluated by the values at the positions where mutual diffusion at their interfaces can be almost ignored.
  • an interface layer (not shown) having an intermediate composition between the aluminum electrode layer 2 and the copper electrode layer 5 may be present.
  • the interface between the aluminum electrode layer 2 and the copper electrode layer 5 preferably has unevenness of 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • at least a portion of the copper electrode layer 5 on the aluminum electrode layer 2 (on the upper surface of the aluminum electrode layer 2 in the figure) has an average crystal grain of 0.1 ⁇ m or more and 0.5 ⁇ m or less. Easily obtained.
  • the size of the crystal grains of the copper electrode layer 5 is measured, for example, by dividing the number of crystals included in a straight line on the micrograph of the copper electrode layer 5 by the length of this straight line.
  • the tapered region 3 is provided between the aluminum electrode layer 2 and the copper electrode layer 5, and has a tapered shape in the thickness direction (depth direction) from the copper electrode layer 5 to the aluminum electrode layer 2. There is. In the cross section in the drawing, the width of the tapered region 3 gradually decreases in the thickness direction from the copper electrode layer 5 to the aluminum electrode layer 2.
  • the shape of the tapered region 3 may be a pile shape such that the cross-sectional area perpendicular to the thickness direction in the thickness direction from the copper electrode layer 5 to the aluminum electrode layer 2 becomes small.
  • the tapered region 3 is embedded in the upper surface portion of the aluminum electrode layer 2. In the present embodiment, the tapered region 3 and the element substrate 1 are separated by the aluminum electrode layer 2.
  • the taper region 3 is made of a material containing Cu.
  • the tapered region 3 has a higher Al content ratio (atomic ratio) than the copper electrode layer 5 and a lower Cu content ratio than the copper electrode layer 5, at least in a portion in contact with the aluminum electrode layer 2. There is. In the present specification, the content ratio is based on the atomic ratio.
  • the tapered region 3 is made of an alloy containing Cu and Al at least in a portion in contact with the aluminum electrode layer 2. Note that a part of the tapered region 3 may not be an alloy, and for example, the center of the tapered region 3 apart from the aluminum electrode layer 2 may be made of pure copper.
  • the taper region 3 is, for example, a plating film.
  • the depth (thickness) of the tapered region 3 is preferably 0.1 ⁇ m or more and 5 ⁇ m or less, and may be 0.1 ⁇ m or more and 5 ⁇ m or less in the present embodiment.
  • the tapered region 3 preferably has a width of 0.1 ⁇ m or more and 1.0 ⁇ m or less (horizontal dimension in the drawing) on the copper electrode layer 5 (on the lower surface of the copper electrode layer 5 in the drawing).
  • the element substrate 1 includes the single crystal substrate 22, the drift layer 23, the well region 24, the source region 25, the contact region 26, the gate insulating film 32, the gate electrode 27, and the interlayer. It has an insulating film 28, a silicide film 30, a base layer 29, and a drain electrode 21.
  • the single crystal substrate 22 is preferably made of a wide band gap semiconductor, for example, a SiC (silicon carbide) substrate.
  • the drift layer 23 is also preferably made of a wide band gap semiconductor, and is, for example, a SiC layer. Wide bandgap semiconductors have a larger bandgap than Si (silicon). Thereby, a larger dielectric breakdown field strength can be obtained. Further, the density of current flowing through the power semiconductor chip 101 can be increased. In that case, since the current capacity flowing through the copper electrode layer 5 also increases, the thickness of the copper electrode layer 5 is preferably 5 ⁇ m or more from the viewpoint of the maximum allowable current density of the copper electrode layer 5 and heat dissipation.
  • the element substrate 1 having the above structure has an element structure including a MOS structure on the upper surface in the figure.
  • This MOS structure has a gate electrode 27 covered with an interlayer insulating film 28, and this portion is a protrusion on the upper surface of the element substrate 1.
  • a source contact hole 33 penetrating the interlayer insulating film 28 and the gate insulating film 32 is provided outside the protruding portion.
  • the concave portion 34 is provided on the upper surface of the element substrate 1.
  • the element substrate 1 has at least one concave portion 34 (a plurality of concave portions 34 in the present embodiment) on the upper surface of the element substrate 1 by providing the MOS structure.
  • the taper region 3 is arranged above the recess 34. Specifically, the plane position of the taper region 3 and the plane position of the recess 34 are substantially coincident with each other.
  • the plane position means a position on a plane perpendicular to the thickness direction of the power semiconductor chip 101. In other words, in the planar layout, the tapered region 3 and the recess 34 substantially overlap.
  • the base layer 29 is, for example, a Ti layer.
  • the base layer 29 may be a laminated film of a Ti layer and a barrier metal layer.
  • the barrier metal layer is made of, for example, TiN, Ta, W, WN, or TiW.
  • the drain electrode 21 is provided on the back surface of the single crystal substrate 22.
  • the power semiconductor device is not limited to the MOSFET and may be an IGBT, for example.
  • the element structure of the MOSFET or the IGBT includes the MOS structure, the element structure does not necessarily have to include the MOS structure, and may include another element structure (for example, a diode structure) instead.
  • the power semiconductor device may be a Schottky barrier diode, a JFET (Junction Field Effect Transistor), a pn diode, or the like.
  • Example of manufacturing method 3 to 5 are cross-sectional views schematically showing first to third steps in an example of the method for manufacturing the power semiconductor chip 101.
  • a SiC substrate is prepared as single crystal substrate 22.
  • This SiC substrate has, for example, a thickness of 50 ⁇ m to 500 ⁇ m and contains n-type impurities in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • An epitaxial layer is formed by epitaxial growth on one main surface (upper surface in the drawing) of the single crystal substrate 22.
  • the n-type drift layer 23 is formed.
  • a SiC layer having a thickness of 1 ⁇ m to 60 ⁇ m and containing n-type impurities in a range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 is formed by a CVD (Chemical Vapor Deposition) method. It is formed.
  • the required thickness of the drift layer 23 depends on the breakdown voltage (operating voltage) required for the power semiconductor chip 101.
  • a resist mask having an opening that exposes a region to be the well region 24 later is formed by using a photolithography technique.
  • This resist mask is used as an impurity implantation blocking mask. Ion implantation of p-type impurities is performed from above the resist mask. As a result, the well region 24 is selectively formed in the upper layer portion of the drift layer 23.
  • the well region 24 has a thickness of 0.5 ⁇ m to 2.0 ⁇ m, for example.
  • the p-type impurity is Al, for example.
  • the impurity concentration of the well region 24 is set in the range of 1 ⁇ 10 17 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 , for example. Then, the resist mask is removed.
  • a new resist mask having an opening that exposes a region to be the source region 25 later is formed by using the photolithography technique.
  • This resist mask is also used as an impurity implantation blocking mask. Ion implantation of n-type impurities is performed from above the resist mask. As a result, the source region 25 is formed in the upper layer portion of the well region 24.
  • the thickness of the source region 25 is, for example, 0.5 ⁇ m to 2.0 ⁇ m.
  • the n-type impurity is N (nitrogen), for example.
  • the impurity concentration of the source region 25 is set in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , for example. Then, the resist mask is removed.
  • a new resist mask having an opening that exposes a region to be a contact region later is formed by using the photolithography technique.
  • This resist mask is also used as an impurity implantation blocking mask. Ion implantation of p-type impurities is performed from above the resist mask. As a result, the contact region 26 is formed in the center of the source region 25.
  • the thickness of the contact region 26 is, for example, 0.2 ⁇ m to 0.5 ⁇ m.
  • the p-type impurity is Al, for example.
  • the impurity concentration of the contact region 26 is set within the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , for example. Then, the resist mask is removed.
  • a high temperature annealing treatment at 1500° C. or higher is performed.
  • the order of the ion implantation steps described above may be arbitrarily changed.
  • an oxide film (SiO 2 ) is formed on the drift layer 23 by, for example, the CVD method.
  • the thickness of the oxide film is set to 0.5 ⁇ m to 2 ⁇ m.
  • an etching mask having an opening exposing the cell arrangement region is formed by using the photolithography technique.
  • the oxide film in the cell arrangement region is removed by etching using the etching mask.
  • a portion of the surface of the epitaxial layer (semiconductor layer on the single crystal substrate 22) exposed by the opening is exposed to an atmosphere containing oxygen or water vapor at about 1000°C. Due to the thermal oxidation generated thereby, the gate insulating film 32 made of a thermal oxide film (SiO 2 ) is formed.
  • the gate insulating film 32 is described as a thermal oxide film, but the gate insulating film 32 may be an oxide film formed by a CVD method, or a thermal oxide film and an oxide formed by a CVD method. It may be a laminated film with a film. Further, the surface of the gate insulating film 32 may be nitrided. This nitriding can be performed by annealing in nitrogen monoxide (NO) or nitrogen dioxide (N 2 O) gas at a high temperature of 1000° C. or higher after the gate insulating film 32 is deposited.
  • NO nitrogen monoxide
  • N 2 O nitrogen dioxide
  • a polycrystalline silicon film containing P (phosphorus) in the range of 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 is formed as the gate electrode 27 on the gate insulating film 32 by the CVD method.
  • the thickness of the gate electrode 27 is set in the range of 300 nm to 600 nm, for example.
  • the gate electrode 27 may be formed of p-type polycrystalline silicon containing B (boron).
  • an etching mask having an opening above the source region 25 and above the contact region 26 is formed using photolithography.
  • the etching using the etching mask the portion of the gate electrode 27 exposed in the opening is removed.
  • the interlayer insulating film 28 is formed.
  • a silicon oxide film having a thickness of 0.5 to 5 ⁇ m is formed on the entire surface of the single crystal substrate 22 provided with the above-described structure by, for example, the CVD method, and subsequently, the contact region 26 is formed by using the photolithography technique.
  • a Ni film having a thickness of about 50 nm to 300 nm is formed on the entire surface of the single crystal substrate 22 having the above-described structure by, for example, the sputtering method.
  • an annealing process is performed.
  • a silicidation reaction occurs between the source region 25 and the contact region 26 exposed at the bottom surface of the source contact hole 33 and the Ni film.
  • a metal silicide film here, a NiSi 2 film
  • the unreacted portion of the Ni film in the silicidation reaction is removed by washing the single crystal substrate 22 (here, the SiC substrate) with an acid solution containing sulfuric acid or hydrochloric acid, for example. As a result, the silicide film 30 shown in FIG. 3 is formed.
  • the drain electrode 21 is formed on the back surface of the single crystal substrate 22. Specifically, first, a Ni film having a thickness of 100 nm to 500 nm is formed on the back surface of the single crystal substrate 22 by the sputtering method. Next, this Ni film is silicified by annealing.
  • a Ti layer as a base layer 29 is formed on the bottom surface of the source contact hole 33 and the interlayer insulating film 28 by, for example, a sputtering method.
  • the Ti layer contacts the silicide film 30 on the bottom surface of the source contact hole 33.
  • the film thickness of the Ti layer is, for example, 30 nm to 100 nm.
  • aluminum electrode layer 2 is formed on base layer 29 of element substrate 1 by, for example, a sputtering method. Then, a pattern (not shown) is applied to the aluminum electrode layer 2 by photolithography and etching.
  • the resin film 4 (see FIG. 1) is formed on the single crystal substrate 22 provided with the above-described structure. Then, the resin film 4 is patterned by photolithography and etching.
  • a surface metal layer may be formed on the surface of the drain electrode 21 by a sputtering method or the like.
  • a gold (Au) film having a film thickness of 150 nm or a laminated film of a Ni film having a film thickness of 500 nm and an Au film having a film thickness of 150 nm is formed.
  • tapered recess 31B (FIG. 5) is formed by etching starting from recess 31A (FIG. 4).
  • the etching liquid is more likely to enter the shallower position of the recess 31A than the deeper position of the recess 31A. Therefore, the etching in the lateral direction progresses more at the shallower position of the recess 31A than at the deeper position of the recess 31A.
  • the tapered recess 31B has a tapered shape in the depth direction (downward in FIG. 5) due to the difference in the etching rate in the lateral direction.
  • the tapered recess 31B is formed such that the cross-sectional area perpendicular to the depth direction becomes smaller at the deeper position.
  • the depth of the tapered recess 31B is about 0.1 ⁇ m to 5.0 ⁇ m.
  • the material of copper electrode layer 5 is deposited on the upper surface of aluminum electrode layer 2 having tapered recess 31B (FIG. 5).
  • the copper electrode layer 5 is formed on the aluminum electrode layer 2 outside the tapered recess 31B.
  • the material fills the tapered recess 31B (FIG. 5) to form the tapered region 3 (FIG. 2).
  • mutual diffusion of elements occurs between the material embedded in the tapered recess 31B and the aluminum electrode layer 2.
  • the tapered region 3 has a high Al content ratio (atomic ratio) as compared with the copper electrode layer 5 and a low Cu content ratio as compared with the copper electrode layer 5, at least in a portion in contact with the aluminum electrode layer 2.
  • the tapered region 3 is made of an alloy containing Cu and Al at least in a portion in contact with the aluminum electrode layer 2.
  • the above-mentioned mutual diffusion may reach the entire tapered region 3, or may reach only a part of the tapered region 3.
  • the portion of the tapered region 3 away from the aluminum electrode layer 2 may not be alloyed and may be pure copper, for example.
  • the film formation method of the aluminum electrode layer 2 is, for example, a PVD (Physical Vapor Deposition) method (particularly a sputtering method) or a plating method.
  • a PVD Physical Vapor Deposition
  • the above-mentioned mutual diffusion can be caused by the energy at the time of sputtering.
  • the above-mentioned mutual diffusion can occur due to the substitution action during plating.
  • an electrolytic plating method or an electroless plating method is used.
  • the crystal grain size of the copper electrode layer 5 is a microcrystal of about 0.1 ⁇ m to 0.5 ⁇ m.
  • the power semiconductor chip 101 (FIGS. 1 and 2) is completed through the above steps.
  • tapered region 3 made of a material containing Cu and having a tapered shape from copper electrode layer 5 toward aluminum electrode layer 2 is provided.
  • the taper region 3 and the copper electrode layer 5 both contain Cu, and are thus firmly bonded to each other. Therefore, the tapered region 3 functions as an anchor embedded in the aluminum electrode layer 2 in the depth direction for the copper electrode layer 5. Therefore, the lateral deformation (in-plane direction) of the aluminum electrode layer 2 is suppressed.
  • the tapered region 3 has the tapered shape, the stress in the vertical direction (thickness direction) is received on the side wall of the tapered region 3. It is considered that this also improves the resistance to longitudinal stress. From the above, the deformation of the aluminum electrode layer 2 due to the thermal stress, that is, the Al slide phenomenon is suppressed. Therefore, the reliability of the power semiconductor chip 101 operated at high temperature can be improved.
  • the Al content ratio in atomic ratio is higher than that of the copper electrode layer 5 and the Cu content ratio in atomic ratio is higher than that of the copper electrode layer 5 at least in a portion in contact with the aluminum electrode layer 2. And low.
  • the portion of the tapered region 3 can be formed as an interdiffusion region between the aluminum electrode layer 2 and the copper electrode layer 5. Therefore, the adhesiveness between the portion of the tapered region 3 and the aluminum electrode layer 2 is enhanced. Therefore, the Al slide phenomenon is suppressed more reliably.
  • the element substrate 1 has the concave portion 34 by providing the element structure, and the tapered region 3 is arranged above the concave portion 34.
  • the manufacturing method described below can be used, so that the tapered region 3 can be easily formed.
  • a recess 31A is formed on the surface of the aluminum electrode layer 2.
  • the tapered shape is formed by etching with the recess 31A as a starting point, thereby forming the tapered recess 31B (FIG. 5).
  • the taper region 3 (FIG. 2) is formed by the film formation filling the tapered recess 31B.
  • the taper region 3 is preferably made of a plated film. Thereby, when the tapered region 3 is formed by forming a film in the tapered recess 31B formed in the aluminum electrode layer 2, the film can be easily formed in the recess.
  • At least a portion of the copper electrode layer 5 on the aluminum electrode layer 2 preferably has an average crystal grain of 0.1 ⁇ m or more and 0.5 ⁇ m or less. As a result, the bonding strength between the copper electrode layer 5 and another member, particularly the resin film 4, can be increased.
  • a portion of the element substrate 1 made of a semiconductor preferably has a thickness of 100 ⁇ m or less. This reduces the stress applied from the element substrate 1 to the aluminum electrode layer 2. Therefore, the Al slide phenomenon is further suppressed.
  • the single crystal substrate 22 is a SiC substrate
  • the power semiconductor chip 101 is a SiC semiconductor device
  • the operation at a higher temperature is usually performed as compared with a power semiconductor device using a general Si substrate ( For example, 200° C. or higher) is expected.
  • a general Si substrate For example, 200° C. or higher
  • the Al slide phenomenon is likely to occur when the operation is performed at a high temperature, according to the present embodiment, it can be effectively suppressed.
  • FIG. 6 is a sectional view schematically showing the configuration of power semiconductor chip 102 (power semiconductor device) according to the second embodiment.
  • the copper electrode layer 5 has a lower layer 5a (first layer) and an upper layer 5b (second layer).
  • the lower layer 5a is in contact with the aluminum electrode layer 2.
  • the upper layer 5b is arranged on the lower layer 5a.
  • the average particle size of the upper layer 5b is smaller than the average particle size of the lower layer 5a.
  • the lower layer 5a in other words, the portion of the copper electrode layer 5 on the aluminum electrode layer 2 is preferably made of fine crystals having an average crystal grain of 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the upper layer 5b is preferably made of smaller crystals having a crystal grain size of 0.1 ⁇ m or less.
  • the lower limit of the crystal grain size of the upper layer 5b is not particularly limited, but the upper layer 5b is made of a non-amorphous (in other words, having crystallinity) material. Since the configuration other than the above is substantially the same as the configuration of the above-described first embodiment, the same or corresponding elements will be denoted by the same reference symbols and description thereof will not be repeated.
  • the steps up to FIG. 5 described above are performed in the same manner as in the first embodiment.
  • the lower layer 5a of the copper electrode layer 5 is formed on the aluminum electrode layer 2.
  • the upper layer 5b is formed on the lower layer 5a.
  • Each of the lower layer 5a and the upper layer 5b can be formed by a plating method or a PVD method.
  • patterning after film formation is performed by photolithography and etching.
  • the larger the film forming temperature the larger the crystal grains obtained. Further, in the electrolytic plating method, larger crystal grains can be obtained as the current density is lower. Therefore, relatively high film forming temperature or low current density is selected as the film forming condition of the lower layer 5a. On the contrary, as a film forming condition for the upper layer 5b, a lower film forming temperature in the PVD method or the electroless plating method, or a higher current density in the electrolytic plating method is selected.
  • the average particle size of upper layer 5b is smaller than the average particle size of lower layer 5a.
  • the lower layer 5a has an average crystal grain of 0.1 ⁇ m or more and 0.5 ⁇ m or less, the adhesion between the copper electrode layer 5 and another member, especially the resin film 4, can be enhanced. As a result, the resistance of the power semiconductor chip 102 to the stress generated during high temperature operation of about 200° C. or higher is improved. If the adhesion between the copper electrode layer 5 and the resin film 4 is insufficient, a space is likely to be formed between the copper electrode layer 5 and the resin film 4. When a space is created, an oxide film is formed along the triple point of the aluminum electrode layer 2, the copper electrode layer 5, and the resin film 4 along the space. The oxide film causes stress at the end of the resin film 4. The resin film 4 may peel off due to this stress.
  • the average particle size of the upper layer 5b is smaller than that of the lower layer 5a.
  • another metal member for example, a module member such as a lead electrode (not shown in FIG. 6)
  • a small average particle diameter can be used so as to increase the bonding strength with the metal member.
  • the resistance of the power semiconductor chip 102 to the stress generated during high temperature operation of about 200° C. or higher is improved.
  • FIG. 7 is a plan view schematically showing the configuration of power semiconductor chip 103 (power semiconductor device) according to the third embodiment.
  • the copper electrode layer is not shown for convenience of description.
  • the tapered region 3 has a circular shape on the lower surface of the copper electrode layer 5 (see FIG. 1). As a result, each of the tapered regions 3 does not have anisotropy in the in-plane direction. Therefore, the displacement of the aluminum electrode layer 2 can be effectively suppressed in all directions.
  • the shape of tapered region 3 can be determined by the shape of source contact hole 33 (FIG. 2) (more generally, the shape of recess 34) for the reason described in the first embodiment. Since the configuration other than this is almost the same as the configuration of the above-described first or second embodiment, the same or corresponding elements are designated by the same reference numerals, and the description thereof will not be repeated.
  • FIG. 8 is a plan view schematically showing the configuration of the power semiconductor chip 104 (power semiconductor device) of the first modified example of the present embodiment.
  • the power semiconductor chip 104 has a plurality of tapered regions 3 arranged periodically. This makes it less likely that there will be locally weak spots against the Al slide phenomenon.
  • the plurality of tapered regions 3 have a common shape (circular in this modification) and size (diameter in this modification) on the lower surface of the copper electrode layer 5 (see FIG. 1 ). As a result, the effect of suppressing the Al slide phenomenon by each tapered region 3 becomes substantially the same. Therefore, it becomes difficult for there to be locally weak spots against the Al slide phenomenon.
  • FIG. 9 is a plan view schematically showing the configuration of the power semiconductor chip 105 (power semiconductor device) of the second modification of the present embodiment.
  • each of the tapered regions 3 has a slit shape.
  • each taper region 3 extends in the vertical direction. This gives anisotropy to the effect of suppressing the Al slide by the tapered region 3. Therefore, when the Al slide has anisotropy, the resistance to the Al slide can be further improved by adjusting the extending direction of the slit shape.
  • the plurality of tapered regions 3 have a common shape (slit shape in this modification) and size (extended length and width in this modification) on the lower surface of the copper electrode layer 5.
  • the power semiconductor chip 105 also has a plurality of tapered regions 3 that are periodically arranged. This makes it less likely that there will be locally weak spots against the Al slide phenomenon.
  • the tapered region 3 having a slit shape can be obtained by the source contact hole 33 (FIG. 2) (more generally speaking, the recess 34) having a slit shape for the reason described in the first embodiment.
  • FIG. 10 is a sectional view schematically showing the configuration of power semiconductor chip 106 (power semiconductor device) according to the fourth embodiment.
  • the size (width and depth in cross-section) of each tapered region 3 and the distance between the tapered regions 3 are random.
  • the size and arrangement of the source contact holes 33 (FIG. 3) (more generally speaking, the recesses 34) are random.
  • the size and arrangement of the depressions 31A (FIG. 4) become random. Therefore, the size (width and depth in sectional view) of the tapered recess 31B (FIG. 5) obtained by etching and the distance between the tapered recesses 31B are random.
  • the tapered region 3 as described above is obtained. Since the configuration other than the above is almost the same as the configuration of the above-described first to third embodiments, the same or corresponding elements are designated by the same reference numerals, and the description thereof will not be repeated.
  • FIG. 11 is a sectional view schematically showing the configuration of a power semiconductor chip 107 (power semiconductor device) according to a modification of this embodiment.
  • a power semiconductor chip 107 power semiconductor device
  • each size (width and depth in cross section) of the tapered regions 3 and the distance between the tapered regions 3 are uniform.
  • FIG. 12 is a plan view schematically showing the configuration of power semiconductor chip 108 (power semiconductor device) according to the fifth embodiment.
  • the tapered region 3 penetrates the aluminum electrode layer 2 and reaches the element substrate 1.
  • Each of the tapered regions 3 has a certain width on the element substrate 1.
  • the tapered region 3 has a substantial area on the element substrate 1. Since the configuration other than the above is almost the same as the configuration of the above-described first to fourth embodiments, the same or corresponding elements are designated by the same reference numerals, and the description thereof will not be repeated.
  • FIG. 13 is a cross-sectional view schematically showing the power semiconductor chip 109 (power semiconductor device) of the first modification of the present embodiment.
  • the tapered region 3 penetrates the aluminum electrode layer 2 and reaches the element substrate 1 just.
  • Each of the tapered regions 3 has substantially no width on the element substrate 1. In other words, the tapered region 3 does not have a substantial area on the element substrate 1.
  • FIG. 14 is a sectional view schematically showing a power semiconductor chip 110 (power semiconductor device) of a second modification of the present embodiment.
  • the adjacent tapered regions 3 are in contact with each other on the lower surface of the copper electrode layer 5.
  • FIG. 15 is a sectional view schematically showing the configuration of power module 501 (power semiconductor device) according to the sixth embodiment.
  • the power module 501 includes the power semiconductor chip 102, the insulating substrate 200, the lead electrodes 14, the sintered metal layer 10 (first sintered metal layer), and the sintered metal layer 13 (second sintered metal layer). ), a sintered metal layer 16, and a cooler 17.
  • the insulating substrate 200 has an insulating plate 210 having a lower surface and an upper surface, a conductor plate 211 on the lower surface of the insulating plate 210, and a conductor plate 212 on the upper surface of the insulating plate 210.
  • the insulating plate 210 is made of insulating ceramics. This insulator ceramics is preferably a good conductor of heat, and is, for example, silicon nitride, aluminum nitride or alumina. When the insulating plate 210 is made of silicon nitride, its thickness is, for example, about 0.1 mm to 1.00 mm.
  • the conductor plates 211 and 212 are, for example, copper plates.
  • the sintered metal layer 10 joins the conductor plate 212 to the element substrate 1 (specifically, the drain electrode 21 (see FIG. 2)).
  • the sintered metal layer 13 joins the lead electrode 14 to the copper electrode layer 5 of the power semiconductor chip 102.
  • the sintered metal layer 16 joins the conductor plate 211 to the cooler 17.
  • the sintered metal layers 10, 13 and 16 are preferably made of a good conductor of heat, for example, a low temperature sintered material composed of silver nanoparticles, a silver paste material, liquid phase diffusion bonding such as Cu-Sn or Ag-Sn. Made of material or solder.
  • the lead electrode 14 is preferably made of a good conductor of electricity and heat, such as Cu or Al.
  • the cooler 17 is preferably a member made of a metal material having good heat conduction, and is made of, for example, Cu or Al.
  • a lead electrode (for example, a collector lead electrode) as an external terminal may be provided between the conductor plate 212 and the power semiconductor chip 102. Further, an additional member may be provided between the conductor plate 211 and the cooler 17. Further, in FIG. 15, the cooler 17 is attached to the element substrate 1 via the insulating substrate 200, but the arrangement of the cooler 17 is not limited to this. For example, the cooler 17 may be attached to the copper electrode layer 5 without interposing the element substrate 1. Alternatively, both a cooler attached to the element substrate 1 via the insulating substrate 200 and a cooler attached to the copper electrode layer 5 without the element substrate 1 may be provided.
  • the power module using the lead electrode 14 joined by the sintered metal layer 13 is often assumed to operate at a large current. In that case, the temperature easily rises, and thus the Al slide phenomenon easily occurs. According to the present embodiment, Al slide can be effectively suppressed for the reasons described in the first to fifth embodiments.
  • the power semiconductor chip included in the power module is not limited to the power semiconductor chip 102 (FIG. 6: Embodiment 2), and may be the power semiconductor chip according to any of the other embodiments described above.
  • FIG. 16 is a sectional view schematically showing the configuration of power module 502 (power semiconductor device) according to the seventh embodiment.
  • the power module 501 has a bonding wire 15 instead of the lead electrode 14 (FIG. 15: Embodiment 6) or together with the lead electrode 14.
  • the bonding wire 15 is directly bonded onto the copper electrode layer 5.
  • the bonding wire 15 is preferably made of a good conductor of electricity and heat, and is made of, for example, Cu, Al, Au, or an alloy thereof.
  • the bonding wire 15 is made of a material whose main component is copper. Since the configuration other than the above is almost the same as the configuration of the sixth embodiment described above, the same or corresponding elements are designated by the same reference numerals, and the description thereof will not be repeated.

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Abstract

アルミニウム電極層（２）は、素子基板（１）上に設けられており、アルミニウムを主成分とする材料からなる。銅電極層（５）は、アルミニウム電極層（２）上に設けられており、銅を主成分とする材料からなる。テーパ領域（３）は、アルミニウム電極層（２）と銅電極層（５）との間に設けられており、銅を含有する材料からなり、銅電極層（５）からアルミニウム電極層（２）へ向かっての厚み方向においてテーパ形状を有している。

Description

電力用半導体装置
　本発明は、電力用半導体装置に関するものである。
　国際公開第２０１６／１４３５５７号（特許文献１）によれば、表面電極が設けられた電力用半導体装置が開示されている。表面電極は、Ａｌ層と、その上のＣｕ層とを有している。Ｃｕ層には、Ｃｕを主成分とするワイヤがボンディングされている。電力用半導体装置としては、Ｓｉ（シリコン）製のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、およびＭＯＳＦＥＴ（金属・酸化物・半導体・電界効果トランジスタ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などが例示されている。またＳｉに代わって、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）およびダイヤモンドなどのワイドバンドギャップ半導体を用い得ることが開示されている。
国際公開第２０１６／１４３５５７号
　ワイドバンドギャップ半導体は高耐熱性を有しているので、それを用いて電力用半導体装置を高温、例えば２００℃以上、で動作させることが期待される。電力用半導体装置を高温で動作させるためには、半導体領域が高耐熱性を有するだけでなく、装置全体として高耐熱性を有する必要がある。上記半導体装置を高温で動作させると、Ａｌ層（アルミニウム電極層）とＣｕ層（銅電極層）との間での線膨張係数の違いに起因して応力が発生する。Ｃｕに比してＡｌは低い融点を有しており、Ａｌの再結晶温度は２００℃未満である。よって、軟化したアルミニウム電極層に上記応力が加わることによって、アルミニウム電極層のほぼ全体に変形が生じることがある。この現象はＡｌスライドとも称される。なおＡｌスライドは、ＬＳＩ（大規模集積回路：Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）のように集積度が高く微細な配線を有する半導体装置においてはほとんど問題とならず、比較的大きな電流を流すことができる電極構造を要する装置である電力用半導体装置に特有の問題である。
　本発明は以上のような課題を解決するためになされたものであり、その目的は、応力に起因してのアルミニウム電極層の変形を抑制することができる電力用半導体装置を提供することである。
　本発明の電力用半導体装置は、素子基板と、アルミニウム電極層と、銅電極層と、少なくとも１つのテーパ領域とを有している。アルミニウム電極層は、素子基板上に設けられており、アルミニウムを主成分とする材料からなる。銅電極層は、アルミニウム電極層上に設けられており、銅を主成分とする材料からなる。テーパ領域は、アルミニウム電極層と銅電極層との間に設けられており、銅を含有する材料からなり、銅電極層からアルミニウム電極層へ向かっての厚み方向においてテーパ形状を有している。
　本発明によれば、銅を含有する材料からなり、銅電極層からアルミニウム電極層へ向かうテーパ形状を有するテーパ領域が設けられる。これにより、熱応力に起因してのアルミニウム電極層の変形が抑制される。よって、高温で動作される電力用半導体装置の信頼性を高めることができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における電力用半導体装置の構成を概略的に示す断面図である。 図１の一部拡大図である。 本発明の実施の形態１における電力用半導体装置の製造方法の第１の工程を概略的に示す断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の第２の工程を概略的に示す断面図である。 本発明の実施の形態１における電力用半導体装置の製造方法の第３の工程を概略的に示す断面図である。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態３における電力用半導体装置の構成を概略的に示す平面図である。 図７の第１の変形例を示す図である。 図７の第２の変形例を示す図である。 本発明の実施の形態４における電力用半導体装置の構成を概略的に示す断面図である。 図１０の変形例を示す図である。 本発明の実施の形態５における電力用半導体装置の構成を概略的に示す断面図である。 図１２の第１の変形例を示す図である。 図１２の第２の変形例を示す図である。 本発明の実施の形態６における電力用半導体装置の構成を概略的に示す断面図である。 本発明の実施の形態７における電力用半導体装置の構成を概略的に示す断面図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　（構成）
　図１は、本実施の形態１におけるパワー半導体チップ１０１（電力用半導体装置）の構成を概略的に示す断面図である。パワー半導体チップ１０１は、素子基板１と、アルミニウム電極層２と、銅電極層５と、少なくとも１つのテーパ領域３（本実施の形態においては複数のテーパ領域３）とを有している。素子基板１には素子構造が設けられている。素子構造は、詳しくは後述するが、例えば、ＭＯＳ（金属・酸化物・半導体：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を含む。素子基板１は、１００μｍ以上３５０μｍ以下の厚みを有することが好ましい。素子基板１のうち半導体からなる部分は、１００μｍ以下の厚みを有することが好ましい。パワー半導体チップ１０１はさらに、樹脂膜４を有していることが好ましい。
　アルミニウム電極層２は、素子基板１上に設けられており、素子基板１と電気的に接続されている。アルミニウム電極層２は、Ａｌ（アルミニウム）を主成分とする材料からなる。Ａｌを主成分とする材料とは、具体的には、原子比でＡｌを９０％以上含有する材料のことであり、原子比で他の元素を１０％以下含有してもよい。アルミニウム電極層２は、合金からなっていてよく、例えば、Ａｌ－Ｓｉ合金またはＡｌ－Ｃｕ合金からなる。アルミニウム電極層２は、０．５μｍ以上５μｍ以下の厚みを有することが好ましく、１μｍ以上５μｍ以下の厚みを有することがより好ましい。
　樹脂膜４は、アルミニウム電極層２の一部の上に設けられており、アルミニウム電極層２上に開口部を有している。樹脂膜４は、例えば、ポリイミドなどのエポキシ樹脂、またはアクリル樹脂からなる。樹脂膜４は、３μｍ以上１００μｍ以下の厚みを有することが好ましく、５μｍ以上５０μｍ以下の厚みを有することがより好ましい。
　銅電極層５はアルミニウム電極層２上に設けられている。銅電極層５は樹脂膜４に接している。銅電極層５の少なくとも一部は、樹脂膜４の開口部の中に配置されており、図１においては、銅電極層５の全体が樹脂膜４の開口部の中に配置されている。これにより銅電極層５が露出面を有しており、この露出面に、パワー半導体チップ１０１への電圧印加等を目的としたリード電極（後述する図１５におけるリード電極１４参照）などの電極が接続されることになる。なお、変形例として、銅電極層５の上面の一部が樹脂膜４に被覆されていてもよい。
　銅電極層５は、Ｃｕ（銅）を主成分とする材料からなる。Ｃｕを主成分とする材料とは、具体的には、原子比でＣｕを９０％以上含有する材料のことであり、原子比で他の元素を１０％以下含有してもよい。銅電極層５は、純銅からなっていてもよく、あるいは、Ｃｕ合金からなっていてもよい。Ｃｕ合金は、例えば、Ｎｉ（ニッケル）を含有していてよい。銅電極層５は、１μｍ以上３０μｍ以下の厚みを有することが好ましく、５μｍ以上３０μｍ以下の厚みを有することがより好しい。
　なお、アルミニウム電極層２および銅電極層５の各々の成分（元素の含有比）は、これらの界面での相互拡散がおおよそ無視できる位置での値によって評価されるものとする。言い換えれば、微視的に見た場合に、アルミニウム電極層２と銅電極層５との間に、両者の中間的な組成を有する界面層（図示せず）が存在してよい。
　アルミニウム電極層２と銅電極層５との界面は、０．１μｍ以上０．５μｍ以下の凹凸を有していることが好ましい。このような界面は、例えば、銅電極層５のうち少なくともアルミニウム電極層２上（図中、アルミニウム電極層２の上面上）の部分が、０．１μｍ以上０．５μｍ以下の平均結晶粒を有することによって容易に得られる。なお、銅電極層５の結晶粒の大きさは、例えば、銅電極層５の顕微鏡写真上の直線上に含まれる結晶の数を、この直線の長さで割ることによって計測される。
　テーパ領域３は、アルミニウム電極層２と銅電極層５との間に設けられており、銅電極層５からアルミニウム電極層２へ向かっての厚み方向（深さ方向）においてテーパ形状を有している。図中の断面において、テーパ領域３の幅は、銅電極層５からアルミニウム電極層２へ向かっての厚み方向において、徐々に小さくなっている。テーパ領域３の形状は、銅電極層５からアルミニウム電極層２へ向かっての厚み方向において、厚み方向に垂直な断面積が小さくなるような杭状であってよい。テーパ領域３は、アルミニウム電極層２の上面部に埋め込まれている。本実施の形態においては、テーパ領域３と素子基板１との間はアルミニウム電極層２によって隔てられている。テーパ領域３は、Ｃｕを含有する材料からなる。テーパ領域３は、少なくともアルミニウム電極層２に接する部分において、銅電極層５に比して高いＡｌ含有比（原子比）と、銅電極層５に比して低いＣｕ含有比とを有している。なお本明細書において、含有比は、原子比によるものである。テーパ領域３は、少なくともアルミニウム電極層２に接する部分において、ＣｕおよびＡｌを含有する合金からなる。なおテーパ領域３の一部は合金でなくてもよく、例えば、アルミニウム電極層２から離れた、テーパ領域３の中心あたりは、純銅からなっていてもよい。テーパ領域３は、例えば、めっき膜である。
　テーパ領域３の深さ（厚み）は、０．１μｍ以上５μｍ以下であることが好ましく、本実施の形態においては０．１μｍ以上５μｍ以下であってよい。テーパ領域３は、銅電極層５上（図中、銅電極層５の下面上）で、０．１μｍ以上１．０μｍ以下の幅（図中、横方向の寸法）を有することが好ましい。
　図２は、図１の一部拡大図である。素子基板１は、本実施の形態においては、単結晶基板２２と、ドリフト層２３と、ウェル領域２４と、ソース領域２５と、コンタクト領域２６と、ゲート絶縁膜３２と、ゲート電極２７と、層間絶縁膜２８と、シリサイド膜３０と、下地層２９と、ドレイン電極２１と、を有している。
　単結晶基板２２は、ワイドバンドギャップ半導体からなることが好ましく、例えばＳｉＣ（炭化珪素）基板である。またドリフト層２３も、ワイドバンドギャップ半導体からなることが好ましく、例えばＳｉＣ層である。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）に比べて、より大きなバンドギャップを有している。これにより、より大きな絶縁破壊電界強度が得られる。また、パワー半導体チップ１０１に流れる電流密度を、より大きくすることができる。その場合、銅電極層５に流れる電流容量も大きくなるので、銅電極層５の最大許容電流密度および放熱性の観点などから、銅電極層５の厚みは５μｍ以上が望ましい。
　素子基板１は、上記構成を有することによって、図中における上面上に、ＭＯＳ構造を含む素子構造を有している。このＭＯＳ構造は、層間絶縁膜２８によって被覆されたゲート電極２７を有しており、この部分は、素子基板１の上面上における突出部である。この突出部から外れて、層間絶縁膜２８およびゲート絶縁膜３２を貫通するソースコンタクトホール３３が設けられている。ソースコンタクトホール３３が設けられることによって、素子基板１の上面上に凹部３４が設けられている。以上のように、素子基板１は、ＭＯＳ構造が設けられることによって、素子基板１の上面上に、少なくとも１つの凹部３４（本実施の形態においては複数の凹部３４）を有している。
　テーパ領域３は凹部３４の上方に配置されている。具体的には、テーパ領域３の平面位置と、凹部３４の平面位置とが、おおよそ一致している。ここで平面位置とは、パワー半導体チップ１０１の厚み方向に垂直な平面上での位置のことである。言い換えれば、平面レイアウトにおいて、テーパ領域３と、凹部３４とが、おおよそ重なっている。
　下地層２９は、例えばＴｉ層である。なお下地層２９は、Ｔｉ層と、バリアメタル層との積層膜であってもよい。バリアメタル層は、例えば、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、またはＴｉＷからなる。ドレイン電極２１は単結晶基板２２の裏面に設けられている。
　なお、図２に示されたパワー半導体チップ１０１はＭＯＳＦＥＴであるが、電力用半導体装置はＭＯＳＦＥＴに限定されるものではなく、例えばＩＧＢＴであってもよい。また、ＭＯＳＦＥＴまたはＩＧＢＴの素子構造はＭＯＳ構造を含むが、素子構造は必ずしもＭＯＳ構造を含む必要はなく、代わりに他の素子構造（例えば、ダイオード構造）を含むものであってもよい。このように他の構造を有することによって、電力用半導体装置は、ショットキーバリアダイオード、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、またはｐｎダイオードなどであってもよい。
　（製造方法の例）
　図３～図５は、パワー半導体チップ１０１の製造方法の一例における第１～第３の工程を概略的に示す断面図である。
　図３を参照して、単結晶基板２２としてＳｉＣ基板が準備される。このＳｉＣ基板は、例えば、厚み５０μｍ～５００μｍを有し、ｎ型不純物を１×１０１９ｃｍ－３～１×１０２１ｃｍ－３の範囲で含む。単結晶基板２２一方の主面（図中、上面）上におけるエピタキシャル成長によって、エピタキシャル層が形成される。言い換えれば、ｎ型のドリフト層２３が形成される。例えば、厚み１μｍ～６０μｍを有し、ｎ型不純物を１×１０１５ｃｍ－３～１×１０１７ｃｍ－３の範囲で含むＳｉＣ層が、ＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される。なお、ドリフト層２３の必要な厚みは、パワー半導体チップ１０１に必要な耐圧（使用電圧）によって決まる。
　ドリフト層２３上に、後にウェル領域２４となる領域を露出する開口部を有するレジストマスクが、写真製版（フォトリソグラフィー）技術を用いて形成される。このレジストマスクは、不純物注入阻止マスクとして使用される。当該レジストマスクの上方から、ｐ型不純物のイオン注入が行われる。これにより、ドリフト層２３の上層部にウェル領域２４が選択的に形成される。ウェル領域２４の厚みは、例えば０．５μｍ～２．０μｍである。ｐ型不純物は、例えばＡｌである。ウェル領域２４の不純物濃度は、例えば１×１０１７ｃｍ－３～５×１０１７ｃｍ－３の範囲に設定される。その後、レジストマスクが除去される。
　次に、後にソース領域２５となる領域を露出する開口部を有する新たなレジストマスクが、写真製版技術を用いて形成される。このレジストマスクも不純物注入阻止マスクとして使用される。当該レジストマスクの上方から、ｎ型不純物のイオン注入が行われる。これにより、ウェル領域２４の上層部にソース領域２５が形成される。ソース領域２５の厚みは、例えば０．５μｍ～２．０μｍである。ｎ型不純物は、例えばＮ（窒素）である。ソース領域２５の不純物濃度は、例えば１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲に設定される。その後、レジストマスクが除去される。
　次に、後にコンタクト領域となる領域を露出する開口部を有する新たなレジストマスクが、写真製版技術を用いて形成される。このレジストマスクも不純物注入阻止マスクとして使用される。当該レジストマスクの上方からｐ型不純物のイオン注入が行われる。これにより、ソース領域２５の中央部にコンタクト領域２６が形成される。コンタクト領域２６の厚みは、例えば０．２μｍ～０．５μｍである。ｐ型不純物は、例えばＡｌである。コンタクト領域２６の不純物濃度は、例えば１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内に設定される。その後、レジストマスクが除去される。
　次に、注入されたｎ型およびｐ型不純物を活性化するために、１５００℃以上での高温アニール処理が施される。なお、上述したイオン注入工程の順番は、任意に入れ替えられてよい。
　次に、例えばＣＶＤ法により、ドリフト層２３上に酸化膜（ＳｉＯ２）が形成される。酸化膜の厚みは０．５μｍ～２μｍに設定される。その後、写真製版技術を用いて、セル配置領域を露出する開口部を有するエッチングマスクが形成される。当該エッチングマスクを用いて、セル配置領域の酸化膜がエッチングにより除去される。その後、エピタキシャル層（単結晶基板２２上の半導体層）の表面のうち開口部によって露出された部分が、酸素または水蒸気を含む１０００℃程度の雰囲気に曝される。これにより生じる熱酸化によって、熱酸化膜（ＳｉＯ２）からなるゲート絶縁膜３２が形成される。
　なお、上記では、ゲート絶縁膜３２が熱酸化膜であるものとして説明したが、ゲート絶縁膜３２は、ＣＶＤ法で形成された酸化膜でもよいし、熱酸化膜と、ＣＶＤ法で形成した酸化膜との積層膜であってもよい。また、ゲート絶縁膜３２の表面が窒化されてもよい。この窒化は、ゲート絶縁膜３２の堆積後、１０００℃以上の高温での、一酸化窒素（ＮＯ）または二酸化窒素（Ｎ２Ｏ）ガス中でのアニールにより行うことができる。
　次に、ＣＶＤ法により、ゲート絶縁膜３２上に、ゲート電極２７として、Ｐ（リン）を１×１０１９～１×１０２１ｃｍ－３の範囲で含む多結晶シリコン膜が形成される。ゲート電極２７の厚みは、例えば３００ｎｍ～６００ｎｍの範囲に設定される。なお、ゲート電極２７は、Ｂ（硼素）を含んだｐ型の多結晶シリコンで形成されてもよい。
　次に、写真製版技術を用いて、ソース領域２５の上方およびコンタクト領域２６の上方に開口部を有するエッチングマスクが形成される。当該エッチングマスクを用いたエッチングによって、ゲート電極２７のうち開口部において露出された部分が除去される。
　次に層間絶縁膜２８が形成される。まず、上述した構成が設けられた単結晶基板２２の全面に、例えばＣＶＤ法により、厚み０．５～５μｍのシリコン酸化膜が形成される、続いて、写真製版技術を用いて、コンタクト領域２６の上方、およびその周囲のソース領域２５の上方の層間絶縁膜２８を露出する開口部を有するエッチングマスクが形成される。当該エッチングマスクを用いたエッチングによって、層間絶縁膜２８およびその下のゲート絶縁膜３２のうち開口部において露出された部分が除去される。これにより、ソース領域２５の一部およびコンタクト領域２６を露出するソースコンタクトホール３３が形成される。その後、エッチングマスクが除去される。
　次に、上述した構成が設けられた単結晶基板２２の全面に、例えばスパッタ法により、厚み５０ｎｍ～３００ｎｍ程度のＮｉ膜が形成される。次に、アニール処理が施される。これにより、ソースコンタクトホール３３の底面で露出したソース領域２５およびコンタクト領域２６と、Ｎｉ膜との間で、シリサイド化反応が生じる。その結果、ソースコンタクトホール３３においてソース領域２５およびコンタクト領域２６上に金属シリサイド膜（ここではＮｉＳｉ２膜）が形成される。次に、例えば硫酸または塩酸を含む酸溶液で単結晶基板２２（ここではＳｉＣ基板）を洗浄することにより、シリサイド化反応におけるＮｉ膜の未反応部分が除去される。これにより、図３に示されたシリサイド膜３０が形成される。
　その後、単結晶基板２２の裏面にドレイン電極２１が形成される。具体的には、まず、単結晶基板２２の裏面上に、スパッタ法により、厚み１００ｎｍ～５００ｎｍのＮｉ膜が形成される。次に、このＮｉ膜が、アニールによってシリサイド化される。
　次に、ソースコンタクトホール３３の底面および層間絶縁膜２８の上に、下地層２９としてのＴｉ層が、例えばスパッタ法により形成される。Ｔｉ層はソースコンタクトホール３３の底面上でシリサイド膜３０に接する。Ｔｉ層の膜厚は、例えば３０ｎｍ～１００ｎｍである。
　図４を参照して、素子基板１の下地層２９上にアルミニウム電極層２が、例えばスパッタ法により形成される。続いて、写真製版技術およびエッチング処理により、アルミニウム電極層２にパターン（図示せず）が付与される。
　次に、上述した構成が設けられた単結晶基板２２上に樹脂膜４（図１参照）が形成される。そして、写真製版技術およびエッチング処理により、樹脂膜４がパターニングされる。
　その後、スパッタ法等により、ドレイン電極２１の表面上に表面金属層が形成されてよい。例えば、膜厚１５０ｎｍの金（Ａｕ）膜、または、膜厚５００ｎｍのＮｉ膜と膜厚１５０ｎｍのＡｕ膜との積層膜が形成される。
　以上により、図４に示されているように、ＭＯＳ構造の存在（より具体的には、ソースコンタクトホール３３の存在）に起因しての凹部３４が設けられた上面を有する素子基板１と、この上面上に配置されたアルミニウム電極層２との積層構造が得られる。凹部３４に起因して、アルミニウム電極層２の表面に凹み３１Ａが形成される。その後、樹脂膜４（図１参照）の開口部において、アルミニウム電極層２の表面に対してウェットエッチング処理が行われる。
　さらに図５を参照して、上記ウェットエッチングの際、凹み３１Ａ（図４）を起点としてのエッチングによってテーパ状凹み３１Ｂ（図５）が形成される。このウェットエッチングにおいて、凹み３１Ａのより深い位置に比して凹み３１Ａのより浅い位置の方が、エッチング液が侵入しやすい。よって、凹み３１Ａのより深い位置に比して凹み３１Ａのより浅い位置の方が、横方向のエッチングがより進行する。横方向におけるエッチング速度の相違によって、テーパ状凹み３１Ｂは、深さ方向（図５における下方向）へ向かってテーパ形状を有する。言い換えれば、テーパ状凹み３１Ｂは、深さ方向に垂直な断面積が、深い位置ほど小さくなるように形成される。テーパ状凹み３１Ｂの深さは、０．１μｍ～５．０μｍ程度である。
　さらに図２を参照して、アルミニウム電極層２の、テーパ状凹み３１Ｂ（図５）を有する上面上へ、銅電極層５の材料が堆積される。この成膜によって、テーパ状凹み３１Ｂの外部においては、アルミニウム電極層２上に銅電極層５が形成される。同時に、上記材料がテーパ状凹み３１Ｂ（図５）を埋めることよって、テーパ領域３（図２）が形成される。この成膜時に、テーパ状凹み３１Ｂ内に埋め込まれた材料と、アルミニウム電極層２との間で、元素の相互拡散が生じる。その結果、テーパ領域３は、少なくともアルミニウム電極層２に接する部分において、銅電極層５に比して高いＡｌ含有比（原子比）と、銅電極層５に比して低いＣｕ含有比とを有する。またテーパ領域３は、少なくともアルミニウム電極層２に接する部分において、ＣｕおよびＡｌを含有する合金からなる。
　なお、上記の相互拡散は、テーパ領域３の全体に到達してもよく、あるいはテーパ領域３の一部にのみ到達してもよい。後者の場合、テーパ領域３のうちアルミニウム電極層２から離れた部分は、合金化されなくてもよく、例えば純銅であってもよい。
　アルミニウム電極層２の成膜方法は、例えば、ＰＶＤ（物理蒸着：Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（特にスパッタ法）、またはめっき法である。例えば、スパッタ法の場合、上述した相互拡散は、スパッタ時のエネルギーによって生じ得る。また、めっき法の場合、上述した相互拡散は、めっき時の置換作用によって生じ得る。めっき法としては、電解めっき法、または無電解めっき法が用いられる。電解めっき法の場合、めっき工程の前に、ＰＶＤ法でシード層を形成する必要がある。無電解めっき法の場合、銅電極層５の結晶粒の大きさは、０．１μｍ～０．５μｍ程度の微結晶となる。
　以上の工程により、パワー半導体チップ１０１（図１および図２）が完成される。
　（効果）
　本実施の形態によれば、Ｃｕを含有する材料からなり、銅電極層５からアルミニウム電極層２へ向かうテーパ形状を有するテーパ領域３が設けられる。テーパ領域３と銅電極層５とは、ともにＣｕを含有しており、よって互いに強固に結合されている。よって、テーパ領域３は、銅電極層５にとって、深さ方向においてアルミニウム電極層２中へ埋め込まれたアンカーとして機能する。よってアルミニウム電極層２の横方向（面内方向）の変形が抑制される。さらに、テーパ領域３がテーパ形状を有していることから、テーパ領域３の側壁上において、縦方向（厚み方向）の応力が受け止められる。これにより、縦方向の応力に対する耐性も高められると考えられる。以上から、熱応力に起因してのアルミニウム電極層２の変形、すなわちＡｌスライド現象、が抑制される。よって、高温で動作されるパワー半導体チップ１０１の信頼性を高めることができる。
　テーパ領域３は、少なくともアルミニウム電極層２に接する部分において、原子比でのＡｌの含有比が銅電極層５に比して高くかつ、原子比でのＣｕの含有比が銅電極層５に比して低い。これにより、テーパ領域３の当該部分は、アルミニウム電極層２と銅電極層５との間の相互拡散領域として形成され得る。よって、テーパ領域３の当該部分と、アルミニウム電極層２との間の密着性が高められる。よって、Ａｌスライド現象がより確実に抑制される。
　素子基板１は、素子構造が設けられることによって凹部３４を有しており、テーパ領域３は凹部３４の上方に配置されている。このような配置の場合、以下に述べる製造方法を用いることができるので、テーパ領域３を容易に形成することができる。まず、図４に示されたように、素子基板１の凹部３４に起因して、アルミニウム電極層２の表面に凹み３１Ａが形成される。凹み３１Ａを起点としてのエッチングによってテーパ形状が形成されることによって、テーパ状凹み３１Ｂ（図５）が形成される。このテーパ状凹み３１Ｂを埋める成膜によって、テーパ領域３（図２）が形成される。
　テーパ領域３は、めっき膜からなることが好ましい。これにより、アルミニウム電極層２に形成されたテーパ状凹み３１Ｂ中への成膜によってテーパ領域３が形成される場合に、凹部中への成膜を容易に行うことができる。
　銅電極層５のうち少なくともアルミニウム電極層２上の部分は、０．１μｍ以上０．５μｍ以下の平均結晶粒を有していることが好ましい。これにより銅電極層５と他の部材、特に樹脂膜４、との接合強度を高めることができる。
　素子基板１のうち半導体からなる部分（すなわち、単結晶基板２２とその上の半導体層との積層体）は、１００μｍ以下の厚みを有することが好ましい。これにより、素子基板１からアルミニウム電極層２に加わる応力が小さくなる。よって、Ａｌスライド現象が、より抑制される。
　単結晶基板２２がＳｉＣ基板である場合、言い換えればパワー半導体チップ１０１がＳｉＣ半導体装置である場合、一般的なＳｉ基板を用いた電力用半導体装置に比して、通常、より高温での動作（例えば２００℃以上）が期待される。高温での動作を伴う場合はＡｌスライド現象が生じやすいところ、本実施の形態によれば、それを効果的に抑制することができる。
　＜実施の形態２＞
　（構成）
　図６は、本実施の形態２におけるパワー半導体チップ１０２（電力用半導体装置）の構成を概略的に示す断面図である。パワー半導体チップ１０２においては、銅電極層５は、下層５ａ（第１の層）と、上層５ｂ（第２の層）とを有している。下層５ａはアルミニウム電極層２に接している。上層５ｂは下層５ａ上に配置されている。上層５ｂの平均粒径は下層５ａの平均粒径よりも小さい。下層５ａ、言い換えれば、銅電極層５のうちアルミニウム電極層２上の部分、は、０．１μｍ以上０．５μｍ以下の平均結晶粒を有する微結晶からなることが好ましい。上層５ｂは、結晶粒の大きさが０．１μｍ以下の、より小さい結晶からなることが好ましい。上層５ｂの結晶粒の大きさの下限は特に限定されないが、上層５ｂは、非アモルファスの（言い換えれば、結晶性を有する）材料からなる。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（製造方法の例）
　まず、前述した図５までの工程が、実施の形態１と同様に行われる。次に、アルミニウム電極層２上に銅電極層５の下層５ａが形成される。そして、下層５ａ上に上層５ｂが形成される。下層５ａおよび上層５ｂの各々の成膜は、めっき法またはＰＶＤ法によって行われ得る。なおＰＶＤ法の場合は、写真製版およびエッチングにより、成膜後のパターニングが行われる。
　ＰＶＤ法または無電解めっき法においては、成膜温度を高めるほど、より大きな結晶粒が得られる。また電解めっき法においては、電流密度が低いほど、より大きな結晶粒が得られる。よって、下層５ａの成膜条件としては、相対的に、高めの成膜温度、または低めの電流密度が選択される。逆に、上層５ｂの成膜条件としては、ＰＶＤ法または無電解めっき法における低めの成膜温度、または、電解めっき法における高めの電流密度が選択される。
　（効果）
　本実施の形態によれば、銅電極層５において、上層５ｂの平均粒径は下層５ａの平均粒径よりも小さい。これにより、以下の理由から、より耐熱性に優れたパワー半導体チップ１０２を得ることができる。
　具体的には、下層５ａが０．１μｍ以上０．５μｍ以下の平均結晶粒を有することにより、銅電極層５と他の部材、特に樹脂膜４、との密着性を高めることができる。これにより、２００℃程度以上の高温動作時に発生する応力に対してのパワー半導体チップ１０２の耐性が向上する。仮に銅電極層５と樹脂膜４との間の密着性が不足すると、銅電極層５と樹脂膜４との間に空間ができやすくなる。空間ができると、そこを伝って、アルミニウム電極層２と銅電極層５と樹脂膜４との３重点付近に酸化膜が形成される。その酸化膜により、樹脂膜４の端部に応力が発生する。この応力により、樹脂膜４が剥離することがある。
　上層５ｂの平均粒径は下層５ａの平均粒径よりも小さい。これにより、アルミニウム電極層２との界面部分をなす下層５ａにおいては、ある程度大きな平均粒径を用いつつ、他の金属部材（例えばリード電極等のモジュール部材（図６において図示せず））が接合されることになる上層５ｂにおいては、金属部材との接合強度が高まるよう、小さな平均粒径を用いることができる。これにより、２００℃程度以上の高温動作時に発生する応力に対してのパワー半導体チップ１０２の耐性が向上する。
　＜実施の形態３＞
　図７は、本実施の形態３におけるパワー半導体チップ１０３（電力用半導体装置）の構成を概略的に示す平面図である。なお、図７と、後述する図８および図９とにおいては、説明の便宜上、銅電極層の図示が省略されている。
　パワー半導体チップ１０３においては、テーパ領域３は、銅電極層５（図１参照）の下面上で、円形形状を有している。これにより、テーパ領域３の各々は面内方向において異方性を有しない。よって、すべての方位においてアルミニウム電極層２の変位を効果的に抑制することができる。なおテーパ領域３の形状は、実施の形態１で説明した理由から、ソースコンタクトホール３３（図２）の形状（より一般的に言えば凹部３４の形状）によって決定され得る。なお、これ以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　図８は、本実施の形態の第１の変形例のパワー半導体チップ１０４（電力用半導体装置）の構成を概略的に示す平面図である。パワー半導体チップ１０４は、周期的に配置された複数のテーパ領域３を有している。これにより、Ａｌスライド現象に対して局所的に弱い箇所が存在しにくくなる。また複数のテーパ領域３は、銅電極層５（図１参照）の下面上で、共通の形状（本変形例においては円形）および大きさ（本変形例においては直径）を有している。これにより、各テーパ領域３によるＡｌスライド現象の抑制効果がほぼ同様となる。よって、Ａｌスライド現象に対して局所的に弱い箇所が存在しにくくなる。
　図９は、本実施の形態の第２の変形例のパワー半導体チップ１０５（電力用半導体装置）の構成を概略的に示す平面図である。パワー半導体チップ１０５においては、テーパ領域３の各々はスリット形状を有している。図中においては、各テーパ領域３が縦方向に延在している。これによりテーパ領域３によるＡｌスライドの抑止効果に異方性が付与される。よって、Ａｌスライドに異方性がある場合において、スリット形状の延在方向を調整することによって、Ａｌスライドへの耐性をより向上させることができる。また複数のテーパ領域３は、銅電極層５の下面上で共通の形状（本変形例においてはスリット形状）および大きさ（本変形例においては延在長さおよび幅）を有している。これにより、各テーパ領域３によるＡｌスライド現象の抑制効果がほぼ同様となる。よって、Ａｌスライド現象に対して局所的に弱い箇所が存在しにくくなる。またパワー半導体チップ１０５は、周期的に配置された複数のテーパ領域３を有している。これにより、Ａｌスライド現象に対して局所的に弱い箇所が存在しにくくなる。
　なおスリット形状を有するテーパ領域３は、実施の形態１で説明した理由から、ソースコンタクトホール３３（図２）（より一般的に言えば凹部３４）がスリット形状を有することによって得ることができる。
　＜実施の形態４＞
　図１０は、本実施の形態４におけるパワー半導体チップ１０６（電力用半導体装置）の構成を概略的に示す断面図である。パワー半導体チップ１０６においては、テーパ領域３の各々の大きさ（断面視における幅および深さ）と、テーパ領域３間の距離とがランダムである。この構成を得るためには、ソースコンタクトホール３３（図３）（より一般的に言えば凹部３４）の大きさおよび配列がランダムとされる。これにより、凹み３１Ａ（図４）の大きさおよび配列がランダムとなる。よって、エッチングによって得られるテーパ状凹み３１Ｂ（図５）の大きさ（断面視における幅および深さ）と、テーパ状凹み３１Ｂ間の距離とがランダムとなる。これに対応して、上記のようなテーパ領域３が得られる。なお、上記以外の構成については、上述した実施の形態１～３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　図１１は、本実施の形態の変形例のパワー半導体チップ１０７（電力用半導体装置）の構成を概略的に示す断面図である。パワー半導体チップ１０７においては、テーパ領域３の各々の大きさ（断面視における幅および深さ）と、テーパ領域３間の距離とが均一である。
　＜実施の形態５＞
　図１２は、本実施の形態５におけるパワー半導体チップ１０８（電力用半導体装置）の構成を概略的に示す平面図である。パワー半導体チップ１０８においては、テーパ領域３は、アルミニウム電極層２を貫通して素子基板１に到達している。テーパ領域３の各々は、素子基板１上において、ある程度の幅を有している。言い換えれば、テーパ領域３は、素子基板１上において、実質的な面積を有している。なお、上記以外の構成については、上述した実施の形態１～４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　図１３は、本実施の形態の第１の変形例のパワー半導体チップ１０９（電力用半導体装置）を概略的に示す断面図である。パワー半導体チップ１０９においては、テーパ領域３は、アルミニウム電極層２を貫通して素子基板１にちょうど到達している。テーパ領域３の各々は、素子基板１上において、実質的に幅を有していない。言い換えれば、テーパ領域３は、素子基板１上において、実質的な面積を有していない。
　図１４は、本実施の形態の第２の変形例のパワー半導体チップ１１０（電力用半導体装置）を概略的に示す断面図である。パワー半導体チップ１１０においては、銅電極層５の下面上において、隣り合うテーパ領域３が互いに接触している。
　＜実施の形態６＞
　図１５は、本実施の形態６におけるパワーモジュール５０１（電力用半導体装置）の構成を概略的に示す断面図である。パワーモジュール５０１は、パワー半導体チップ１０２と、絶縁基板２００と、リード電極１４と、焼結金属層１０（第１の焼結金属層）と、焼結金属層１３（第２の焼結金属層）と、焼結金属層１６と、冷却器１７とを有している。
　絶縁基板２００は、下面および上面を有する絶縁板２１０と、絶縁板２１０の下面上の導体板２１１と、絶縁板２１０の上面上の導体板２１２とを有している。
　絶縁板２１０は絶縁体セラミックスからなる。この絶縁体セラミックスは、熱の良導体であることが好ましく、例えば、窒化珪素、窒化アルミニウムまたはアルミナである。絶縁板２１０が窒化珪素からなる場合、その厚みは、例えば０．１ｍｍ～１．００ｍｍ程度である。導体板２１１，２１２は、例えば銅板である。
　焼結金属層１０は導体板２１２を素子基板１（具体的には、ドレイン電極２１（図２参照））へ接合している。焼結金属層１３は、リード電極１４をパワー半導体チップ１０２の銅電極層５へ接合している。焼結金属層１６は導体板２１１を冷却器１７へ接合している。焼結金属層１０，１３，１６は、熱の良導体からなることが好ましく、例えば、銀ナノ粒子からなる低温焼結材、銀ペースト材、Ｃｕ－ＳｎまたはＡｇ－Ｓｎのような液相拡散接合材、または、半田からなる。
　リード電極１４は、電気および熱の良導体からなることが好ましく、例えばＣｕまたはＡｌからなる。冷却器１７は、熱伝導の良好な金属材料からなる部材であることが好ましく、例えばＣｕまたはＡｌからなる。
　なお、導体板２１２とパワー半導体チップ１０２との間に、外部端子としてのリード電極（例えば、コレクタ用のリード電極）が設けられてもよい。また、導体板２１１と冷却器１７との間に追加の部材が設けられてもよい。また、図１５においては冷却器１７が絶縁基板２００を介して素子基板１に取り付けられているが、冷却器１７の配置はこれに限定されるものではない。例えば、冷却器１７は、素子基板１を介することなく銅電極層５に取り付けられてもよい。あるいは、絶縁基板２００を介して素子基板１に取り付けられる冷却器と、素子基板１を介することなく銅電極層５に取り付けられる冷却器との両方が設けられてもよい。
　焼結金属層１３によって接合されたリード電極１４を用いたパワーモジュールは、大電流での動作が想定されていることが多い。その場合、温度が上昇しやすく、よってＡｌスライド現象が生じやすい。本実施の形態によれば、前述した実施の形態１～５で説明した理由により、Ａｌスライドを効果的に抑制することができる。なお、パワーモジュールが有するパワー半導体チップは、パワー半導体チップ１０２（図６：実施の形態２）に限定されるものではなく、前述した他の実施の形態によるパワー半導体チップであってもよい。
　＜実施の形態７＞
　図１６は、本実施の形態７におけるパワーモジュール５０２（電力用半導体装置）の構成を概略的に示す断面図である。パワーモジュール５０１は、リード電極１４（図１５：実施の形態６）に代わって、またはリード電極１４と共に、ボンディングワイヤ１５を有している。ボンディングワイヤ１５は、銅電極層５上に直接に接合されている。ボンディングワイヤ１５は、電気および熱の良導体からなることが好ましく、例えば、Ｃｕ、Ａｌ、Ａｕ、またはそれらの合金からなる。好ましくは、ボンディングワイヤ１５は、銅を主成分とする材料からなることが好ましい。なお、上記以外の構成については、上述した実施の形態６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　なお、上記各実施の形態において例示された各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　素子基板、２　アルミニウム電極層、３　テーパ領域、４　樹脂膜、５　銅電極層、５ａ　下層、５ｂ　上層、１０，１３，１６　焼結金属層、１４　リード電極、１５　ボンディングワイヤ、１７　冷却器、２１　ドレイン電極、２２　単結晶基板、２３　ドリフト層、２４　ウェル領域、２５　ソース領域、２６　コンタクト領域、２７　ゲート電極、２８　層間絶縁膜、２９　下地層、３０　シリサイド膜、３２　ゲート絶縁膜、３３　ソースコンタクトホール、３４　凹部、１０１～１１０　パワー半導体チップ（電力用半導体装置）、２００　絶縁基板、２１０　絶縁板、２１１，２１２　導体板、５０１，５０２　パワーモジュール（電力用半導体装置）。

Claims (20)

  1. 　素子基板（１）と、
    　前記素子基板（１）上に設けられ、アルミニウムを主成分とする材料からなるアルミニウム電極層（２）と、
    　前記アルミニウム電極層（２）上に設けられ、銅を主成分とする材料からなる銅電極層（５）と、
    　前記アルミニウム電極層（２）と前記銅電極層（５）との間に設けられ、銅を含有する材料からなり、前記銅電極層（５）から前記アルミニウム電極層（２）へ向かっての厚み方向においてテーパ形状を有する少なくとも１つのテーパ領域（３）と、
    を備える、電力用半導体装置（１０１～１１０，５０１，５０２）。
  2. 　前記少なくとも１つのテーパ領域（３）は、少なくとも前記アルミニウム電極層（２）に接する部分において、前記銅電極層（５）に比して高いアルミニウム含有比と、前記銅電極層（５）に比して低い銅含有比とを有する、請求項１に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  3. 　前記素子基板（１）は、素子構造が設けられることによって少なくとも１つの凹部（３４）を有しており、前記少なくとも１つのテーパ領域（３）は前記少なくとも１つの凹部（３４）の上方に配置されている、請求項１または２に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  4. 　前記少なくとも１つのテーパ領域（３）の深さは０．１μｍ以上５μｍ以下である、請求項１から３のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  5. 　前記少なくとも１つのテーパ領域（３）は前記銅電極層（５）の下面上で０．１μｍ以上１．０μｍ以下の幅を有する、請求項１から４のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  6. 　前記少なくとも１つのテーパ領域（３）は前記銅電極層（５）の下面上で円形形状を有する、請求項１から５のいずれか１項に記載の電力用半導体装置（１０３，１０４）。
  7. 　前記少なくとも１つのテーパ領域（３）は前記銅電極層（５）上でスリット形状を有する、請求項１から５のいずれか１項に記載の電力用半導体装置（１０５）。
  8. 　前記少なくとも１つのテーパ領域（３）は、周期的に配置された複数のテーパ領域（３）である、請求項１から７のいずれか１項に記載の電力用半導体装置（１０４，１０５）。
  9. 　前記複数のテーパ領域（３）は、前記銅電極層（５）上で共通の形状および大きさを有する、請求項８に記載の電力用半導体装置（１０４，１０５）。
  10. 　前記アルミニウム電極層（２）の一部の上に設けられ、前記銅電極層（５）に接する樹脂膜（４）をさらに備える、請求項１から９のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  11. 　前記アルミニウム電極層（２）は０．５μｍ以上５μｍ以下の厚みを有する、請求項１から１０のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  12. 　前記アルミニウム電極層（２）と前記銅電極層（５）との界面は、０．１μｍ以上０．５μｍ以下の凹凸を有している、請求項１から１１のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  13. 　前記銅電極層（５）のうち少なくとも前記アルミニウム電極層（２）上の部分は、０．１μｍ以上０．５μｍ以下の平均結晶粒を有する、請求項１から１２のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  14. 　前記銅電極層（５）は１μｍ以上３０μｍ以下の厚みを有する、請求項１から１３のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  15. 　前記銅電極層（５）は、前記アルミニウム電極層（２）に接する第１の層（５ａ）と、前記第１の層（５ａ）上に配置された第２の層（５ｂ）とを有し、前記第２の層（５ｂ）の平均粒径は前記第１の層（５ａ）の平均粒径よりも小さい、請求項１から１４のいずれか１項に記載の電力用半導体装置（１０２）。
  16. 　前記素子基板（１）のうち半導体からなる部分は、１００μｍ以下の厚みを有する、請求項１から１５のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  17. 　前記素子基板（１）は炭化珪素基板を含む、請求項１から１６のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
  18. 　絶縁板（２１０）と、前記絶縁板（２１０）上の導体板（２１２）とを有する絶縁基板（２００）と、
    　前記導体板（２１２）を前記素子基板（１）へ接合する第１の焼結金属層（１０）と、
    　リード電極（１４）と、
    　前記リード電極（１４）を前記銅電極層（５）へ接合する第２の焼結金属層（１３）と、
    をさらに備える、請求項１から１７のいずれか１項に記載の電力用半導体装置（５０１）。
  19. 　絶縁板（２１０）と、前記絶縁板（２１０）上の導体板（２１２）とを有する絶縁基板（２００）と、
    　前記導体板（２１２）を前記素子基板（１）へ接合する焼結金属層（１０）と、
    　前記銅電極層（５）上に接合されたボンディングワイヤ（１５）と、
    をさらに備える、請求項１から１８のいずれか１項に記載の電力用半導体装置（５０２）。
  20. 　前記テーパ領域（３）はめっき膜からなる、請求項１から１９のいずれか１項に記載の電力用半導体装置（１０１～１１０，５０１，５０２）。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09324298A (ja) * 1996-06-03 1997-12-16 Sankyo Mekki Kogyo:Kk Ａｌ又はＡｌ合金の表面処理方法
JP2005019829A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置
JP2005033131A (ja) * 2003-07-11 2005-02-03 Denso Corp 半導体装置
JP2006114827A (ja) * 2004-10-18 2006-04-27 Denso Corp 半導体装置
JP2009054961A (ja) * 2007-08-29 2009-03-12 Rohm Co Ltd 半導体装置
JP2009177104A (ja) * 2007-02-20 2009-08-06 Nec Electronics Corp 半導体装置
JP2013098203A (ja) * 2011-10-28 2013-05-20 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
WO2016143557A1 (ja) * 2015-03-10 2016-09-15 三菱電機株式会社 パワー半導体装置
JP2017228660A (ja) * 2016-06-22 2017-12-28 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2018037736A1 (ja) * 2016-08-22 2018-03-01 三菱電機株式会社 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09324298A (ja) * 1996-06-03 1997-12-16 Sankyo Mekki Kogyo:Kk Ａｌ又はＡｌ合金の表面処理方法
JP2005019829A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置
JP2005033131A (ja) * 2003-07-11 2005-02-03 Denso Corp 半導体装置
JP2006114827A (ja) * 2004-10-18 2006-04-27 Denso Corp 半導体装置
JP2009177104A (ja) * 2007-02-20 2009-08-06 Nec Electronics Corp 半導体装置
JP2009054961A (ja) * 2007-08-29 2009-03-12 Rohm Co Ltd 半導体装置
JP2013098203A (ja) * 2011-10-28 2013-05-20 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
WO2016143557A1 (ja) * 2015-03-10 2016-09-15 三菱電機株式会社 パワー半導体装置
JP2017228660A (ja) * 2016-06-22 2017-12-28 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2018037736A1 (ja) * 2016-08-22 2018-03-01 三菱電機株式会社 半導体装置

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