JP2017059720A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の特性劣化を抑制し、良好な特性を有する半導体装置を提供する。
【解決手段】半導体装置のソース電極８は、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４が順に積層された構造を有する、または、半導体装置のソース電極８は、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４が順に積層された構造を有する。また、半導体装置の第２の保護膜１７は、ポリアミド膜である。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる（例えば、下記非特許文献２参照）。
このような炭化珪素を用いた高耐圧半導体装置では発生損失が少なくなった分、インバータで使われる際、キャリア周波数を従来のシリコンを用いた半導体装置よりも１桁高い周波数で適用される。半導体装置を高い周波数で適用するとチップへの発熱温度が高くなり、半導体装置への信頼性に影響する。特に、基板おもて面側のおもて面電極には、おもて面電極の電位を外部に取り出す配線材としてボンディングワイヤが接合されており、半導体装置を高温度で使用すると、おもて面電極とボンディングワイヤとの密着が低下し信頼性に影響を及ぼす。
また、おもて面電極の電位を外部に取り出す別の配線材として、ワイヤボンディング以外の板状導体部材を用いた技術がある（例えば、下記特許文献１参照）。
また、おもて面電極にピン電極を半田で接合する従来の炭化珪素半導体装置がある。図３は、従来の炭化珪素半導体装置の構成を示す断面図である。ｎ+型炭化珪素基板１の表面にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の表面に複数のｐ+型領域１０が設けられる。ｐ+型領域１０の表面にｐ型炭化珪素エピタキシャル層１１が設けられる。ｐ+型領域１０が設けられていないｎ型炭化珪素エピタキシャル層２上のｐ型炭化珪素エピタキシャル層１１にｎ型ウェル領域１２が設けられる。ｐ型炭化珪素エピタキシャル層１１の表面には、ｎ+型ソース領域４とｐ++型コンタクト領域５が設けられる。
ｐ型炭化珪素エピタキシャル層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた表面にゲート絶縁膜６を介して、ゲート電極７が設けられ、ゲート電極７の上部には層間絶縁膜１３として、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１４が選択的に設けられている。ｎ+型ソース領域４とｐ++型コンタクト領域５との表面に、ソース電極８が設けられる。ソース電極８は、例えば、第１Ｔｉ膜２１とＡｌ−Ｓｉ膜２４の２層構造である。ソース電極８の上部には、保護膜１５が選択的に設けられ、保護膜１５が設けられていない部分にめっき膜１６が設けられる。
めっき膜１６と保護膜１５とが隣接する部分を覆うように第２の保護膜１７が設けられる。めっき膜１６部分に外部信号と接続されるピン状電極１８を接続する半田１９が設けられる。ｎ+型炭化珪素基板１の裏面側にはドレイン電極９が設けられる。
図３の構造のＭＯＳＦＥＴにおいて、ソース電極８に対しドレイン電極９に正の電圧が印加された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、ｐ型炭化珪素エピタキシャル層１１とｎ型ウェル領域１２とのｐｎ接合が逆バイアスされた状態であり、活性領域の耐圧が確保されて電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加するとゲート電極７直下のｐ型炭化珪素エピタキシャル層１１表面には反転層が形成されることにより電流が流れるため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。
特開２０１４−９９４４４号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、従来構造では、ソース電極８を第１Ｔｉ膜２１とＡｌ−Ｓｉ膜２４の２層構造としていたため、チタンとアルミニウムが合金化して、水素（Ｈ）を吸蔵する金属である第１Ｔｉ膜２１がなくなり、外部からの水素イオンの悪影響によりしきい値電圧が変動する虞がある。
この発明は、特性変動を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、前記第１導電型ワイドバンドギャップ半導体基板のおもて面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型半導体領域と、前記第１導電型ワイドバンドギャップ半導体堆積層および前記第２導電型半導体領域の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる第２導電型ワイドバンドギャップ半導体層と、前記第２導電型ワイドバンドギャップ半導体層内の前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に設けられた第１の第１導電型領域と、前記第２導電型ワイドバンドギャップ半導体層内に選択的に設けられた第２の第１導電型領域と、前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極と、前記ゲート電極を覆う層間絶縁膜と、前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、前記ソース電極上に、選択的に設けられためっき膜と、前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極と、を備え、前記ソース電極は、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜が順に積層された構造を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ソース電極は、ＴｉＮ膜、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜が順に積層された構造を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記アルミニウムを含む金属膜は、Ａｌ−Ｓｉ膜、Ａｌ−Ｃｕ膜またはＡｌ−Ｓｉ−Ｃｕ膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ソース電極上に選択的に設けられた保護膜と、前記めっき膜および前記保護膜が接する部分を覆う第２の保護膜と、をさらに備え、前記第２の保護膜は、ポリアミド膜であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板のおもて面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第２導電型半導体領域を選択的に形成する工程と、前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型ワイドバンドギャップ半導体層を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の内部の、前記第１導電型ワイドバンドギャップ半導体堆積層上に第１の第１導電型領域を選択的に形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の内部に第２の第１導電型領域を選択的に形成する工程と、前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極を形成する工程と、前記ゲート電極を覆う層間絶縁膜を形成する工程と、前記第１導電型ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、前記ソース電極上に、選択的にめっき膜を形成する工程と、前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極を形成する工程と、を含み、前記ソース電極を形成する工程は、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜を順に積層することを特徴とする。
上述した発明によれば、ソース電極において、第１Ｔｉ膜とＡｌ−Ｓｉ膜との間に第２ＴｉＮ膜を設けることで、第１Ｔｉ膜とＡｌ−Ｓｉ膜が合金化して、第１Ｔｉ膜が薄くなることを抑制でき、第１Ｔｉ膜により水素イオンの層間絶縁膜への侵入を抑制できる。このため、低い電流領域で半導体素子のしきい値が変動することを防止できる。また、第２ＴｉＮ膜とＡｌ−Ｓｉ膜との間に、第２Ｔｉ膜を設けることで、ソース電極の密着性を向上できる。
また、ソース電極に、第１ＴｉＮ膜を炭化珪素半導体基体と第１Ｔｉ膜との間にさらに積層することで、熱処理において、ニッケルが拡散して層間絶縁膜に入ることを防止できる。このため、半導体装置のしきい値が変動することを防止できる。
また、第２の保護膜をポリアミド膜にすることにより、めっき膜（またはめっき膜と保護膜との間に露出するソース電極）との密着性が向上し、半田が炭化珪素半導体基体側に侵入することを抑制できる。このため、半導体装置の特性が劣化し、信頼性が低下することを抑制できる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、特性変動が抑制され、信頼性の高い半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 従来の炭化珪素半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１には、活性領域の状態を図示する。
図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型ワイドバンドギャップ半導体基板）１の第１主面（おもて面）にｎ型炭化珪素エピタキシャル層（第１導電型ワイドバンドギャップ半導体堆積層）２が堆積されている。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。
炭化珪素半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐベース層として機能するｐ+型領域（第２導電型半導体領域）１０が選択的に設けられている。
ｎ型炭化珪素エピタキシャル層２およびｐ+型領域１０の表面には、ｐ型炭化珪素エピタキシャル層１１（第２導電型ワイドバンドギャップ半導体層）が堆積されている。また、ｐ型炭化珪素エピタキシャル層１１の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型炭化珪素エピタキシャル層１１を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型ウェル領域１２（第１の第１導電型領域）が設けられている。ｎ型ウェル領域１２は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。
ｐ型炭化珪素エピタキシャル層１１の内部の、深さ方向にｐ+型領域１０に対向する部分に、ｎ型ウェル領域１２と離して、ｎ+型ソース領域４（第２の第１導電型領域）が選択的に設けられている。また、ｐ型炭化珪素エピタキシャル層１１内のｎ+型ソース領域４の間にｐ型炭化珪素エピタキシャル層１１より高不純物濃度のｐ++型コンタクト領域５（第２導電型領域）が選択的に設けられている。
ｐ型炭化珪素エピタキシャル層１１の、ｎ+型ソース領域４とｎ型ウェル領域１２とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型ウェル領域１２の表面に設けられていてもよい。
炭化珪素半導体基体のおもて面側に、ゲート電極７を覆うように設けられた層間絶縁膜１３が設けられている。層間絶縁膜１３として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１００が積層されている。
層間絶縁膜１３に開口されたコンタクトホールを介して、ｎ+型ソース領域４およびｐ++型コンタクト領域５に接し、ｎ+型ソース領域４およびｐ++型コンタクト領域５と電気的に接続されるソース電極８が設けられている。
ソース電極８は、第１Ｔｉ（チタン）膜２１、第２ＴｉＮ（窒化チタン）膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４の順で積層されている。Ａｌ−Ｓｉ膜２４は、例えば、１％割合でシリコンを含んだアルミニウム膜である。
第１Ｔｉ膜２１は、外部から侵入またはＡｌ−Ｓｉ膜２４中で発生する水素（Ｈ）原子・水素イオンを吸蔵し、下層の層間絶縁膜１３に達しないように遮蔽する機能を有する。このため、第１Ｔｉ膜２１は、比較的厚く設けられている。水素原子・水素イオン（以下、単に水素イオンとする）とは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。第２ＴｉＮ膜２２は、Ａｌ−Ｓｉ膜２４との合金化により第１Ｔｉ膜２１が消失することを防止する機能を有する。第２Ｔｉ膜２３は、Ａｌ−Ｓｉ膜２４との密着性を向上する機能を有する。
Ａｌ−Ｓｉ膜２４は、Ａｌ−Ｓｉ−Ｃｕ膜またはＡｌ−Ｃｕ膜であってもよい。Ａｌ−Ｓｉ−Ｃｕ膜は、シリコンおよび銅を数％以下含んだアルミニウム膜である。Ａｌ−Ｃｕ膜は、銅を数％以下含んだアルミニウム膜である。ここで、アルミニウム膜にシリコンまたは銅を含ませることにより、アルミニウム膜が腐食することを抑制できる。また、アルミニウム膜にシリコンを含ませることにより硬い膜とすることができ、応力の緩和にも寄与する。
また、炭化珪素半導体基体の裏面には、ドレイン電極９が設けられている。ソース電極８上に保護膜１５が選択的に設けられ、保護膜１５が設けられていないソース電極８上にめっき膜１６が設けられる。保護膜１５は、半導体装置のおもて面を保護する機能を有する。また、保護膜１５は、めっき膜１６を形成する際、めっき膜１６のめっきが外部に流れ出ないようにする機能を有する。また、保護膜１５は、活性領域の周囲を囲むエッジ終端構造部（不図示）を保護する機能を有する。ここで、活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。また、エッジ終端構造部とは、活性領域の周囲を囲むように設けられ、ドリフト層の基板おもて面側の電界を緩和し耐圧を保持する領域である。
また、めっき膜１６と保護膜１５が接する部分を選択的に覆うように第２の保護膜１７が設けられる。第２の保護膜１７は、めっき膜１６と保護膜１５との隙間を覆い、例えば半田１９などが基体側へ侵入することを防止する機能を有する。第２の保護膜１７は、半田１９を形成する際のマスクとして機能する。また、第２の保護膜１７は、保護膜１５の全面を覆ってもよい。また、めっき膜１６部分に半田１９を介して接続された、ソース電極８の電位を外部に取り出す配線材であるピン状電極１８が設けられる。ピン状電極１８は、針状の形状を有し、ソース電極８に直立した状態で接合される。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば、１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０19ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２をエピタキシャル成長させる。
次に、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、ｐ+型領域１０が形成される。次に、ｐ+型領域１０を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐ型炭化珪素エピタキシャル層１１を、例えば０．５μｍの厚さでエピタキシャル成長させる。このとき、例えば、ｐ型炭化珪素エピタキシャル層１１の不純物濃度が２．０×１０16ｃｍ-3となるようにエピタキシャル成長させてもよい。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物、例えば窒素をイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｎ+型ソース領域４が形成される。次に、ｎ+型ソース領域４を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｐ++型コンタクト領域５が形成される。次に、ｐ++型コンタクト領域５を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｐ型炭化珪素エピタキシャル層１１の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物、例えば窒素をイオン注入する。それによって、ｐ型炭化珪素エピタキシャル層１１の表面領域の一部に、ｎ型ウェル領域１２が形成される。次に、ｎ型ウェル領域１２を形成するためのイオン注入時に用いたマスクを除去する。
次に、ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｎ型ウェル領域１２を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。
ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｎ型ウェル領域１２を形成する順
序は種々変更可能である。
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を１００ｎｍの厚さで形成する。この熱酸化は、酸素（Ｏ2）と水素（Ｈ2）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型炭化珪素エピタキシャル層１１およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。
次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型炭化珪素エピタキシャル層１１のｎ+型ソース領域４とｎ型ウェル領域１２に挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域１２上に多結晶シリコン層を残してもよい。
次に、ゲート電極７を覆うように、層間絶縁膜１３として、ＢＰＳＧ膜１００を形成する。例えば、ボロンリンガラス（ＢＰＳＧ）を１．０μｍの厚さで成膜する。次に、ＢＰＳＧ膜１００の平担化を行うためにリフロー処理を行う。
次に、層間絶縁膜１３をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ+型ソース領域４およびｐ++型コンタクト領域５を露出させる。
次に、炭化珪素半導体基体のおもて面側に、例えばスパッタ法でニッケル膜を形成する。次に、シンタリング（熱処理）により炭化珪素半導体部（ｎ+ソース領域４およびｐ++型コンタクト領域５）とニッケル膜とを反応させてニッケルシリサイド膜を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。
次に、ソース電極８として、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４を形成する。例えば、スパッタ法により第１Ｔｉ膜２１を形成して、第１Ｔｉ膜２１上部へスパッタ法により、第２ＴｉＮ膜２２を形成する。次に、第２ＴｉＮ膜２２上部へスパッタ法により、第２Ｔｉ膜２３を形成する。次に、第２Ｔｉ膜２３上部へＡｌ−Ｓｉ膜２４をスパッタ法により形成する。Ａｌ−Ｓｉ膜２４の代わりに、Ａｌ−Ｓｉ−Ｃｕ膜またはＡｌ−Ｃｕ膜を形成してもよい。ここで、上部とは、ｎ+型炭化珪素基板１からｎ型炭化珪素エピタキシャル層２への方向を上としたときの上の部分である。
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、ドレイン電極９として、例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１とドレイン電極９とのオーミック接合を形成する。
次に、ニッケル膜の表面に、ドレイン電極９として例えばチタン、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、炭化珪素半導体基体のおもて面側の、ソース電極８上に選択的に保護膜１５を形成する。
次に、保護膜１５をマスクとして用いて、ソース電極８上の保護膜１５がない部分に、選択的にめっき膜１６を形成する。これにより、めっき膜１６は、めっきがエッジ終端構造部に流れることなくソース電極８上に形成される。次に、例えば、イミド結合を含む高分子樹脂であるポリイミド膜等を用いて、めっき膜１６と保護膜１５とが隣接する部分を覆うように第２の保護膜１７を選択的に形成する。
次に、保護膜１５および第２の保護膜１７を半田付け時のマスクとして用いて、めっき膜１６に半田１９を形成し、めっき膜に半田を介して接続されたピン状電極１８を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、ソース電極において、第１Ｔｉ膜とＡｌ−Ｓｉ膜との間に第２ＴｉＮ膜を設けることで、第１Ｔｉ膜とＡｌ−Ｓｉ膜が合金化して、第１Ｔｉ膜が薄くなることを抑制でき、第１Ｔｉ膜により水素イオンの層間絶縁膜への侵入を抑制できる。このため、低い電流領域で半導体素子のしきい値電圧が変動することを防止できる。また、第２ＴｉＮ膜とＡｌ−Ｓｉ膜との間に、第２Ｔｉ膜を設けることで、ソース電極の密着性を向上できる。
（実施の形態２）
図２は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、ソース電極８に、第１ＴｉＮ膜２０を炭化珪素半導体基体と第１Ｔｉ膜２１との間にさらに積層して、５層構造にしたことである。
ソース電極８は、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４の順で積層されている。Ａｌ−Ｓｉ膜２４は、Ａｌ−Ｓｉ−Ｃｕ膜またはＡｌ−Ｃｕ膜であってもよい。
第１ＴｉＮ膜２０は、ニッケルシリサイド膜を形成するための熱処理で、ニッケル（Ｎｉ）が層間絶縁膜１３内に拡散することを防止する。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、コンタクトホールを形成する工程までを順に行う。
次に、例えばスパッタ法により、ソース電極８として第１ＴｉＮ膜２０を形成する。第１ＴｉＮ膜２０を選択的に除去して、再度、コンタクトホールにｎ+ソース領域４およびｐ++型コンタクト領域５を露出させる。次に、例えばスパッタ法により、コンタクトホールに露出する炭化珪素半導体部（ｎ+ソース領域４およびｐ++型コンタクト領域５）に接するニッケル膜（不図示）を形成する。次に、熱処理により炭化珪素半導体部とニッケル膜とを反応させてニッケルシリサイド膜を形成し、炭化珪素半導体部とオーミックコンタクトを形成する。このとき、層間絶縁膜１３とニッケル膜との間に第１ＴｉＮ膜２０が配置されていることで、ニッケル膜のニッケル原子が層間絶縁膜１３内に拡散することを防止することができる。ニッケル膜の、第１ＴｉＮ膜２０上の部分は、残したままでもよいし、除去してもよい。
次に、実施の形態１と同様の処理を行い、ソース電極８として、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜２３、Ａｌ−Ｓｉ膜２４を順に形成する。
その後、実施の形態１と同様に、ドレイン電極９の形成工程以降の工程を順に行うことで、図２に示したＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、実施の形態１にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法と同様の効果を得ることができる。
また、実施の形態２にかかる半導体装置および半導体装置の製造方法によれば、ソース電極に、第１ＴｉＮ膜を炭化珪素半導体基体と第１Ｔｉ膜との間にさらに積層することで、オーミックコンタクトを形成するための熱処理において、ニッケル膜のニッケル原子が拡散して層間絶縁膜に入ることを防止できる。このため、半導体装置のしきい値が変動することを防止できる。
（実施の形態３）
実施の形態３にかかる炭化珪素半導体装置の構成は、実施の形態１にかかる炭化珪素半導体装置の構成と同じであるため、図示を省略する。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、第２の保護膜１７がポリアミド膜であることである。ポリアミド膜は、分子中にアミド結合をもつ合成高分子材料であり、ポリイミド膜より、密着性が高いという特徴を有する。
また、ポリアミド膜は、ポリイミド膜と同様に、少なくともめっき膜１６と保護膜１５とソース電極８がお互いに接する３重点部分を覆う。３重点部分を覆う膜がポリアミド膜であることにより、めっき膜（またはめっき膜と保護膜との間に露出するソース電極）との密着性が向上する。また、第２の保護膜１７は、保護膜１５の全面を覆ってもよい。これにより、めっき膜（またはめっき膜と保護膜との間に露出するソース電極）との密着性がさらに向上する。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、実施の形態１と同様に、ｎ型炭化珪素エピタキシャル層２を形成する工程から、めっき膜１６を形成する工程までを順に行う。
次に、ポリアミド膜を用いて、めっき膜１６と保護膜１５とが隣接する部分を覆うように第２の保護膜１７を選択的に形成する。
その後、実施の形態１と同様に、ピン状電極１８の形成工程を行うことで、実施の形態３にかかる炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態３にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、実施の形態１にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法と同様の効果を得ることができる。
また、実施の形態３にかかる半導体装置および半導体装置の製造方法によれば、第２の保護膜をポリアミド膜にすることにより、めっき膜（またはめっき膜と第１の保護膜との間に露出するソース電極）との密着性が向上し、半田が炭化珪素半導体基体側に侵入することを抑制できる。このため、半導体装置の特性が劣化し、信頼性が低下することを抑制できる。
また、実施の形態３では、実施の形態１にかかる炭化珪素半導体装置の第２の保護膜１７をポリアミド膜にしたが、実施の形態２にかかる炭化珪素半導体装置の第２の保護膜１７をポリアミド膜にすることもできる。この場合、実施の形態２にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法と同様の効果を得ることができる。
また、本発明の実施の形態では、ＭＯＳＦＥＴを例に説明したが、これに限らず、ＩＧＢＴなどのＭＯＳ型半導体装置や、層間絶縁膜の段差により素子構造に応力集中が生じる構成の半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、おもて面電極の電位を外部に取り出す配線材としてピン状電極を用いた炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
４ ｎ+型ソース領域
５ ｐ++型コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ｐ+型領域
１１ ｐ型炭化珪素エピタキシャル層
１２ ｎ型ウェル領域
１３ 層間絶縁膜
１４ ＰＳＧ膜
１５ 保護膜
１６ めっき膜
１７ 第２の保護膜
１８ ピン状電極
１９ 半田
２０ 第１ＴｉＮ膜
２１ 第１Ｔｉ膜
２２ 第２ＴｉＮ膜
２３ 第２Ｔｉ膜
２４ Ａｌ−Ｓｉ膜
１００ ＢＰＳＧ膜

Claims (5)

  1. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、
    前記第１導電型ワイドバンドギャップ半導体基板のおもて面に堆積された、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の、前記第１導電型ワイドバンドギャップ半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型半導体領域と、
    前記第１導電型ワイドバンドギャップ半導体堆積層および前記第２導電型半導体領域の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる第２導電型ワイドバンドギャップ半導体層と、
    前記第２導電型ワイドバンドギャップ半導体層内の前記第１導電型ワイドバンドギャップ半導体堆積層上に選択的に設けられた第１の第１導電型領域と、
    前記第２導電型ワイドバンドギャップ半導体層内に選択的に設けられた第２の第１導電型領域と、
    前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
    前記ソース電極上に、選択的に設けられためっき膜と、
    前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極と、
    を備え、
    前記ソース電極は、少なくとも、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜が順に積層された構造を有する、
    ことを特徴とする半導体装置。
  2. 前記ソース電極は、ＴｉＮ膜、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜が順に積層された構造を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記アルミニウムを含む金属膜は、Ａｌ−Ｓｉ膜、Ａｌ−Ｃｕ膜またはＡｌ−Ｓｉ−Ｃｕ膜であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ソース電極上に選択的に設けられた保護膜と、
    前記めっき膜および前記保護膜が接する部分を覆う第２の保護膜と、
    をさらに備え、
    前記第２の保護膜は、ポリアミド膜であることを特徴とする請求項１から３のいずれか一つに記載の半導体装置。
  5. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板のおもて面に、前記第１導電型ワイドバンドギャップ半導体基板よりも不純物濃度の低い第１導電型ワイドバンドギャップ半導体堆積層を形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面層に、第２導電型半導体領域を選択的に形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体堆積層の表面に、シリコンよりもバンドギャップが広い半導体からなる、第２導電型ワイドバンドギャップ半導体層を形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層の内部の、前記第１導電型ワイドバンドギャップ半導体堆積層上に第１の第１導電型領域を選択的に形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層の内部に第２の第１導電型領域を選択的に形成する工程と、
    前記第２の第１導電型領域および前記第１の第１導電型領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第２導電型ワイドバンドギャップ半導体層および前記第２の第１導電型領域に接するソース電極を形成する工程と、
    前記ゲート電極を覆う層間絶縁膜を形成する工程と、
    前記第１導電型ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、
    前記ソース電極上に、選択的にめっき膜を形成する工程と、
    前記めっき膜に半田を介して接続された、外部信号をとり出すピン状電極を形成する工程と、
    を含み、
    前記ソース電極を形成する工程は、Ｔｉ膜、ＴｉＮ膜、Ｔｉ膜、アルミニウムを含む金属膜を順に積層する、
    ことを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071312A (ja) * 2017-10-05 2019-05-09 富士電機株式会社 半導体装置
WO2019198167A1 (ja) * 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法及び半導体装置
WO2019198168A1 (ja) * 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法および半導体装置
JP2020047676A (ja) * 2018-09-14 2020-03-26 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11145724B2 (en) 2017-09-05 2021-10-12 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US11245013B2 (en) 2017-09-05 2022-02-08 Fuji Electric Co., Ltd. Silicon carbide semiconductor device having a step film formed between a plating film and a first electrode

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182032A (ja) * 2017-04-11 2018-11-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019016668A (ja) * 2017-07-05 2019-01-31 三菱電機株式会社 炭化珪素半導体装置並びにその製造方法及び電力変換装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07292474A (ja) * 1994-04-22 1995-11-07 Ulvac Japan Ltd 薄膜製造方法
US6410986B1 (en) * 1998-12-22 2002-06-25 Agere Systems Guardian Corp. Multi-layered titanium nitride barrier structure
JP2002237493A (ja) * 1994-02-21 2002-08-23 Toshiba Corp 半導体装置の製造方法
JP2010034306A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp 半導体装置
WO2010143376A1 (ja) * 2009-06-09 2010-12-16 パナソニック株式会社 半導体装置およびその製造方法
JP2011023757A (ja) * 2002-10-18 2011-02-03 National Institute Of Advanced Industrial Science & Technology 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
JP2013191716A (ja) * 2012-03-14 2013-09-26 Hitachi Ltd ＳｉＣ素子搭載パワー半導体モジュール
JP2014160779A (ja) * 2013-02-20 2014-09-04 Toyota Motor Corp 半導体装置
JP2014187128A (ja) * 2013-03-22 2014-10-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015109474A (ja) * 2010-11-25 2015-06-11 三菱電機株式会社 炭化珪素半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3294041B2 (ja) 1994-02-21 2002-06-17 株式会社東芝 半導体装置
US6069047A (en) * 1998-09-29 2000-05-30 Wanlass; Frank M. Method of making damascene completely self aligned ultra short channel MOS transistor
US7064056B2 (en) * 2003-06-13 2006-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion
US7229918B2 (en) * 2005-02-14 2007-06-12 Infineon Technologies Ag Nitrogen rich barrier layers and methods of fabrication thereof
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
JP2014099444A (ja) 2012-11-13 2014-05-29 Renesas Electronics Corp 半導体装置
CN105009295B (zh) * 2013-03-29 2017-10-10 富士电机株式会社 半导体装置及半导体装置的制造方法
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
JP6387791B2 (ja) * 2014-10-29 2018-09-12 富士電機株式会社 半導体装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237493A (ja) * 1994-02-21 2002-08-23 Toshiba Corp 半導体装置の製造方法
JPH07292474A (ja) * 1994-04-22 1995-11-07 Ulvac Japan Ltd 薄膜製造方法
US6410986B1 (en) * 1998-12-22 2002-06-25 Agere Systems Guardian Corp. Multi-layered titanium nitride barrier structure
JP2011023757A (ja) * 2002-10-18 2011-02-03 National Institute Of Advanced Industrial Science & Technology 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2010034306A (ja) * 2008-07-29 2010-02-12 Mitsubishi Electric Corp 半導体装置
WO2010143376A1 (ja) * 2009-06-09 2010-12-16 パナソニック株式会社 半導体装置およびその製造方法
JP2015109474A (ja) * 2010-11-25 2015-06-11 三菱電機株式会社 炭化珪素半導体装置
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
JP2013191716A (ja) * 2012-03-14 2013-09-26 Hitachi Ltd ＳｉＣ素子搭載パワー半導体モジュール
JP2014160779A (ja) * 2013-02-20 2014-09-04 Toyota Motor Corp 半導体装置
JP2014187128A (ja) * 2013-03-22 2014-10-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145724B2 (en) 2017-09-05 2021-10-12 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US11245013B2 (en) 2017-09-05 2022-02-08 Fuji Electric Co., Ltd. Silicon carbide semiconductor device having a step film formed between a plating film and a first electrode
JP2019071312A (ja) * 2017-10-05 2019-05-09 富士電機株式会社 半導体装置
JP6992388B2 (ja) 2017-10-05 2022-01-13 富士電機株式会社 半導体装置
WO2019198167A1 (ja) * 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法及び半導体装置
WO2019198168A1 (ja) * 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法および半導体装置
JPWO2019198168A1 (ja) * 2018-04-11 2020-12-03 新電元工業株式会社 半導体装置の製造方法および半導体装置
US11393911B2 (en) 2018-04-11 2022-07-19 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing semiconductor device and semiconductor device
JP7241737B2 (ja) 2018-04-11 2023-03-17 新電元工業株式会社 半導体装置の製造方法および半導体装置
JP2020047676A (ja) * 2018-09-14 2020-03-26 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7119814B2 (ja) 2018-09-14 2022-08-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

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