JP7241737B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP7241737B2
JP7241737B2 JP2020512987A JP2020512987A JP7241737B2 JP 7241737 B2 JP7241737 B2 JP 7241737B2 JP 2020512987 A JP2020512987 A JP 2020512987A JP 2020512987 A JP2020512987 A JP 2020512987A JP 7241737 B2 JP7241737 B2 JP 7241737B2
Authority
JP
Japan
Prior art keywords
contact metal
metal film
region
contact
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020512987A
Other languages
English (en)
Other versions
JPWO2019198168A1 (ja
Inventor
哲平 高橋
徹人 井上
昭彦 菅井
孝 望月
俊一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of JPWO2019198168A1 publication Critical patent/JPWO2019198168A1/ja
Application granted granted Critical
Publication of JP7241737B2 publication Critical patent/JP7241737B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）の約１０倍の絶縁破壊電界強度を有するため、高耐圧半導体装置の材料として用いられている。
半導体基板（例えばｎ型ＳｉＣ）を用いた半導体装置（例えばＭＯＳＦＥＴ）では、コンタクトメタル膜によって、ドリフト層と電極膜（例えば、アルミニウムとシリコンとを含む合金（Ａｌ－Ｓｉ）またはアルミニウム（Ａｌ））とが、電気的かつ機械的に接続される（例えば、特許文献１参照。）。
特開２０１６－９２０３８号公報
コンタクトメタル膜として窒化チタン（ＴｉＮ）を半導体基板上に成膜し、その後に、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムの電極膜を成膜することで、オーミック接合を形成することが可能であることが、本発明者らにより明らかにされている。しかし、この構造は、ＭＯＳＦＥＴのｎ型のドリフト層に形成されたｐ型不純物の高濃度領域（ＳｉＣ（ｐ＋））と、窒化チタンとの界面で、コンタクト抵抗が高くなるという問題がある。
ドリフト層に形成されたｐ型不純物の高濃度領域と、コンタクトメタル膜との間のコンタクト抵抗は、可能な限り低減されることが望ましい。さもないと、ＭＯＳＦＥＴターンオフ時に高濃度領域の電位が上がることによって、寄生バイポーラトランジスタ動作等を引き起こす可能性が生じる。
例えば、コンタクトメタル膜をニッケル（Ｎｉ）とすると、コンタクト抵抗の低減が期待できる。特許文献１では、炭化珪素の、ｐ型不純物が高濃度に導入された領域と、ニッケルとを接合させる旨の記述がある。しかし、炭化珪素の、ｐ型不純物が高濃度に導入された領域と、ニッケルとの界面をアニールすると、ニッケルシリサイドが形成されることで遊離炭素が発生し、炭化珪素とコンタクトメタル膜との密着性が低下するとの問題がある。また、ｎ型領域と、ｐ型領域とで、異なるコンタクトメタルを使用しようとすると、ｎ型領域に形成されるコンタクトメタルと、ｐ型領域に形成されるコンタクトメタルとを、互いに離間して設けなければならないので、公知のフォトリソグラフィ技術を用いる際のマージンが必要になるために、セルピッチが増大してしまうという問題がある。
本発明は、このような問題に鑑みてなされたものであり、高信頼性の半導体装置およびその製造方法を提供することにある。
本発明の一態様に係る半導体装置は、
炭化珪素からなる半導体基板と、
前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
前記ドリフト層に設けられた第二導電型のウェル領域と、
前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
前記ドリフト層に設けられた絶縁膜と、
前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含んでもよい。
また、本発明の一態様に係る半導体装置の製造方法は、
炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含んでもよい。
本発明の半導体装置および半導体装置の製造方法によれば、高濃度領域におけるコンタクトメタル層の密着性の向上と、コンタクト抵抗の低減とを実現することができる。これにより、高信頼性の半導体装置を提供することができる。
第一の実施形態に係る半導体装置の構成を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示すフロー図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第二の実施形態に係る半導体装置の構成を示す断面図である。 第二の実施形態に係る半導体装置の製造方法を示すフロー図である。 第二の実施形態に係る半導体装置の製造方法を示す断面図である。 第二の実施形態に係る半導体装置の製造方法を示す断面図である。 第二の実施形態に係る半導体装置の製造方法を示す断面図である。 第二の実施形態に係る半導体装置の製造方法を示す断面図である。 第三の実施形態に係る半導体装置の構成を示す断面図である。 第三の実施形態に係る半導体装置の製造方法を示す断面図である。 第三の実施形態に係る半導体装置の製造方法を示す断面図である。 第三の実施形態に係る半導体装置の製造方法を示す断面図である。 第三の実施形態に係る半導体装置の製造方法を示す断面図である。
［第一の実施形態］
以下、図１から図５を参照して、本発明の第一の実施形態について説明する。
（半導体装置の構成）
以下、図１を参照して、本実施形態に係る半導体装置の構成について説明する。本実施形態に係る半導体装置は、プレーナ型のＭＯＳＦＥＴである。なお、本実施形態に係る半導体装置では、複数の半導体素子が互いに隣接して配置されているが、図１では、これら半導体素子のうち１つのみを示している。
なお、本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
図１に示すように、半導体装置１は、半導体基板１１と、ドリフト層１２と、ウェル領域１３と、高濃度領域１４と、ソース領域１５と、絶縁膜１６と、コンタクトメタル層１００と、ソース電極膜１９と、を含む。半導体装置１は、ドレイン電極１７と、ゲート電極１８とを、さらに含む。
半導体基板１１は、炭化珪素（ＳｉＣ）からなり、ｎ型（第一導電型）の不純物が導入されている。半導体基板１１は、ｎ＋型の炭化珪素単結晶基板である。半導体基板１１は、例えば、（０００１）面のｎ型４Ｈ－ＳｉＣ基板である。
ドリフト層１２は、炭化珪素からなり、半導体基板１１の一方の主面Ｆ１に形成されている。ドリフト層１２には、半導体基板１１よりも低濃度にｎ型不純物が導入されている。
ドレイン電極１７は、半導体基板１１の他方の主面Ｆ２に形成されている。ドレイン電極１７と半導体基板１１とは、オーミック性接触をなしている。ドレイン電極１７は、例えば窒化チタンで形成されてよい。
ウェル領域１３は、ドリフト層１２のうち半導体基板１１と反対側の表面の一部に形成されている。ウェル領域１３には、ｐ型（第二導電型）の不純物が導入されている。
高濃度領域１４は、ウェル領域１３の表面の一部に形成されている。高濃度領域１４には、ｐ型の不純物が、ウェル領域１３よりも高濃度に導入されている。これにより、半導体装置１における寄生バイポーラトランジスタ動作を抑制することができる。
ソース領域１５は、ウェル領域１３の表面の一部に形成されている。ソース領域１５には、ｎ型の不純物が、ドリフト層１２よりも高濃度に導入されている。ソース領域１５は、半導体基板１１の一方の主面Ｆ１側から見た平面視（以下、単に「平面視」ということがある。）において、ウェル領域１３によって囲まれている。
ソース領域１５は、本実施形態においては、平面視において高濃度領域１４を取り囲むように環状に形成されている。図１に示すように、本実施形態では、ソース領域１５は、ｎ型不純物が比較的高濃度に導入された平面視環状の第一ソース領域１５ａと、第一ソース領域１５ａの外側においてｎ型不純物が比較的低濃度に導入された第二ソース領域１５ｂと、からなるが、ソース領域１５の構成はこれに限られない。
絶縁膜１６は、絶縁体からなり、ドリフト層１２の表面に形成されている。絶縁膜１６は、第一開口部Ｈ１を有する。第一開口部Ｈ１は、平面視においてソース領域１５の少なくとも一部および高濃度第二導電型領域１４の少なくとも一部が露出するように形成されている。本実施形態では、第一開口部Ｈ１は、第一ソース領域１５ａの一部が露出するように形成されている。
ゲート電極１８は、平面視において、ウェル領域１３のうちソース領域１５の形成されていない領域、および、これを挟んで対向するドリフト層１２のうちウェル領域１３の形成されていない領域ならびにソース領域１５を跨ぐように形成される。さらにゲート電極１８は、前記ドリフト層１２を挟んでウェル領域１３に対向する別のウェル領域（不図示）と、当該別のウェル領域を挟んで対向するソース領域（不図示）とを跨ぐように形成されていても良い。
ゲート電極１８に電圧を印加しない状態（または、負の電圧を印加した状態）で、ソース領域１５とドレイン電極１７との間に順バイアス電圧を印加しても、ソース領域１５とドレイン電極１７との間に電流は流れない。ソース領域１５とドレイン電極１７との間に順バイアス電圧を印加した状態で、ゲート電極１８に正の電圧を印加すると、ウェル領域１３のうちゲート電極１８が対向する領域の表面に、ウェル領域１３とは導電型が反転した反転チャネルが形成されるようになる。その結果、ソース領域１５とドレイン電極１７との間に電流が流れるようになる。すなわち、ゲート電極１８への電圧の印加により、ソース領域１５とドレイン電極１７との間の電流を制御できる。
コンタクトメタル層１００は、第一コンタクトメタル膜１０１と、第二コンタクトメタル膜１０２と、を含む。
第一コンタクトメタル膜１０１は、第一開口部Ｈ１において、ソース領域１５と、高濃度領域１４と、に接触するように形成されている。第一コンタクトメタル膜１０１は、高濃度領域１４の一部が露出するように形成された第二開口部Ｈ２を有する。第一コンタクトメタル膜１０１は、窒化チタンで形成されている。コンタクトメタル膜１０１は、第一開口部Ｈ１において露出したソース領域１５である、第一ソース領域１５ａの一部に接触するように形成されている。また、コンタクトメタル膜１０１は、平面視において環状に形成されたソース領域１５の一部に位置する高濃度領域１４の一部に接触するように形成されている。第二開口部Ｈ２は、高濃度領域１４の中央部が露出するように形成されている。
第二コンタクトメタル膜１０２は、第一コンタクトメタル膜１０１の表面に形成される。第二コンタクトメタル膜１０２は、第二開口部Ｈ２において高濃度領域１４の中央部と接触するように形成されている。第二コンタクトメタル膜１０２は、チタンで形成されている。なお、第二コンタクトメタル膜１０２の表層部に、さらに窒化チタンが形成されていてもよい。
ソース電極膜１９は、コンタクトメタル膜１００の表面に形成される。ソース電極膜１９は、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成されている。ソース電極膜１９により、複数の半導体素子のソース領域１５が互いに接続される。本実施形態では、ソース電極膜１９は、第二コンタクトメタル膜１０２の表面に形成されている。
本実施形態に係る半導体装置１では、コンタクトメタル膜１００（第一コンタクトメタル膜１０１，第二コンタクトメタル膜１０２）の形成に、ニッケルを用いていない。これにより、アニール時に遊離炭素が発生しなくなるため、コンタクトメタル膜１００と炭化珪素（ソース領域１５，高濃度領域１４）との密着性を向上することができる。
本実施形態に係る半導体装置１では、高濃度領域１４の中央部と接触する第二コンタクトメタル膜１０２が、チタンで形成されている。これにより、コンタクトメタル膜１００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル膜１００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置１によれば、高濃度領域１４におけるコンタクトメタル膜１００の密着性の向上と、コンタクト抵抗の低減とを実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置１では、コンタクトメタル膜１００のうち、ソース領域１５と接触する第一コンタクトメタル膜１０１の形成に、チタンを用いていない。これにより、コンタクトメタル膜１００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
また、本実施形態に係る半導体装置１では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜１０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜１０２とが、互いに離間されるのではなく、ソース領域１５の上に重なって形成される。その結果、フォトリソグラフィ工程のためのマージンを低減することができるので、半導体素子のセルピッチを縮小することができる。
（半導体装置の製造方法）
以下、図２から図５を参照して、本実施形態に係る半導体装置１の製造方法について説明する。
図２に示すように、本実施形態に係る半導体装置１の製造方法は、ドリフト層形成工程Ｓ１と、ウェル領域形成工程Ｓ２と、高濃度領域形成工程Ｓ３と、ソース領域形成工程Ｓ４と、絶縁膜形成工程Ｓ５と、第一コンタクトメタル膜形成工程Ｓ６と、第二コンタクトメタル膜形成工程Ｓ７と、ソース電極膜形成工程Ｓ８と、を含む。
以下、図３から図５を用いて、本実施形態に係る半導体装置１の製造方法の各工程を説明する。なお、本実施形態に係る半導体装置１では、複数の半導体素子が互いに隣接して配置されているが、図３から図５では、これら半導体素子のうち１つのみを示している。
（Ｓ１：ドリフト層形成工程）
まず、図３Ａに示すドリフト層形成工程Ｓ１を行う。ドリフト層形成工程Ｓ１では、ｎ＋型炭化珪素単結晶基板の上面に、ｎ－型炭化珪素エピタキシャル層を、化学的気相成長法（ＣＶＤ）により形成する。これにより、炭化珪素からなるｎ型の半導体基板１１の一方の主面Ｆ１に、ｎ－型炭化珪素エピタキシャル層からなるドリフト層１２が形成される。
（Ｓ２：ウェル領域形成工程）
次に、図３Ｂに示すように、ウェル領域形成工程Ｓ２と、高濃度領域形成工程Ｓ３とを順番に行う。ウェル領域形成工程Ｓ２では、まず、ドリフト層１２の表面を清浄化する。次いで、ドリフト層１２の表面に、二酸化珪素（ＳｉＯ２）からなる酸化膜（不図示）を形成する。次いで、公知のフォトリソグラフィ技術を用いて、ｐ型不純物を導入しない箇所のみにレジストパターン（不図示）を形成する。次いで、レジストパターンで保護されない部分の酸化膜を反応性イオンエッチング（ＲＩＥ）によりエッチングして、ウェル領域１３に対応する部分に開口を有するマスク（不図示）を形成する。その後、レジストパターンを除去する。この状態において、ドリフト層１２に、ｐ型不純物（例えば、アルミニウム）を、イオン注入を用いて導入する。ｐ型不純物導入後、マスクを除去する。これにより、ドリフト層１２の一部に露出する、ｐ型のウェル領域１３が形成される。
（Ｓ３：高濃度領域形成工程）
高濃度領域形成工程Ｓ３では、ウェル領域形成工程Ｓ２と同様に、ウェル領域１３のうち高濃度領域１４に対応する部分に開口を有するマスク（不図示）を形成する。この状態において、ウェル領域１３に、ウェル領域１３よりも高濃度のｐ型不純物イオンを、イオン注入を用いて導入する。ｐ型不純物導入後、マスクを除去する。これにより、ドリフト層１２の表面に露出し、かつ、ウェル領域１３よりも不純物濃度が高い、ｐ型の高濃度領域１４が形成される。高濃度領域１４は、例えばソース領域形成工程Ｓ４と、絶縁膜形成工程Ｓ５との間に形成されても良い。
（Ｓ４：ソース領域形成工程）
次に、図３Ｃに示すソース領域形成工程Ｓ４を行う。ソース領域形成工程Ｓ４では、まず、ウェル領域形成工程Ｓ２と同様に、第一ソース領域１５ａに対応する部分に開口を有するマスク（不図示）を形成する。この状態において、ドリフト層１２のうちウェル領域１３の一部に、ｎ型不純物（例えば、リン（Ｐ）または窒素（Ｎ））を、イオン注入を用いて導入する。ｎ型不純物導入後、マスクを除去する。これにより、ウェル領域１３の表面の一部に露出する、第一ソース領域１５ａが形成される。また、第二ソース領域１５ｂについても、同様の手順でウェル領域１３の表面の一部に形成される。
ウェル領域形成工程Ｓ２、高濃度領域形成工程Ｓ３、およびソース領域形成工程Ｓ４で、イオン注入による不純物を導入した後には、注入した不純物を活性化させるため、例えば１６５０℃～１８００℃でアニールを行う。
（Ｓ５：絶縁膜形成工程）
次に、図４Ａ～Ｃに示す絶縁膜形成工程Ｓ５を行う。絶縁膜形成工程Ｓ５では、まず、図４Ａに示すように、ドリフト層１２の表面に、酸化膜１６ａを形成する。次いで、酸化膜１６ａの上に、ポリシリコン膜を化学的気相成長法により形成する。ポリシリコン膜形成後、ポリシリコン膜にｎ型不純物（例えばリン）を導入する。不純物導入後、公知のフォトリソグラフィ技術を用いて、ゲート電極１８に対応する部分を保護するレジストパターン（不図示）を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図４Ｂに示すように、ゲート電極１８が形成される。次いで、ゲート電極１８を覆うように、二酸化珪素を化学的気相成長法により成膜し、酸化膜１６ｂ（図４Ｃ参照）を形成する。その後、公知のフォトリソグラフィ技術を用いて、開口部Ｈ１に対応する部分に開口を有するレジストパターン（不図示）を形成する。その後、酸化膜１６ａ，１６ｂのうち、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図４Ｃに示すように、酸化膜１６ａ，１６ｂからなり、平面視において、高濃度領域１４と、ソース領域１５の少なくとも一部と、が露出するように形成された第一開口部Ｈ１を有する絶縁膜１６が、ドリフト層１２の表面に形成される。
（Ｓ６：第一コンタクトメタル膜形成工程）
次に、図５Ａに示す第一コンタクトメタル膜形成工程Ｓ６を行う。第一コンタクトメタル膜形成工程Ｓ６では、まず、窒素（Ｎ２）とアルゴン（Ａｒ）との混合雰囲気または窒素（Ｎ２）雰囲気下、例えば基板温度１５０℃～３５０℃において、スパッタリングにより、絶縁膜１６の表面に窒化チタンを成膜する。次いで、公知のフォトリソグラフィ技術を用いて、第二開口部Ｈ２に対応する開口部を有し、第一コンタクトメタル膜１０１に対応する部分を保護するレジストパターン（不図示）を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。第一コンタクトメタル膜形成工程Ｓ６では、例えば半導体基板１１の他方の主面Ｆ２にも窒化チタンを成膜してもよい。
次いで、アニールを行う。アニール温度は、たとえば８００～１０００℃が好ましく、９５０℃がより好ましい。１０５０℃以上になると、窒素原子が、コンタクトメタル１０１を形成する窒化チタンからｐ型炭化珪素へと拡散するとされていることから、ｐ型炭化珪素部分の接触抵抗が増大するため、好ましくない。アニールの雰囲気は、窒素、アルゴン等の不活性ガス、またはこれらの混合ガスが好ましい。これにより、高濃度領域１４の一部が露出する第二開口部Ｈ２に対応するパターンを有する第一コンタクトメタル膜１０１が、第一開口部Ｈ１において、ソース領域１５と、高濃度領域１４と、に接触するように形成される。同時に、半導体基板１１の他方の主面Ｆ２に、半導体基板１１を介してドリフト層１２とオーミックに接続されるドレイン電極１７が形成される。
なお、本実施形態では、第一コンタクトメタル膜形成工程Ｓ６においてドレイン電極１７を形成したが、別途工程を設けて形成してもよい。
コンタクトメタルにニッケルを用いた場合には、アニール時に界面でニッケルシリサイドが形成されて遊離炭素が発生し、その結果、炭化珪素とコンタクトメタル膜との密着性が低下する。これに対し、本実施形態では、アニール時に遊離炭素が発生しないため、第一コンタクトメタル膜１０１の密着性を保つことができる。
（Ｓ７：第二コンタクトメタル膜形成工程）
次に、図５Ｂに示す第二コンタクトメタル膜形成工程Ｓ７を行う。第二コンタクトメタル膜形成工程Ｓ７では、まず、スパッタリングまたは電子ビーム蒸着により、第一コンタクトメタル膜１０１および第二開口部Ｈ２において露出する高濃度領域１４の表面にチタンを成膜する。その後、公知のフォトリソグラフィ技術を用いて、第二コンタクトメタル１０２に対応する部分を保護するレジストパターン（不図示）を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。その後、マスクを除去する。次いで、第一コンタクトメタル膜形成工程Ｓ６と同様に、アニールを行う。これにより、第二開口部Ｈ２において高濃度領域１４と接触するように、第二コンタクトメタル膜１０２が第一コンタクトメタル膜１０１の表面に形成される。
なお、アニール雰囲気が窒素を含んでいる場合、第二コンタクトメタル１０２の少なくとも表層部に窒化チタンが形成される。
（Ｓ８：ソース電極膜形成工程）
最後に、図５Ｃに示すソース電極膜形成工程Ｓ８を行う。ソース電極膜形成工程Ｓ８では、スパッタリングにより、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムを、コンタクトメタル層１００の表面に成膜する。これにより、複数の半導体素子のソース領域１５に接続されるソース電極膜１９が、コンタクトメタル層１００の表面に形成される。なお、ソース電極膜１９のうち、ソース領域１５の接続に不要な箇所は、適宜エッチングで除去する。このとき、ドライエッチを用いるようにすれば、コンタクトメタル膜１００のうち、デバイスの周辺部と不要な箇所とを同時に除去することができる。以上により、半導体装置１の製造が完了する。
本実施形態に係る半導体装置１の製造方法では、コンタクトメタル膜１００（第一コンタクトメタル膜１０１，第二コンタクトメタル膜１０２）の形成に、ニッケルを用いていない。これにより、アニール時に遊離炭素が発生しなくなるため、コンタクトメタル層１００と炭化珪素（ソース領域１５，高濃度領域１４）との密着性を向上することができる。
本実施形態に係る半導体装置１の製造方法では、高濃度領域１４の中央部と接触する第二コンタクトメタル膜１０２が、チタンで形成されている。これにより、コンタクトメタル層１００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル層１００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置１の製造方法によれば、高濃度領域１４におけるコンタクトメタル層１００の密着性の向上と、コンタクト抵抗の低減とを実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置１の製造方法では、コンタクトメタル層１００のうち、ソース領域１５と接触する第一コンタクトメタル膜１０１の形成に、チタンを用いていない。これにより、コンタクトメタル層１００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
また、本実施形態に係る半導体装置１では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜１０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜１０２とが互いに離間されるのではなく、ソース領域１５の上に重なって形成される。これにより、フォトリソグラフィ工程のためのマージンを低減することができる。その結果、半導体素子のセルピッチを縮小することができるとともに、製造コストを低減することができる。また、コンタクトメタル１００は、第一コンタクトメタル１０１がソース領域１５の一部にのみ接触し、かつ第二コンタクトメタル１０２が、ソース領域１５の一部と、高濃度領域１４との両方に接触するように形成されていてもよい。
［第二の実施形態］
以下、図６から図９を参照して、本発明の第二の実施形態について説明する。第一の実施形態と共通する部分は、説明を省略する。
（半導体装置の構成）
図６に示すように、本実施形態の半導体装置２は、コンタクトメタル層１００が、高濃度領域１４との接触面に設けられた粒子状のニッケルシリサイド２０５を含有している。コンタクトメタル層１００は炭化チタンを含有してもよい。
本実施形態に係る半導体装置２では、アニール時にニッケルと炭化珪素が反応して発生した遊離炭素が、第二コンタクトメタル膜２０２においてチタンとの反応により炭化チタンとして吸収されているため、コンタクトメタル層２００と炭化珪素（ソース領域１５，高濃度領域１４）との密着性を向上することができる。
本実施形態に係る半導体装置２では、高濃度領域１４の中央部と接触する第二コンタクトメタル膜２０２が、その一部にニッケルシリサイド２０５を有している。これにより、コンタクトメタル層２００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル層２００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置２によれば、高濃度領域１４におけるコンタクトメタル層２００の密着性の向上と、コンタクト抵抗の低減とを実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置２では、少なくとも高濃度領域１４との接触部分の一部にニッケルシリサイド２０５を有する第二コンタクトメタル膜２０２を設けている。これにより、第一の実施形態と比べて、高濃度領域１４とソース電極膜１９との間の抵抗を低減することができる。
また、本実施形態に係る半導体装置２では、コンタクトメタル層２００のうち、ソース領域１５と接触する第一コンタクトメタル膜２０１の形成に、チタンを用いていない。これにより、コンタクトメタル層２００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
また、本実施形態に係る半導体装置２では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜２０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜２０２とが互いに離間されるのではなく、ソース領域１５の上に重なって形成される。その結果、フォトリソグラフィ工程のためのマージンを低減することができるので、半導体素子のセルピッチを縮小することができる。
（半導体装置の製造方法）
以下、図７から図９を参照して、本実施形態に係る半導体装置２の製造方法について説明する。
図７に示すように、本実施形態に係る半導体装置２の製造方法のフローは、第二コンタクトメタル膜形成工程Ｓ７に代えて、第二コンタクトメタル膜２０２の下層部を形成する第二コンタクトメタル膜下層部形成工程Ｓ７ａを含み、第二コンタクトメタル膜下層部形成工程Ｓ７ａとソース電極膜形成工程Ｓ８との間に、第二コンタクトメタル膜２０２の上層部を形成する第二コンタクトメタル膜上層部形成工程Ｓ７ｂを含む点を除き、第一の実施形態と同様に構成される。
（Ｓ６：第一コンタクトメタル膜形成工程）
図８Ａに示すように、第一コンタクトメタル膜形成工程Ｓ６では、第一の実施形態と同様に、第一コンタクトメタル膜２０１が窒化チタンで形成される。
（Ｓ７ａ：第二コンタクトメタル膜下層部形成工程）
図８Ｂに示すように、第二コンタクトメタル膜下層部形成工程Ｓ７では、第一の実施形態と同様に、第二コンタクトメタル膜２０２の下層部がチタンで形成される。ただし、本実施形態では、ここでアニールは行わない。
（Ｓ７ｂ：第二コンタクトメタル膜上層部形成工程）
次に、第二コンタクトメタル膜上層部形成工程Ｓ７ｂを行う。第二コンタクトメタル膜形成上層部工程Ｓ７ｂでは、まず、スパッタリングまたは電子ビーム蒸着により、第二コンタクトメタル膜２０２の下層部であるチタンおよび第二開口部Ｈ２において露出する高濃度領域１４の表面にニッケルを成膜する。その後、公知のフォトリソグラフィ技術を用いて、第二コンタクトメタル２０２に対応する部分を保護するレジストパターン（不図示）を形成してもよい。その後、レジストパターンで保護されない部分を、ウェットエッチングにより除去し、その後、レジストパターンを除去してもよい。その後、マスクを除去してもよい。次いで、第一コンタクトメタル膜形成工程Ｓ６と同様に、アニールを行う。この際、窒化チタンはニッケルおよびチタンと実質的に反応しないが、ニッケルとチタンが混合するとともに、ニッケルはチタン層を突き抜け、高濃度領域１４を構成する炭化珪素と反応してニッケルシリサイド２０５となり（図９Ａ参照）、遊離した炭素はチタンと反応して炭化チタンとなる。特に、少なくとも高濃度領域１４と接触する部分の一部には、ニッケルシリサイド２０５が形成される。また、ニッケルシリサイド２０５に含まれることとなったシリコンは、チタンと混合した部分のニッケルにも拡散し、当該部分のニッケルもニッケルシリサイド２０５となる。これにより、第二開口部Ｈ２において高濃度領域１４と接触するように、第二コンタクトメタル膜２０２が第一コンタクトメタル膜２０１の表面に形成される。
なお、アニール雰囲気が窒素を含んでいる場合、第一の実施形態と同様に、第二コンタクトメタル膜２０２の少なくとも表層部に窒化チタンが形成される。
図９Ｂに示すように、ソース電極膜形成工程Ｓ８では、第一の実施形態と同様に、ソース電極膜１９が、コンタクトメタル層２００の表面に、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成される。以上により、半導体装置２の製造が完了する。
本実施形態に係る半導体装置２では、アニール時にニッケルと炭化珪素が反応して発生した遊離炭素が、第二コンタクトメタル膜２０２においてチタンとの反応により炭化チタンとして吸収されているため、コンタクトメタル層２００と炭化珪素（ソース領域１５，高濃度領域１４）との密着性を向上することができる。
本実施形態に係る半導体装置２の製造方法では、高濃度領域１４の中央部と接触する第二コンタクトメタル膜２０２を、少なくとも高濃度領域１４との接触部分の一部にニッケルシリサイド２０５を有するように形成している。これにより、コンタクトメタル層２００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル層２００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置２の製造方法によれば、高濃度領域１４におけるコンタクトメタル層２００の密着性の向上と、コンタクト抵抗の低減とを実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置２の製造方法では、少なくとも高濃度領域１４との接触部分の一部にニッケルシリサイド２０５を有する第二コンタクトメタル膜２０２を設けている。これにより、第一の実施形態と比べて、高濃度領域１４とソース電極膜１９との間の抵抗を低減することができる。
また、本実施形態に係る半導体装置２の製造方法では、コンタクトメタル層１００のうち、ソース領域１５と接触する第一コンタクトメタル膜２０１の形成に、チタンを用いていない。これにより、コンタクトメタル層２００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
本実施形態に係る半導体装置２では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜２０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜２０２とが、互いに離間されるのではなく、ソース領域１５の上に重なって形成される。その結果、フォトリソグラフィ工程のためのマージンを低減することができるので、半導体素子のセルピッチを縮小することができる。
［第三の実施形態］
以下、図１０から図１２を参照して、本発明の第三の実施形態について説明する。第一および第二の実施形態と共通する部分は、説明を省略する。
（半導体装置の構成）
図１０に示すように、本実施形態の半導体装置３は、コンタクトメタル層１００が、高濃度領域１４との接触面に設けられたニッケルシリサイド層３０５を含有している。コンタクトメタル層１００は炭化チタンを含有してもよい。
本実施形態に係る半導体装置３では、第二開口部Ｈ２のうち第三開口部Ｈ３を除いた平面視環状領域では、ニッケルシリサイドと炭化チタンを含む第二コンタクトメタル膜３０２が、高濃度領域１４と接触している。さらに、第一開口部Ｈ１のうち第二開口部Ｈ２を除いた平面視環状領域では、窒化チタンで形成された第一コンタクトメタル膜３０１が、高濃度領域１４およびソース領域１５と接触している。これらの領域では、アニール時に発生した遊離炭素が炭化チタンとして第二コンタクトメタル膜３０２に吸収されることで、炭化珪素とコンタクトメタル膜３００との密着性が低下しない。
他方、ニッケルシリサイド層３０５が、第三開口部Ｈ３において、炭化珪素で形成された高濃度領域１４と接触している。このため、アニール時に、ニッケルシリサイド層３０５と高濃度領域１４との界面で、遊離炭素が発生する。
しかし、発生した遊離炭素が、前記のような、第一開口部Ｈ１のうち第二開口部Ｈ２を除いた平面視環状領域、に接触する第二コンタクトメタル膜３０２に吸収されることで、炭化珪素とコンタクトメタル膜３００との密着性が低下を防ぐことができる。
さらに、第二コンタクトメタル膜３０２と直接接触していない第三開口部Ｈ３の内側において、アニールを行った後、発生した遊離炭素が、第二コンタクトメタル膜３０２に、完全には吸収されなかったとしても、コンタクトメタル層３００の密着性が低下する部分は、第三開口部Ｈ３の内側に限定される。他方、第一開口部Ｈ１の内側のうち、第三開口部Ｈ３を取り囲む平面視環状領域では、密着性が低下しない。その結果、コンタクトメタル層３００全体としては、炭化珪素（高濃度領域１４，ソース領域１５）との密着性を良好に保つことができる。なお、第二の実施形態と同様に、第二コンタクトメタル膜３０２の少なくとも表層部に、さらに窒化チタンが形成されていてもよい。
本実施形態に係る半導体装置３では、高濃度領域１４の中央部と接触するニッケルシリサイド層３０５が設けられている。これにより、コンタクトメタル層３００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル層３００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置３によれば、高濃度領域１４においてコンタクトメタル層３００の密着性を良好に保つことができ、かつ、コンタクト抵抗の低減を実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置３では、ニッケルシリサイド層３０５が、第三開口部Ｈ３において、炭化珪素で形成された高濃度領域１４と接触している。これにより、第二の実施形態と比べて、高濃度領域１４とソース電極膜１９との間の抵抗を低減することができる。
また、本実施形態に係る半導体装置３では、コンタクトメタル層３００のうち、ソース領域１５と接触する第一コンタクトメタル膜３０１の形成に、チタンを用いていない。これにより、コンタクトメタル層３００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
また、本実施形態に係る半導体装置３では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜３０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜３０２が、互いに離間されるのではなく、ソース領域１５の上に重なって形成される。その結果、フォトリソグラフィ工程のためのマージンを低減することができるので、半導体素子のセルピッチを縮小することができる。
（半導体装置の製造方法）
以下、図１１および図１２を参照して、本実施形態に係る半導体装置３の製造方法について説明する。
（Ｓ６：第一コンタクトメタル膜形成工程）
図１１Ａに示すように、第一コンタクトメタル膜形成工程Ｓ６では、第二の実施形態と同様に、第一コンタクトメタル膜３０１が窒化チタンで形成される。
（Ｓ７：第二コンタクトメタル膜形成工程）
図１１Ｂに示すように、第二コンタクトメタル膜形成工程Ｓ７では、第二コンタクトメタル膜３０２がチタンで形成される。第二コンタクトメタル膜３０２は、高濃度領域１４の一部が露出するように形成された第三開口部Ｈ３を有するように形成される。
図１２Ａに示すように、スパッタリングまたは電子ビーム蒸着により、第二コンタクトメタル膜３０２であるチタンおよび第三開口部Ｈ３において露出する高濃度領域１４の表面にニッケルを成膜する。次いで、アニールを行う。この際、ニッケルは、チタン上ではチタンが混合するとともに、第三開口部Ｈ３において直接、また、第二開口部Ｈ２のうち第三開口部Ｈ３以外の部分においてチタンを突き抜けて、高濃度領域１４を構成する炭化珪素と反応してニッケルシリサイドとなり（ニッケルシリサイド層形成工程）、遊離した炭素はチタンと反応して炭化チタンとなる。また、ニッケルシリサイドに含まれることとなったシリコンは、チタンと混合した部分のニッケルにも拡散し、当該部分のニッケルもニッケルシリサイドとなる。これにより、ニッケルシリサイドと炭化チタンを含む第二コンタクトメタル膜３０２が形成されるとともに、ニッケルシリサイド層３０５が、第三開口部Ｈ３において、高濃度領域１４と接触するように形成される。なお、アニール雰囲気が窒素を含んでいる場合、第一および第二の実施形態と同様に、第二コンタクトメタル膜３０２の少なくとも表層部に窒化チタンが形成される。
図１２Ｂに示すように、ソース電極膜形成工程Ｓ８では、第一および第二の実施形態と同様に、ソース電極膜１９が、コンタクトメタル層３００の表面に、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成される。これにより、半導体装置３が形成される。
本実施形態に係る半導体装置３の製造方法では、第二開口部Ｈ２のうち第三開口部Ｈ３を除いた平面視環状領域では、ニッケルシリサイドと炭化チタンを含む第二コンタクトメタル膜３０２が、高濃度領域１４と接触している。さらに、第一開口部Ｈ１のうち第二開口部Ｈ２を除いた平面視環状領域では、窒化チタンで形成された第一コンタクトメタル膜３０１が、高濃度領域１４およびソース領域１５と接触している。これらの領域では、アニール時に発生した遊離炭素が炭化チタンとして第二コンタクトメタル膜３０２に吸収されることで、炭化珪素とコンタクトメタル膜３００との密着性が低下しない。他方、ニッケルシリサイド層３０５が、第三開口部Ｈ３において、炭化珪素で形成された高濃度領域１４と接触している。このため、アニール時に、ニッケルシリサイド層３０５と高濃度領域１４との界面で、遊離炭素が発生する。
しかし、発生した遊離炭素が、前記のような、第一開口部Ｈ１のうち第二開口部Ｈ２を除いた平面視環状領域、に接触する第二コンタクトメタル膜３０２に吸収されることで、炭化珪素とコンタクトメタル膜３００との密着性が低下を防ぐことができる。
さらに、第二コンタクトメタル膜３０２と直接接触していない第三開口部Ｈ３の内側において、アニールを行った後、発生した遊離炭素が、第二コンタクトメタル膜３０２に、完全には吸収されなかったとしても、コンタクトメタル層３００の密着性が低下する部分は、第三開口部Ｈ３の内側に限定される。他方、第一開口部Ｈ１の内側のうち、第三開口部Ｈ３を取り囲む平面視環状領域では、密着性が低下しない。その結果、コンタクトメタル層３００全体としては、炭化珪素（高濃度領域１４，ソース領域１５）との密着性を良好に保つことができる。
本実施形態に係る半導体装置３の製造方法では、高濃度領域１４の中央部と接触するニッケルシリサイド層３０５が設けられている。これにより、コンタクトメタル層３００をすべて窒化チタンで形成した場合に比べて、ｐ型不純物を含む高濃度領域１４（ＳｉＣ（ｐ＋））とコンタクトメタル層３００との間のコンタクト抵抗を低減することができる。
以上述べたとおり、本実施形態に係る半導体装置３の製造方法によれば、高濃度領域１４においてコンタクトメタル層３００の密着性を良好に保つことができ、かつ、コンタクト抵抗の低減を実現することができる。これにより、高信頼性の半導体装置を提供することができる。
また、本実施形態に係る半導体装置３の製造方法では、ニッケルシリサイド層３０５が、第三開口部Ｈ３において、炭化珪素で形成された高濃度領域１４と接触している。これにより、第二の実施形態と比べて、高濃度領域１４とソース電極膜１９との間の抵抗を低減することができる。
また、本実施形態に係る半導体装置３の製造方法では、コンタクトメタル層３００のうち、ソース領域１５と接触する第一コンタクトメタル膜３０１の形成に、チタンを用いていない。これにより、コンタクトメタル層３００とｎ型不純物を含むソース領域１５との界面でショットキー接合が形成されることがなくなるため、ソース領域１５とソース電極膜１９との間でオーミックコンタクトを形成することができる。
また、本実施形態に係る半導体装置３では、主としてｎ型不純物を含むソース領域１５に対するコンタクトメタル膜３０１と、ｐ型不純物を含む高濃度領域１４に対するコンタクトメタル膜３０２とが、互いに離間されるのではなく、ソース領域１５の上に重なって形成される。これにより、フォトリソグラフィ工程のためのマージンを低減することができる。その結果、半導体素子のセルピッチを縮小することができるとともに、製造コストを低減することができる。
以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。例えば、ソース電極膜１９はアルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成されるとしたが、他の金属等導電性材料を用いることもできる。また、半導体装置１，２，３はプレーナ型のＭＯＳＦＥＴとしたが、ｐ＋型（第二の導電型）炭化珪素単結晶基板を半導体基板１１として用いた、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。また、上記実施形態では、第一導電型はｎ型、第二導電型はｐ型であったが、第一導電型がｐ型、第二導電型がｎ型であってもよい。
また、上記実施形態では、ソース領域１５は平面視においてウェル領域１３によって囲まれ、環状に形成されるとともに、高濃度領域１４に隣接して形成され、平面視において高濃度領域１４を囲んでいる「スクエアセル構造」としたが、この構成に限られない。本発明の半導体装置は、例えば図１，６，または１０で示される断面を有する「ストライプセル構造」であってもよい。この場合、ウェル領域１３は、平面視において、該半導体装置の断面に実質的に垂直な方向に延在する領域である。高濃度領域１４は、平面視においてウェル領域１３に含まれ、ウェル領域１３と同じ方向に延在する領域である。ソース領域１５は、平面視においてウェル領域１３に含まれ、高濃度領域１４の両側に隣接して延在する、一対の領域である。
また、第一開口部Ｈ１は、平面視においてソース領域１５の少なくとも一部および高濃度第二導電型領域１４の少なくとも一部が露出するように形成されている構成としたが、この構成に限らず、第一開口部Ｈ１は、平面視においてソース領域１５を露出することなく、高濃度第二導電型領域１４の少なくとも一部が露出するように形成されている構成としてもよい。
その他、特許請求の範囲に記載された事項の範囲で、種々の設計変更を施すことが可能である。
１，２，３…半導体装置
１１…半導体基板
１２…ドリフト層
１３…ウェル領域
１４…高濃度領域
１５…ソース領域
１６…絶縁膜
１９…ソース電極膜
１００，２００，３００…コンタクトメタル層
１０１，２０１，３０１…第一コンタクトメタル膜
１０２，２０２，３０２…第二コンタクトメタル膜
３０５…ニッケルシリサイド層
Ｆ１…一方の主面
Ｈ１…第一開口部
Ｈ２…第二開口部
Ｈ３…第三開口部
Ｓ１…ドリフト層形成工程
Ｓ２…ウェル領域形成工程
Ｓ３…高濃度領域形成工程
Ｓ４…ソース領域形成工程
Ｓ５…絶縁膜形成工程
Ｓ６…第一コンタクトメタル膜形成工程
Ｓ７…第二コンタクトメタル膜形成工程
Ｓ７ａ…第二コンタクトメタル膜下層部形成工程
Ｓ７ｂ…第二コンタクトメタル膜上層部形成工程
Ｓ８…ソース電極膜形成工程

Claims (6)

  1. 炭化珪素からなる半導体基板と、
    前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
    前記ドリフト層に設けられた第二導電型のウェル領域と、
    前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
    前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
    前記ドリフト層に設けられた絶縁膜と、
    前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
    前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
    前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
    を備え、
    前記第一コンタクトメタル膜は、窒化チタンを含み、
    前記第二コンタクトメタル膜は、チタンを含み、
    前記ソース電極膜は前記第二コンタクトメタル膜の表面に設けられ、
    前記第二コンタクトメタル膜は単一層からなる、
    半導体装置。
  2. 炭化珪素からなる半導体基板と、
    前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
    前記ドリフト層に設けられた第二導電型のウェル領域と、
    前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
    前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
    前記ドリフト層に設けられた絶縁膜と、
    前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
    前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
    前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
    前記第二コンタクトメタル膜に設けられた第三開口部を介して前記高濃度領域と接触するニッケルシリサイド層と、
    を備え、
    前記第一コンタクトメタル膜は、窒化チタンを含み、
    前記第二コンタクトメタル膜は、チタンを含む、
    半導体装置。
  3. 前記ソース電極膜は、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成される、
    請求項１または２に記載の半導体装置。
  4. 炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
    前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
    前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
    前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
    前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
    前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
    前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
    前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
    を備え、
    前記第一コンタクトメタル膜は、窒化チタンを含み、
    前記第二コンタクトメタル膜は、チタンを含み、
    前記ソース電極膜は前記第二コンタクトメタル膜の表面に設けられ、
    前記第二コンタクトメタル膜は単一層からなる、
    半導体装置の製造方法。
  5. 炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
    前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
    前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
    前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
    前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
    前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
    前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
    前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
    前記第二コンタクトメタル膜に設けられた第三開口部を介して前記高濃度領域と接触するニッケルシリサイド層を設けるニッケルシリサイド層形成工程と、
    を備え、
    前記第一コンタクトメタル膜は、窒化チタンを含み、
    前記第二コンタクトメタル膜は、チタンを含む、
    半導体装置の製造方法。
  6. 前記ソース電極膜形成工程において、前記ソース電極膜を、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成する、
    請求項４または５に記載の半導体装置の製造方法。
JP2020512987A 2018-04-11 2018-04-11 半導体装置の製造方法および半導体装置 Active JP7241737B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/015166 WO2019198168A1 (ja) 2018-04-11 2018-04-11 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JPWO2019198168A1 JPWO2019198168A1 (ja) 2020-12-03
JP7241737B2 true JP7241737B2 (ja) 2023-03-17

Family

ID=68164047

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020512987A Active JP7241737B2 (ja) 2018-04-11 2018-04-11 半導体装置の製造方法および半導体装置

Country Status (5)

Country Link
US (1) US11393911B2 (ja)
EP (1) EP3780117A4 (ja)
JP (1) JP7241737B2 (ja)
CN (1) CN111937158A (ja)
WO (1) WO2019198168A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114207836B (zh) 2019-08-01 2022-11-08 日立能源瑞士股份公司 碳化硅晶体管器件
IT202100001895A1 (it) 2021-01-29 2022-07-29 St Microelectronics Srl Dispositivo mosfet a conduzione verticale in carburo di silicio per applicazioni di potenza e relativo processo di fabbricazione
TWI830380B (zh) * 2022-09-15 2024-01-21 國立陽明交通大學 立體式源極接觸結構之製程方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015115569A (ja) 2013-12-16 2015-06-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016058657A (ja) 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
JP2016092038A (ja) 2014-10-29 2016-05-23 富士電機株式会社 半導体装置の製造方法
JP2017059720A (ja) 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017147471A (ja) 2017-05-30 2017-08-24 株式会社東芝 半導体装置
JP2017157851A (ja) 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015004093B4 (de) * 2015-01-16 2023-09-28 Fuji Electric Co., Ltd. Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017157851A (ja) 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2015115569A (ja) 2013-12-16 2015-06-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016058657A (ja) 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法
JP2016092038A (ja) 2014-10-29 2016-05-23 富士電機株式会社 半導体装置の製造方法
JP2017059720A (ja) 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017147471A (ja) 2017-05-30 2017-08-24 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
CN111937158A (zh) 2020-11-13
JPWO2019198168A1 (ja) 2020-12-03
US11393911B2 (en) 2022-07-19
EP3780117A1 (en) 2021-02-17
WO2019198168A1 (ja) 2019-10-17
EP3780117A4 (en) 2021-12-08
US20210119008A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
US8754422B2 (en) Semiconductor device and process for production thereof
JP5564890B2 (ja) 接合型電界効果トランジスタおよびその製造方法
JP2011040675A (ja) 半導体装置
JP5728954B2 (ja) 炭化珪素半導体装置の製造方法
JP2018082114A (ja) 半導体装置の製造方法
JP5687128B2 (ja) 半導体装置およびその製造方法
JP7241737B2 (ja) 半導体装置の製造方法および半導体装置
CN108604600B (zh) 碳化硅半导体装置及其制造方法
JP2019004078A (ja) 半導体装置および半導体装置の製造方法
JP6861365B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2006339508A (ja) 半導体装置およびその製造方法
JP2012064741A (ja) 半導体装置およびその製造方法
JP3759145B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2013190907A1 (ja) 炭化珪素半導体装置
JP2009188100A (ja) 炭化珪素半導体装置の製造方法
TWI591828B (zh) Semiconductor device and method of manufacturing the same
JP2008135447A (ja) 炭化珪素半導体装置の製造方法
JP5239254B2 (ja) 絶縁ゲート型半導体素子の製造方法
WO2019198167A1 (ja) 半導体装置の製造方法及び半導体装置
JP2011199306A (ja) 半導体装置およびその製造方法
JP5181710B2 (ja) 半導体装置の製造方法
US20200251564A1 (en) Silicon carbide semiconductor device
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
JP2023005683A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200611

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220506

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221209

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20221209

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20221219

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20221220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230307

R150 Certificate of patent or registration of utility model

Ref document number: 7241737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150