JP2023005683A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ウェハの反りを抑制できる構造のＳｉＣ半導体装置およびその製造方法を提供する。【解決手段】層間絶縁膜９の表面にバリアメタル１０ｂａが形成され、ＳｉＣ面には金属シリサイド層１０ａの上にバリアメタル１０ｂｂが形成された構造とする。そして、層間絶縁膜９上のバリアメタル１０ｂａとＳｉＣ面上のバリアメタル１０ｂｂとを平面状とせず、これらの間に段差が設けられるようにする。これにより、バリアメタル１０ｂの残留応力の逃げ場ができるので、残留応力の影響を抑制でき、ウェハの反りを抑制することが可能な構造のＳｉＣ半導体装置にできる。【選択図】図２

Description

本発明は、炭化珪素（以下、ＳｉＣという）によって構成されるトレンチゲート構造の半導体素子を有するＳｉＣ半導体装置およびその製造方法に関するものである。

従来、特許文献１において、トレンチゲート構造のＳｉＣ半導体装置において、オン抵抗を増加させることなくセルピッチを小さくする技術が提案されている。具体的には、トレンチゲート構造を形成するためのトレンチ内部において、ゲート電極上に層間絶縁膜とＴｉやＴｉＮで構成されるバリアメタルを埋め込み、その上部にソース電極を形成したＳｉＣ半導体装置とされている。このような構成とすることで、層間絶縁膜をＳｉＣ面上に出す必要がなくなるため、コンタクト開口時にセルピッチの制約を受けなくなり、セルピッチを小さくすることが可能となる。

特開２０１９－３９６７号公報

特許文献１のＳｉＣ半導体装置では、バリアメタルの上にＮｉ膜やＴｉ膜で構成されるソース電極を形成し、さらにその上にＡｌＳｉからなるソース電極パッドを形成した構造となっている。Ｎｉ膜やＴｉ膜は複数のトレンチゲート構造に跨がるように平面状に形成されている。

一般的に、ＴｉやＴｉＮなどの金属は残留応力が大きいため、残留応力に起因してウェハが反り、製造工程で搬送エラーを発生させる可能性がある。特に、６インチウェハなど、ウェハの径が大きい場合には反りが問題となる。

上記した特許文献１のＳｉＣ半導体装置では、トレンチ内にＴｉやＴｉＮで構成されたバリアメタルが埋め込まれており、さらにその上部のＮｉ膜の上にＴｉ膜を形成した構造のソース電極としており、残留応力の大きい金属膜が多用されている。そして、ソース電極に備えられるＮｉ膜やＴｉ膜が平面状にウェハの一面に備えられた構造になっている。このため、反りによる製造上の課題が発生する。

本発明は上記点に鑑みて、ウェハの反りを抑制できる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を有するＳｉＣ半導体装置であって、ＳｉＣで構成された第１または第２導電型の基板（１）と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、ドリフト層の上に形成され、表層部にコンタクト領域（３ａ）が形成された第２導電型のチャネル層（３）と、チャネル層の上におけるコンタクト領域と異なる位置に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）と、第１導電型領域およびチャネル層を貫通するゲートトレンチ（６）の内壁面を覆うゲート絶縁膜（７）と、ゲート絶縁膜の上に形成されたゲート電極（８）と、を有するトレンチゲート構造と、ゲートトレンチ内においてゲート電極を覆う層間絶縁膜（９）と、コンタクト領域および第１導電型領域に電気的に接続された第１電極（１０）と、基板の裏面側に形成された第２電極（１１）と、を含んでいる。このような構成において、層間絶縁膜の上面と第１導電型領域の上面との間には段差が形成されることで凹部（１２）が形成され、第１電極は、コンタクト領域および第１導電型領域の表面上に形成された金属シリサイド層（１０ａ）と、金属シリサイド層の上および凹部内に形成されたバリアメタル（１０ｂ）と、バリアメタルの上に形成された電極層（１０ｃ）と、を有し、バリアメタルのうち凹部内に形成された第１バリアメタル（１０ｂａ）と金属シリサイド層の上に形成された第２バリアメタル（１０ｂｂ）との間に段差が形成され、第１バリアメタルの上面よりも第２バリアメタルの上面の方が上方に位置している。

このように、凹部内、つまり層間絶縁膜の表面に第１バリアメタルが形成され、ＳｉＣ表面には金属シリサイド層の上に第２バリアメタルが形成された構造としている。そして、層間絶縁膜上の第１バリアメタルとＳｉＣ面上の第２バリアメタルとを平面状とせず、これらの間に段差が設けられるようにしている。このため、バリアメタルの残留応力の逃げ場ができるので、残留応力の影響を抑制でき、ウェハの反りを抑制することが可能な構造のＳｉＣ半導体装置にできる。

また、請求項７に記載の発明は、トレンチゲート構造の半導体素子を有するＳｉＣ半導体装置の製造方法であって、ＳｉＣで構成された第１または第２導電型の基板（１）を用意し、該基板の上に低不純物濃度とされた第１導電型のドリフト層（２）を形成することと、ドリフト層の上に、表層部にコンタクト領域（３ａ）を有する第２導電型のチャネル層（３）を形成することと、チャネル層の上におけるコンタクト領域と異なる位置に、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）を形成することと、第１導電型領域およびチャネル層を貫通するゲートトレンチ（６）を形成することと、ゲートトレンチの内壁面を覆うゲート絶縁膜（７）を形成することと、ゲート絶縁膜の上に、ゲート電極（８）を形成することと、ゲートトレンチ内においてゲート電極を覆う層間絶縁膜（９）を形成することと、コンタクト領域および第１導電型領域に電気的に接続される第１電極（１０）を形成することと、基板の裏面側に第２電極（１１）を形成することと、を含んでいる。

そして、ゲート電極を形成することでは、ゲート電極の上面が第１導電型領域の上面よりも凹んだリセス形状となるようにし、層間絶縁膜を形成することでは、層間絶縁膜が形成された状態でもリセス形状が残ってゲートトレンチ内に凹部（１２）が形成されるようにしている。さらに、第１電極を形成することでは、凹部内を含めてコンタクト領域および第１導電型領域の表面上に金属膜（２０）を形成したのち、熱処理を行うことで金属膜をシリサイド化反応させて、コンタクト領域および第１導電型領域の表面上に金属シリサイド層（１０ａ）を形成することと、凹部上に残る金属膜を除去することと、金属膜を除去した凹部および金属シリサイド層の上にバリアメタル（１０ｂ）を形成することにより、凹部の上に第１バリアメタル（１０ｂａ）を形成すると共に、金属シリサイド層の上に、上面が第１バリアメタルの上面よりも上方に位置する第２バリアメタル（１０ｂｂ）を形成することと、バリアメタルの上に電極層（１０ｃ）を形成することと、を含んでいる。

このような製造方法により、凹部内、つまり層間絶縁膜の表面に第１バリアメタルが形成され、ＳｉＣ表面には金属シリサイド層の上に第２バリアメタルが形成された構造を製造できる。このようにして製造したＳｉＣ半導体装置は、層間絶縁膜上の第１バリアメタルとＳｉＣ面上の第２バリアメタルとが平面状にならず、これらの間に段差が設けられた構造になる。このため、バリアメタルの残留応力の逃げ場ができるので、残留応力の影響を抑制でき、ウェハの反りを抑制することが可能な構造のＳｉＣ半導体装置を製造できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の断面図である。 ソース電極の詳細構造を示した断面図である。 バリアメタルを積層構造とする場合のソース電極の詳細構造を示した断面図である。 第１実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造およびソース電極の形成工程を示したフローチャートである。 図４中のゲートトレンチの形成工程後の様子を示した断面図である。 図４中のエッチバック工程後の様子を示した断面図である。 図４中の層間絶縁膜の形成工程後の様子を示した断面図である。 図４中の層間絶縁膜のエッチバック工程後の様子を示した断面図である。 図４中の金属膜の形成工程後の様子を示した断面図である。 図４中の金属膜の除去工程後の様子を示した断面図である。 図４中のバリアメタルの形成工程後の様子を示した断面図である。 図４中の電極層の形成工程後の様子を示した断面図である。 第１実施形態の変形例にかかるＳｉＣ半導体装置のソース電極の詳細構造を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置におけるトレンチゲート構造およびソース電極の形成工程を示したフローチャートである。 図７中の層間絶縁膜の形成工程後の様子を示した断面図である。 図７中の層間絶縁膜のエッチバック工程後の様子を示した断面図である。 図７中の金属膜の形成工程後の様子を示した断面図である。 図７中の金属膜の除去工程後の様子を示した断面図である。 図７中のゲートコンタクトホールの形成工程後の様子を示した断面図である。 図７中のバリアメタルの形成工程後の様子を示した断面図である。 図７中の電極層の形成工程後の様子を示した断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置について説明する。ここでは、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。

本実施形態にかかるＳｉＣ半導体装置は、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴを備えている。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここではＳｉＣ半導体装置のうちの縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向をＳｉＣ半導体装置の幅方向とし、上下方向をＳｉＣ半導体装置の厚み方向もしくは深さ方向として説明を行う。

ＳｉＣ半導体装置には、ＳｉＣからなるｎ^＋型基板１が半導体基板として用いられている。ｎ^＋型基板１の主表面上には、ＳｉＣからなるｎ^－型ドリフト層２がエピタキシャル成長させられており、ｎ^－型ドリフト層２の上にチャネル層に相当するｐ型ベース領域３および第１導電型領域に相当するｎ^＋型ソース領域４が順に形成されている。

ｐ型ベース領域３は、チャネル領域が形成される部分であり、ｎ^＋型ソース領域４が配置された場所と異なる位置の表層部にｐ型不純物濃度が部分的に高くされたｐ型コンタクト領域３ａが形成されている。ｎ^＋型ソース領域４は、ｎ^－型ドリフト層２よりも高不純物濃度とされている。

また、ｐ型ベース領域３およびｎ^＋型ソース領域４を貫通してｎ^－型ドリフト層２に達するように、ゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ^＋型ソース領域４が配置されている。ゲートトレンチ６は、ＳｉＣ半導体装置の幅方向である図１の紙面左右方向を幅方向、紙面法線方向を長手方向、ＳｉＣ半導体装置の厚み方向である図１の紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置されていてストライプ状とされている。

ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ^＋型ソース領域４とｎ^－型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。また、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されている。ゲート電極８は、ｎ型ドープもしくはｐ型ドープとされる。そして、これらゲート絶縁膜７およびゲート電極８の上に層間絶縁膜９が形成されることでトレンチゲート構造が構成されている。さらに、ゲートトレンチ６は、ゲート絶縁膜７とゲート電極８および層間絶縁膜９によって埋め尽くされておらず、後述する図２に示すバリアメタル１０ｂａが埋め込まれる形成されることで埋め込まれている。

より詳しくは、ゲートトレンチ６の入口を構成しているｎ^＋型ソース領域４の上面に対してゲート電極８の上面が低くなっており、これらの間に段差が構成されてゲート電極８が凹んだリセス形状とされている。そして、この段差を埋めるようにリセス形状内に層間絶縁膜９とバリアメタル１０ｂａが配置されることで、ゲートトレンチ６内が埋め込まれている。ゲート電極８の上に層間絶縁膜９が形成された状態でもリセス形状が残っていて、１０～１５０ｎｍ、例えば７０ｎｍ程度の深さの凹部１２が形成されている。このため、バリアメタル１０ｂａは、そのリセス形状を構成する凹部１２内に埋め込まれるように形成されている。つまり、バリアメタル１０ｂａの下面はｎ^＋型ソース領域４やｐ型コンタクト領域３ａで構成されるＳｉＣ表面よりも下方に位置した状態になっている。そして、バリアメタル１０ｂａが凹部１２内を埋め込むように形成され、好ましくはＳｉＣ表面よりも突き出して配置されている。バリアメタル１０ｂａは、後述するソース電極１０の一部として形成されるが、層間絶縁膜９の上に形成されることで、ソース電極１０のうち他の金属、具体的には後述する金属シリサイド層１０ａを構成する金属が層間絶縁膜９へ拡散することを抑制している。

また、層間絶縁膜９の上には第１電極に相当するソース電極１０や図示しないゲート配線層などが形成されている。ソース電極１０は、層間絶縁膜９のコンタクトホールを通じて、ｎ^＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられている。ゲート配線部は、図１とは別断面において、ゲート電極８と接触させられている。

ソース電極１０は、図２に示すように、金属シリサイド層１０ａ、バリアメタル１０ｂおよび電極層１０ｃ等を有した構成とされている。

金属シリサイド層１０ａは、ＳｉＣとの間においてシリサイド化反応させられたオーミックコンタクト層である。この金属シリサイド層１０ａが形成されていることにより、ソース電極１０とＳｉＣとの間がコンタクト抵抗の低いオーミックコンタクトとされている。金属シリサイド層１０ａは、例えばＮｉ（ニッケル）シリサイド、Ｔｉ（チタン）シリサイド、Ｔａ（タンタル）シリサイド、Ｗ（タングステン）シリサイド、Ｍｏ（モリブデン）などの高融点金属系もしくは貴金属系のシリサイドによって構成されている。金属シリサイド層１０ａを構成する金属は１種類であっても良いし、複数種類とされていても良い。例えば、ｎ型ＳｉＣとｐ型ＳｉＣとで金属シリサイド層１０ａを構成する金属の種類が異なっていても良い。ここでは、例えば金属シリサイド層１０ａをＮｉシリサイドによって構成している。金属シリサイド層１０ａの膜厚は任意であるが、１０～１００ｎｍ、例えば５０ｎｍ程度とされている。

バリアメタル１０ｂは、層間絶縁膜９上に形成された第１バリアメタルに相当するバリアメタル１０ｂａと金属シリサイド層１０ａ上に形成された第２バリアメタルに相当するバリアメタル１０ｂｂを有した構成とされている。バリアメタル１０ｂａは、ソース電極１０側から層間絶縁膜９およびゲート電極８への金属元素の拡散などを抑制する。バリアメタル１０ｂｂは、ソース電極１０を構成する金属シリサイド層１０ａから電極層１０ｃへの金属元素の拡散などを抑制する。金属シリサイド層１０ａがＮｉシリサイドとされる場合であれば、バリアメタル１０ｂａによりＮｉの層間絶縁膜９およびゲート電極８への拡散を抑制し、バリアメタル１０ｂｂによりＮｉの電極層１０ｃへの拡散を抑制する。バリアメタル１０ｂは、これらの役割を果たす金属、例えばＴｉもしくはＴｉＮ（窒化チタン）によって構成されている。バリアメタル１０ｂは、図２では単層構造として図示しているが、図３に示すように、複数の金属、例えばＴｉとＴｉＮの積層構造とされていても良い。

バリアメタル１０ｂａおよびバリアメタル１０ｂｂを同時に形成しているが、平面状に形成されておらず、両者の間に段差が形成されていて、バリアメタル１０ｂａの上面よりもバリアメタル１０ｂｂの上面が上方に位置した状態になっている。さらに、本実施形態の場合は、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離した状態になっている。バリアメタル１０ｂの厚みは任意であるが、凹部１２の深さと同等からそれ以上とされている。バリアメタル１０ｂをＴｉとＴｉＮの積層構造で構成する場合、Ｔｉを３０～１００ｎｍ、例えば５０ｎｍとし、ＴｉＮを５０～１００ｎｍ、例えば１００ｎｍとしている。

電極層１０ｃは、ソース電極１０におけるパッド部を構成する部分である。ここでは、電極層１０ｃを例えばＡｌＳｉ等のＡｌを含む金属によって構成している。電極層１０ｃは、金属シリサイド層１０ａやバリアメタル１０ｂよりも厚く形成されている。なお、ここでは電極層１０ｃを単層構造で記載しているが、表面にＮｉ（ニッケル）やＡｕ（金）めっきなどが施されることで積層構造とされていても良い。

さらに、ｎ^＋型基板１の裏面側にはｎ^＋型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。

続いて、本実施形態のＳｉＣ半導体装置の製造方法について、図４に示すフローチャートおよび図５Ａ～図５Ｈに示す製造工程中の断面図を参照して説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうちゲート電極８の形成工程以外については、公知となっているどのような工程によって行われても良いため、ここではゲート電極８の形成工程について主に説明し、他の工程については簡略して説明する。

まず、半導体基板として、ＳｉＣで構成されるウェハ状のｎ^＋型基板１を用意したのち、ｎ^＋型基板１の主表面上にｎ^－型ドリフト層２をエピタキシャル成長させる。そして、ｎ^－型ドリフト層２の上に、ｐ型ベース領域３およびｎ^＋型ソース領域４をエピタキシャル成長もしくはイオン注入によって形成する。また、ｎ^＋型ソース領域４の表面に図示しないマスクを形成し、ｐ型不純物をイオン注入することでｐ型コンタクト領域３ａを形成する。続いて、ｐ型ベース領域３およびｎ^＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。

その後、図４に示すゲートトレンチ６の形成工程を行う。例えば、上記したマスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、図５Ａのようにゲートトレンチ６を形成している。そして、マスクを除去した後、図４に示すゲート絶縁膜７の形成工程を行う。例えば、ＣＶＤ（chemical vapor deposition）によってシリコン酸化膜を形成したり、熱酸化を行って熱酸化膜を形成したりすることによってゲート絶縁膜７を形成している。

次に、ゲート電極８の形成工程として、図４に示すポリシリコン膜の形成工程とエッチバック工程を順に行うことで、図５Ｂのように、ゲートトレンチ６内にゲート電極８を形成する。すなわち、ＣＶＤなどによってゲートトレンチ６内を埋め込むようにゲート絶縁膜７の表面にポリシリコン膜を成膜したのち、ポリシリコン膜をドライエッチングによりエッチバックしてゲートトレンチ６の外側に形成された部分を除去する。このとき、ゲートトレンチ６内がゲート電極８によって埋め尽くされないように、ゲートトレンチ６内が凹んだ状態となるまでポリシリコン膜をエッチバックしている。

続いて、図４に示す層間絶縁膜９の形成工程を行うことで、図５Ｃのように、ゲート電極８上にゲートトレンチ６内を埋め込むように層間絶縁膜９を形成する。例えば、減圧ＣＶＤ等によって層間絶縁膜９を形成することができる。そして、図４に示す層間絶縁膜９のエッチバック工程を行う。すなわち、図５Ｄのように、ゲート電極８上に層間絶縁膜９を残しつつＳｉＣ面を露出させ、かつ、凹部１２が残ったリセス形状が構成されるように層間絶縁膜９をドライエッチングなどでエッチバックする。このときの凹部１２の深さについては任意であるが、最終的に凹部１２の深さが７０ｎｍ程度となるようにする場合、この段階での凹部１２の深さを１００ｎｍ程度にしている。

そして、図４に示す金属膜の成膜工程および熱処理によるシリサイド形成工程を行う。具体的には、図５Ｅのように、金属シリサイド層１０ａを形成するための金属膜２０を成膜する。ここでは、Ｎｉスパッタを行うことでＮｉ膜を成膜している。このとき、ゲートトレンチ６内に凹部１２が残っているため、金属膜２０を成膜したときに、ゲートトレンチ６上とその外側とで金属膜２０に段差が形成された状態になる。

そして、６００～８００℃、例えば７００℃で熱処理を行うことにより、金属膜２０を構成する金属とＳｉＣ中のＳｉとをシリサイド化反応させて、金属シリサイド層１０ａを形成する。これにより、ＳｉＣ面上では金属シリサイド層１０ａが形成され、層間絶縁膜９上ではシリサイド化反応が起こらずに金属膜２０が残る。

その後、図４に示す金属膜２０の除去工程を行うことで、図５Ｆのように、層間絶縁膜９上に残った金属膜２０を除去する。例えば、ウェットエッチングによって金属膜２０を除去する。ＳｉＣ面上でも、金属膜２０がすべてシリサイド化反応しているとは限らず、金属シリサイド層１０ａの上に金属膜２０が残っている場合がある。この場合、金属シリサイド層１０ａの上に残った金属膜２０についても、同時に除去されることになる。なお、上記の熱処理によって金属シリサイド層１０ａを形成しているが、このときの熱処理の温度を高くすると、層間絶縁膜９中に金属膜２０を構成する金属元素が拡散してしまう可能性がある。このため、上記の熱処理については８００℃以下という比較的低温で抑え、金属膜２０の除去工程の後に、それよりも高い温度となる９００～１０００℃、例えば９５０℃での高温アニールを行うことも可能である。このようにすれば、金属シリサイド層１０ａとＳｉＣとのコンタクト抵抗の更なる低減を図ることが可能となる。

さらに、図４に示すバリアメタル１０ｂの形成工程を行う。例えば、ＴｉとＴｉＮを順にスパッタすることでバリアメタル１０ｂを形成しているが、例えば、ＴｉやＴｉＮ等の単層膜や他の材料をスパッタしてバリアメタル１０ｂを形成しても良い。これにより、図５Ｇのように、金属シリサイド層１０ａおよび層間絶縁膜９の上にバリアメタル１０ｂが形成される。このとき、層間絶縁膜９と金属シリサイド層１０ａとの間に段差が形成された状態になっているため、その上に形成したバリアメタル１０ｂも段差が引き継がれた状態になる。その後、図４に示す電極層１０ｃの形成工程を行う。例えば、ＡｌＳｉ等をスパッタする。これにより、図５Ｈのように、バリアメタル１０ｂの上に電極層１０ｃが形成される。そして、図示しないマスクを用いて電極層１０ｃおよびバリアメタル１０ｂのパターニングすることで、ソース電極１０が形成される。

最後に、ｎ^＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行う。これにより、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。

以上説明したように、本実施形態のＳｉＣ半導体装置では、層間絶縁膜９の表面にバリアメタル１０ｂａが形成され、ＳｉＣ面には金属シリサイド層１０ａの上にバリアメタル１０ｂｂが形成されている。そして、層間絶縁膜９上のバリアメタル１０ｂａとＳｉＣ面上のバリアメタル１０ｂｂとを平面状とせず、これらの間に段差が設けられるようにしている。このため、バリアメタル１０ｂの残留応力の逃げ場ができるので、残留応力の影響を抑制でき、ウェハの反りを抑制することが可能な構造のＳｉＣ半導体装置にできる。

特に、特許文献１のＳｉＣ半導体装置では、Ｎｉ膜とＴｉ膜を順に形成しつつ、これらが両方共に平面状とされていることから、大きな残留応力が発生し、ウェハの反りを発生させる要因となる。これに対して、本実施形態では、層間絶縁膜９上にはバリアメタル１０ｂａが形成されているものの金属シリサイド層１０ａを形成する際に用いられる金属膜２０は形成されておらず、ＳｉＣ面上に金属シリサイド層１０ａが形成されているだけの構造となっている。このため、金属シリサイド層１０ａは平面状になっていないし、平面状の金属膜２０も残っていないので、より残留応力の影響を抑制できる。

また、本実施形態のＳｉＣ半導体装置においては、以下の効果を得ることもできる。

（１）特許文献１のＳｉＣ半導体装置では、ＴｉまたはＴｉＮで構成されるバリアメタル、金属シリサイドを形成するためのＮｉ膜、Ｔｉ膜を順にスパッタにより形成することになるため、スパッタ回数が多くなる。これに対して、本実施形態のＳｉＣ半導体装置では、金属シリサイド層１０ａを形成するための金属膜２０とバリアメタル１０ｂをスパッタで形成するだけで済む。スパッタは通常枚葉処理で行われるため、スパッタ回数はＳｉＣ半導体装置の製造コスト増加に繋がる。このため、本実施形態のＳｉＣ半導体装置のように、スパッタ回数を少なくできれば、ＳｉＣ半導体装置の製造工程の簡略化が図れ、引いては製造コストの削減を図ることが可能となる。

（２）本実施形態では、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離されるようにしている。このため、残留応力が分断され、より残留応力の影響を抑制できる。なお、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離された場合、その段差部から金属シリサイド層１０ａが電極層１０ｃと接する構造になる。しかしながら、この領域は金属シリサイド層１０ａの上面の面積と比較すれば十分に狭いため、金属シリサイド層１０ａの上面がバリアメタル１０ｂｂで覆われていれば、金属シリサイド層１０ａ中に含まれる金属元素が電極層１０ｃ側に拡散することを抑制できる。

（第１実施形態の変形例）
第１実施形態では、バリアメタル１０ｂａとバリアメタル１０ｂｂとが分離された構造とされているが、図６に示すように、これらが繋がった構造になっていても良い。このように、バリアメタル１０ｂａとバリアメタル１０ｂｂとが繋がっていても、これらの間に段差が形成されていれば、残留応力の逃げ場を構成できる。このため、第１実施形態で示した効果を得ることができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート配線部の形成工程を示したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、縦型ＭＯＳＦＥＴと異なる場所に、例えばトレンチゲート構造の長手方向の先端においてゲート電極８と繋がるゲート配線部を形成する場合の形成工程について図７および図８Ａ～図８Ｇを参照して説明する。なお、図８Ａ～図８Ｇは、各工程の様子を示した断面図であるが、左図が縦型ＭＯＳＦＥＴの断面図、右図が縦型ＭＯＳＦＥＴと別の位置、例えばセル領域と外周耐圧構造との間に位置する繋ぎ領域に形成されるゲート配線部の断面図を示している。また、以下の説明において、第１実施形態と同じ名称の工程については、第１実施形態と同様の手法によって行っている。

まず、図７に示すゲートトレンチ６の形成工程、ゲート絶縁膜７の形成工程、ポリシリコン膜の形成工程を第１実施形態と同様の手法で行う。このとき、ゲート配線部が形成される位置においても、ＳｉＣ面上にゲート絶縁膜７が形成され、その上にもポリシリコン膜が形成されることになる。続いて、エッチバック工程を行うことでポリシリコン膜をパターニングし、ゲートトレンチ６内にゲート電極８を形成すると共に、別の位置にゲート配線部の一部を構成するゲート配線層３１を形成する。そして、図８Ａのように、層間絶縁膜９の形成工程を行うことで、ゲート電極８上に、ゲートトレンチ６内を埋め込み、かつ、ゲート配線層３１を覆うように層間絶縁膜９を形成する。さらに、図７に示す層間絶縁膜９のエッチバック工程を行う。このとき、縦型ＭＯＳＦＥＴが形成されるセル領域が開口し、セル領域以外を覆う図示しないマスクを層間絶縁膜９上に形成してからエッチバックを行うようにしている。これにより、図８Ｂのように、ゲート配線層３１は層間絶縁膜９で覆われたままとしつつ、セル領域ではゲートトレンチ６内にのみ層間絶縁膜９が残るようにできる。

この後、図７に示す金属膜２０の成膜工程および熱処理によるシリサイド形成工程、金属膜２０の除去工程を行う。これにより、図８Ｃ、図８Ｄのように、層間絶縁膜９の上の金属膜２０が除去され、ＳｉＣ面上に金属シリサイド層１０ａが形成された状態になる。また、ゲート配線層３１については、層間絶縁膜９で覆われていることから、その上の金属膜２０が除去されても、層間絶縁膜９に覆われたままの状態になる。

そして、図７に示すゲート配線部のフォトリソグラフィ工程を行う。具体的には、フォトリソグラフィ工程にて、ゲート配線層３１と対応する位置が開口した図示しないマスクを形成したのち、エッチングを行って、図８Ｅのように層間絶縁膜９にゲート配線層３１に繋がるゲートコンタクトホール９ａを開口させる。続いて、図７に示すバリアメタル１０ｂの形成工程を行う。例えば、ＴｉとＴｉＮを順にスパッタすることでバリアメタル１０ｂを形成している。このとき、図８Ｆのように、ゲートコンタクトホール９ａを形成していることから、バリアメタル１０ｂがゲート配線層３１にも接するように形成される。

さらに、バリアメタル１０ｂとして使用している金属がシリサイド化反応する材料である場合、図７に示す熱処理を行うと、ゲート配線層３１とバリアメタル１０ｂとの接触部にも金属シリサイドを形成してオーミックコンタクト層にできる。例えば、６００～８００℃、例えば７００℃で熱処理を行う。これにより、バリアメタル１０ｂを構成する金属とゲート配線層３１を構成するポリシリコンとをシリサイド化反応させて金属シリサイド層を形成できる。これにより、例えばＴｉをバリアメタル１０ｂの形成用と、ゲート配線層３１とのオーミックコンタクト層の形成用として共用化できる。

また、ＴｉＮは、酸化させたりアニール処理したりすることでバリア性を高めることができる。そのため、バリアメタル１０ｂとしてＴｉＮを用いる場合、ＴｉＮを成膜した後に、試料を大気暴露してＴｉＮを酸化させると好ましい。酸化させる際に、大気暴露であれば工程コストを増加させることなく酸化させることができる。また、上記した熱処理を行うことでＴｉＮのアニール処理になる。これらにより、ＴｉＮのバリア性を高めることも可能となる。

その後、例えばＡｌＳｉ等をスパッタすることで図７に示す電極層１０ｃの形成工程を行う。これにより、図８Ｇのように、バリアメタル１０ｂの上に電極層１０ｃが形成される。そして、図示しないマスクを用いて電極層１０ｃおよびバリアメタル１０ｂのパターニングすることで、ソース電極１０が形成されると共に、ゲート配線層３１とそれに接するバリアメタル１０ｂおよび電極層１０ｃを含むゲート配線部が形成される。

最後に、ｎ^＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行う。これにより、本実施形態にかかる縦型ＭＯＳＦＥＴおよびゲート配線部を有するＳｉＣ半導体装置が完成する。

以上説明したように、縦型ＭＯＳＦＥＴにおけるソース電極１０を形成する際のバリアメタル１０ｂや電極層１０ｃを用いてゲート配線部を構成することができる。そして、バリアメタル１０ｂにシリサイド化反応する金属を用いていれば、熱処理を行うことでオーミックコンタクト層を得ることができる。また、バリアメタル１０ｂにＴｉＮを用いていれば、大気暴露や熱処理によってバリア性を高めることが可能となる。

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）例えば、上記実施形態では、トレンチゲート構造の縦型ＭＯＳＦＥＴの一例を挙げて説明したが、勿論、上記した縦型ＭＯＳＦＥＴを基本構造として、他の構成が備えられていても良い。例えば、トレンチゲート構造の下方にｐ型ディープ層を備えることで、トレンチゲート構造への等電位線のせり上がりを抑制して耐圧向上を図る構造など、様々な構造を備えることができる。

（２）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、トレンチゲート構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ^＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

１…ｎ^＋型基板、２…ｎ^－型ドリフト層、３…ｐ型ベース領域
３ａ…ｐ型コンタクト領域、４…ｎ^＋型ソース領域、６…ゲートトレンチ
７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０…ソース電極
１０ａ…金属シリサイド層、１０ｂ、１０ｂａ、１０ｂｂ…バリアメタル
１０ｃ…電極層、１１…ドレイン電極、１２…凹部、２０…ポリシリコン膜
３１…ゲート配線層

Claims (9)

1. トレンチゲート構造の半導体素子を有する炭化珪素半導体装置であって、
   炭化珪素で構成された第１または第２導電型の基板（１）と、
   前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
   前記ドリフト層の上に形成され、表層部にコンタクト領域（３ａ）が形成された第２導電型のチャネル層（３）と、
   前記チャネル層の上における前記コンタクト領域と異なる位置に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）と、
   前記第１導電型領域および前記チャネル層を貫通するゲートトレンチ（６）の内壁面を覆うゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有するトレンチゲート構造と、
   前記ゲートトレンチ内において前記ゲート電極を覆う層間絶縁膜（９）と、
   前記コンタクト領域および前記第１導電型領域に電気的に接続された第１電極（１０）と、
   前記基板の裏面側に形成された第２電極（１１）と、を含み、
   前記層間絶縁膜の上面と前記第１導電型領域の上面との間には段差が形成されることで凹部（１２）が形成され、
   前記第１電極は、前記コンタクト領域および前記第１導電型領域の表面上に形成された金属シリサイド層（１０ａ）と、前記金属シリサイド層の上および前記凹部内に形成されたバリアメタル（１０ｂ）と、前記バリアメタルの上に形成された電極層（１０ｃ）と、を有し、前記バリアメタルのうち前記凹部内に形成された第１バリアメタル（１０ｂａ）と前記金属シリサイド層の上に形成された第２バリアメタル（１０ｂｂ）との間に段差が形成され、前記第１バリアメタルの上面よりも前記第２バリアメタルの上面の方が上方に位置している、炭化珪素半導体装置。
2. 前記第１バリアメタルと前記第２バリアメタルとの間が分離している、請求項１に記載の炭化珪素半導体装置。
3. 前記第１バリアメタルと前記第２バリアメタルとの間とが繋がっている、請求項１に記載の炭化珪素半導体装置。
4. 前記バリアメタルは、ＴｉとＴｉＮの積層構造とされている、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
5. 前記半導体素子が形成されたセル領域と異なる位置に、前記ゲート電極と繋がるゲート配線部を有し、
   前記ゲート配線部は、
   前記セル領域と異なる位置において、前記ゲート絶縁膜の上に形成されたゲート配線層（３１）と、
   前記セル領域と異なる位置において、前記ゲート配線層を覆いつつ該ゲート配線層に繋がるゲートコンタクトホール（９ａ）が形成された前記層間絶縁膜の上に配置され、前記ゲートコンタクトホールを通じて前記ゲート配線層に接続された前記バリアメタルと、を有して構成されている、請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
6. 前記バリアメタルは、ＴｉとＴｉＮの積層構造とされており、
   前記ゲート配線部では、前記バリアメタルのうち前記ゲート配線層との接触部に前記Ｔｉによる金属シリサイドが形成されている、請求項５に記載の炭化珪素半導体装置。
7. トレンチゲート構造の半導体素子を有する炭化珪素半導体装置の製造方法であって、
   炭化珪素で構成された第１または第２導電型の基板（１）を用意し、該基板の上に低不純物濃度とされた第１導電型のドリフト層（２）を形成することと、
   前記ドリフト層の上に、表層部にコンタクト領域（３ａ）を有する第２導電型のチャネル層（３）を形成することと、
   前記チャネル層の上における前記コンタクト領域と異なる位置に、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型領域（４）を形成することと、
   前記第１導電型領域および前記チャネル層を貫通するゲートトレンチ（６）を形成することと、
   前記ゲートトレンチの内壁面を覆うゲート絶縁膜（７）を形成することと、
   前記ゲート絶縁膜の上に、ゲート電極（８）を形成することと、
   前記ゲートトレンチ内において前記ゲート電極を覆う層間絶縁膜（９）を形成することと、
   前記コンタクト領域および前記第１導電型領域に電気的に接続される第１電極（１０）を形成することと、
   前記基板の裏面側に第２電極（１１）を形成することと、を含み、
   前記ゲート電極を形成することでは、前記ゲート電極の上面が前記第１導電型領域の上面よりも凹んだリセス形状となるようにし、
   前記層間絶縁膜を形成することでは、前記層間絶縁膜が形成された状態でも前記リセス形状が残って前記ゲートトレンチ内に凹部（１２）が形成されるようにし、
   前記第１電極を形成することでは、
   前記凹部内を含めて前記コンタクト領域および前記第１導電型領域の表面上に金属膜（２０）を形成したのち、熱処理を行うことで前記金属膜をシリサイド化反応させて、前記コンタクト領域および前記第１導電型領域の表面上に金属シリサイド層（１０ａ）を形成することと、
   前記凹部上に残る前記金属膜を除去することと、
   前記金属膜を除去した前記凹部および前記金属シリサイド層の上にバリアメタル（１０ｂ）を形成することにより、前記凹部の上に第１バリアメタル（１０ｂａ）を形成すると共に、前記金属シリサイド層の上に、上面が前記第１バリアメタルの上面よりも上方に位置する第２バリアメタル（１０ｂｂ）を形成することと、
   前記バリアメタルの上に電極層（１０ｃ）を形成することと、を含む、炭化珪素半導体装置の製造方法。
8. 前記ゲート絶縁膜を形成することでは、前記半導体素子が形成されるセル領域と異なる位置まで前記ゲート絶縁膜を形成し、
   前記ゲート電極を形成することでは、ポリシリコン膜を成膜することにより、前記セル領域に前記ゲート電極を形成すると共に、前記セル領域と異なる位置にゲート配線層（３１）を形成し、
   前記層間絶縁膜を形成することでは、前記ゲート電極の上に前記層間絶縁膜を形成すると共に前記ゲート配線層を覆うように前記層間絶縁膜を形成し、
   前記金属シリサイド層を形成することでは、前記ゲート配線層を前記層間絶縁膜で覆ったままとし、
   前記金属膜を除去することでは、前記ゲート配線層を覆っている前記層間絶縁膜上に形成された前記金属膜も除去し、
   前記金属膜を除去することの後に、前記セル領域において前記ゲートトレンチ内に前記層間絶縁膜を残すと共に、前記セル領域と異なる位置において前記層間絶縁膜に前記ゲート配線層と繋がるゲートコンタクトホール（９ａ）を形成することを行い、
   前記バリアメタルを形成することでは、前記ゲートコンタクトホールを通じて前記バリアメタルを前記ゲート配線層に接触させる、請求項７に記載の炭化珪素半導体装置の製造方法。
9. 前記バリアメタルを形成することでは、前記バリアメタルをＴｉとＴｉＮの積層構造で形成したのち、熱処理を行うことで前記Ｔｉを前記ゲート配線層とシリサイド化反応させて、前記バリアメタルと前記ゲート配線層との接触部に金属シリサイドを形成することを含む、請求項８に記載の炭化珪素半導体装置の製造方法。

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