WO2019198167A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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哲平 高橋
徹人 井上
昭彦 菅井
孝 望月
俊一 中村
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新電元工業株式会社
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Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • Silicon carbide has a dielectric breakdown field strength about 10 times that of silicon (Si), and is therefore used as a material for high voltage semiconductor devices (see, for example, Patent Document 1).
  • an ohmic electrode on the substrate in the source portion of the MOSFET.
  • a metal film called a contact metal is usually formed on a semiconductor substrate, and an electrode film (for example, an alloy containing aluminum and silicon (Al—Si), aluminum (Al)) is formed thereon. Is formed.
  • nickel silicide is formed at the silicon carbide / nickel interface during annealing. As a result, there is a problem that free carbon is generated in the electrode and the adhesion between silicon carbide and the electrode is lowered.
  • TiN titanium nitride
  • Patent Document 1 it has been known that titanium nitride (TiN) is useful as a material for a contact metal film for n-type silicon carbide (see Patent Document 1). That is, it has been known that both high adhesion between an n-type silicon carbide and an electrode and a low contact resistance value can be obtained by using a contact metal film formed of titanium nitride.
  • the heat treatment at 1050 ° C. disclosed only in the embodiment of Patent Document 1 is used, nitrogen atoms (N) as a donor element diffuse from silicon nitride of contact metal into silicon carbide. It was done.
  • the adhesion of the p-type silicon carbide titanium nitride contact metal film is to be increased by annealing, the nitrogen atoms may be diffused by heating and the contact resistance value may be increased. As a result, it was difficult to form a good contact metal film using titanium nitride for p-type silicon carbide.
  • the present invention has been made in view of such problems, and it is an object of the present invention to provide a semiconductor device and a manufacturing method thereof for providing a semiconductor device having a highly reliable ohmic electrode.
  • a semiconductor device includes: A semiconductor substrate made of silicon carbide; A first conductivity type drift layer provided on one main surface of the semiconductor substrate; A second conductivity type well region provided in the drift layer; A source region of the first conductivity type provided in the well region; An insulating film provided on the drift layer; A contact metal film provided in the insulating film and in contact with both the source region and the well region through an opening provided in the insulating film; A source electrode film formed in contact with the contact metal film; With The contact metal film may include titanium nitride.
  • a method for manufacturing a semiconductor device includes: Forming a drift layer of a first conductivity type on one main surface of a semiconductor substrate made of silicon carbide; and Forming a well region of a second conductivity type opposite to the first conductivity type exposed on the surface of the drift layer in the drift layer; and Forming a source region of the first conductivity type exposed on a surface of the drift layer in the well region of the drift layer; and Forming an insulating film having an opening formed on the surface of the drift layer so that at least a part of the source region is exposed in a plan view viewed from the one main surface side; and Forming a contact metal film so as to contact the source region in the opening; and Forming a source electrode film so as to be in contact with the contact metal film;
  • the contact metal film may include titanium nitride.
  • the semiconductor device and the manufacturing method of the semiconductor device of the present invention it is possible to form an ohmic contact having high adhesion with a semiconductor substrate with a single electrode material. Thereby, a semiconductor device having a highly reliable ohmic electrode can be provided without going through a complicated process.
  • the semiconductor device according to this embodiment is a planar MOSFET.
  • a plurality of semiconductor elements are arranged adjacent to each other, but FIG. 1 shows only one of these semiconductor elements.
  • the semiconductor device 1 includes a semiconductor substrate 101, a drift layer 102, a well region 103, a source region 104, an insulating film 105, a contact metal film 107, and a source electrode film 108. Including.
  • the semiconductor device 1 further includes a high concentration second conductivity type region 109.
  • the semiconductor device 1 further includes a drain electrode 110 and a gate electrode 111.
  • the semiconductor substrate 101 is made of silicon carbide (SiC), and an n-type (first conductivity type) impurity is introduced.
  • Semiconductor substrate 101 is an n + type silicon carbide single crystal substrate.
  • the semiconductor substrate 101 is, for example, a (0001) plane n-type 4H—SiC substrate.
  • the drift layer 102 is made of silicon carbide and is formed on one main surface F1 of the semiconductor substrate 101. An n-type impurity is introduced into the drift layer 102 at a lower concentration than the semiconductor substrate 101.
  • the drain electrode 110 is formed on the other main surface F2 of the semiconductor substrate 101.
  • the drift layer 102 and the drain electrode 110 are ohmically connected via the semiconductor substrate 101.
  • the drain electrode 110 may be made of titanium nitride, for example.
  • the well region 103 is formed on a part of the surface of the drift layer 102 opposite to the semiconductor substrate 101.
  • a p-type (second conductivity type) impurity is introduced into the well region 103.
  • the high concentration second conductivity type region 109 is formed in a part of the surface of the well region 103.
  • p-type impurities are introduced at a higher concentration than other well regions 103 (well regions 103 not including the high-concentration second conductivity type region 109).
  • the concentration of the p-type impurity is 2 ⁇ 10 19 / cm 3 or more, preferably 2 ⁇ 10 20 / cm 3 or more.
  • the source region 104 is formed on a part of the surface of the well region 103. An n-type impurity is introduced into the source region 104 at a higher concentration than the drift layer 102.
  • the source region 104 is surrounded by the well region 103 in a plan view as viewed from the one main surface F1 side of the semiconductor substrate 101 (hereinafter sometimes simply referred to as “plan view”).
  • the source region 104 is formed in an annular shape in plan view. As shown in FIG. 1, in this embodiment, the source region 104 includes a first source region 104a having a ring shape in plan view in which an n-type impurity is introduced at a relatively high concentration, and an n-type outside the first source region 104a.
  • the second source region 104b into which impurities are introduced at a relatively low concentration is included, but the configuration of the source region 104 is not limited to this.
  • the insulating film 105 is made of an insulator and is formed on the surface of the drift layer 102.
  • the insulating film 105 has an opening 106.
  • the opening 106 is formed so that both at least part of the source region 104 and at least part of the high-concentration second conductivity type region 109 are exposed in plan view. In the present embodiment, the opening 106 is formed so that a part of the first source region 104a is exposed.
  • the gate electrode 111 straddles the region of the well region 103 where the source region 104 is not formed, the region of the drift layer 102 opposed to the well region 103 where the well region 103 is not formed, and the source region 104 in plan view. Formed as follows. Further, the gate electrode 111 straddles another well region (not shown) facing the well region 103 with the drift layer 102 interposed therebetween and a source region (not shown) facing the other well region. It may be formed.
  • the contact metal film 107 is formed in contact with the source region 104 and the well region 103 in the opening 106.
  • the contact metal film 107 is made of titanium nitride.
  • the first source region 104 a and a part of the high-concentration second conductivity type region 109 are in contact with each other.
  • the source electrode film 108 is formed in contact with the contact metal film 107.
  • the source electrode film 108 is made of, for example, an alloy containing aluminum and silicon, an alloy containing aluminum and copper, or aluminum.
  • the source electrode film 108 By the source electrode film 108, the source regions 104 of the plurality of semiconductor elements are connected to each other.
  • the contact metal film 107 is formed of titanium nitride.
  • titanium used for the contact metal film
  • no n-type silicon carbide and Schottky junction are formed, so that an ohmic contact can be formed.
  • nickel used for the contact metal film
  • free carbon is not generated during annealing, so that the adhesion between the silicon carbide and the electrode is not lowered.
  • the contact metal film 107 formed of titanium nitride is provided in contact with both the high-concentration second conductivity type region 109 and the source region 104 that are adjacent to each other in plan view. For this reason, by selecting a heating condition that can suppress the diffusion of nitrogen atoms in the contact metal film 107 into the high-concentration second conductivity type region 109, the nitrogen atoms are removed from the contact metal film 107 by the heating. Since diffusion to the mold region 109 can be suppressed, the contact resistance value in the high-concentration second conductivity type region 109 can be reduced. As a result, a good contact metal film can be formed using titanium nitride even for p-type silicon carbide.
  • an ohmic contact having high adhesion with a semiconductor substrate with a single electrode material titanium nitride.
  • a single electrode material titanium nitride
  • a margin for the photolithography process can be reduced.
  • the cell pitch of the semiconductor element can be reduced and the manufacturing cost can be reduced, so that a semiconductor device having a highly reliable ohmic electrode can be provided without complicated processes.
  • the manufacturing method of the semiconductor device includes a drift layer forming step S1, a well region forming step S2, a source region forming step S3, an insulating film forming step S4, and a contact metal film. It includes a forming step S5 and a source electrode film forming step S6.
  • FIGS. 1-10 a plurality of semiconductor elements are arranged adjacent to each other, but only one of these semiconductor elements is shown in FIGS.
  • the drift layer forming step S1 shown in FIG. 3A is performed.
  • the drift layer forming step S1 first, for example, an n + type silicon carbide single crystal manufactured by a sublimation method is processed into a wafer (disc) shape to form a substrate.
  • An n ⁇ type silicon carbide epitaxial layer is formed on the upper surface of the n + type silicon carbide single crystal substrate by chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • n type drift layer 102 made of an n ⁇ type silicon carbide epitaxial layer is formed on one main surface F1 of n type semiconductor substrate 101 made of silicon carbide.
  • a well region forming step S2 shown in FIG. 3B is performed.
  • the surface of the drift layer 102 is cleaned.
  • an oxide film (not shown) made of silicon dioxide (SiO 2 ) is formed on the surface of the drift layer 102.
  • a resist pattern (not shown) is formed only in a portion where no p-type impurity is introduced.
  • a portion of the oxide film that is not protected by the resist pattern is etched by reactive ion etching (RIE) to form a mask (not shown) having an opening in a portion corresponding to the well region 103. Thereafter, the resist pattern is removed.
  • RIE reactive ion etching
  • a p-type impurity for example, aluminum
  • the mask is removed.
  • a p-type well region 103 exposed to a part of the drift layer 102 is formed.
  • the high concentration second conductivity type region 109 is also formed on a part of the surface of the well region 103 in the same procedure.
  • the high-concentration second conductivity type region 109 may be formed, for example, between the source region forming step S3 and the insulating film forming step S4.
  • a source region forming step S3 shown in FIG. 3C is performed.
  • a mask (not shown) having an opening in a portion corresponding to the first source region 104a is formed as in the well region forming step S2.
  • an n-type impurity for example, phosphorus (P) or nitrogen (N)
  • P phosphorus
  • N nitrogen
  • the second source region 104b is also formed on a part of the surface of the well region 103 in the same procedure.
  • annealing is performed at 1650 ° C. to 1800 ° C., for example, in order to activate the implanted impurities.
  • an insulating film forming step S4 shown in FIGS. 4A to 4C is performed.
  • the insulating film formation step S4 first, as shown in FIG. 4A, an oxide film 105a is formed on the surface of the drift layer.
  • a polysilicon film is formed on the oxide film 105a by chemical vapor deposition.
  • an n-type impurity for example, phosphorus
  • a resist pattern (not shown) that protects the portion corresponding to the gate electrode 111 is formed using a known photolithography technique. Thereafter, the portion not protected by the resist pattern is removed by dry etching.
  • the resist pattern is removed.
  • the gate electrode 111 is formed as shown in FIG. 4B.
  • silicon dioxide is formed by a chemical vapor deposition method so as to cover the gate electrode 111, thereby forming an oxide film 105b.
  • a resist pattern (not shown) having an opening in a portion corresponding to the opening 106 is formed using a known photolithography technique.
  • portions of the oxide films 105a and 105b that are not protected by the resist pattern are removed by dry etching.
  • the resist pattern is removed.
  • an insulating film 105 is formed which includes the oxide films 105a and 105b and has an opening 106 formed so that at least a part of the source region 104 is exposed in plan view.
  • a contact metal film forming step S5 shown in FIG. 5A is performed.
  • the insulating film layer 105 is formed by sputtering in a mixed atmosphere of nitrogen (N 2 ) and argon (Ar) or in a nitrogen (N 2 ) atmosphere, for example, at a substrate temperature of 150 ° C. to 350 ° C.
  • a titanium nitride film is formed on the surface of the film.
  • titanium nitride may be formed on the other main surface F ⁇ b> 2 of the semiconductor substrate 101.
  • annealing is performed.
  • the annealing temperature is preferably 800 to 1000 ° C., and more preferably about 950 ° C., for example.
  • a temperature of 1050 ° C. or higher is not preferable because nitrogen atoms diffuse from titanium nitride forming the contact metal 107 into p-type silicon carbide, which increases the contact resistance of the p-type silicon carbide portion.
  • the p-type silicon carbide annealing time is 20 to 40 minutes. Annealing is performed, for example, in a mixed atmosphere of nitrogen and argon. Thereby, a contact metal film 107 is formed so as to be in contact with the source region 104.
  • a drain electrode 110 that is ohmically connected to the drift layer 102 via the semiconductor substrate 101 is formed on the other main surface F ⁇ b> 2 of the semiconductor substrate 101.
  • the drain electrode 110 is formed in the contact metal film forming step S5. However, a separate step may be provided.
  • nickel silicide is formed at the interface during annealing and free carbon is generated. As a result, the adhesion between the silicon carbide and the contact metal film is lowered. On the other hand, in this embodiment, free carbon is not generated during annealing, so that the adhesion of the contact metal film 107 can be maintained. In this example, if the annealing temperature is 1000 ° C. or less, good ohmic contact can be obtained with respect to p-type silicon carbide.
  • the source electrode film forming step S6 shown in FIG. 5B is performed.
  • the source electrode film forming step S ⁇ b> 6 an alloy containing aluminum and silicon or an alloy containing aluminum and copper or aluminum is formed by sputtering so as to be in contact with the contact metal film 107.
  • the source electrode film 108 connected to the source regions 104 of the plurality of semiconductor elements is formed. Note that portions of the source electrode film 108 that are unnecessary for the connection to the source region 104 are removed by etching as appropriate. Thereby, the semiconductor device 1 is formed.
  • the contact metal film 107 is formed of titanium nitride.
  • titanium used for the contact metal film
  • no n-type silicon carbide and Schottky junction are formed, so that an ohmic contact can be formed.
  • nickel used for the contact metal film
  • free carbon is not generated during annealing, so that the adhesion between the silicon carbide and the electrode is not lowered.
  • the contact metal film 107 formed of titanium nitride is provided in contact with both the high-concentration second conductivity type region 109 and the source region 104 that are adjacent to each other in plan view. For this reason, by selecting a heating condition that can suppress the diffusion of nitrogen atoms in the contact metal film 107 into the high-concentration second conductivity type region 109, the nitrogen atoms are removed from the contact metal film 107 by the heating. Since diffusion to the mold region 109 can be suppressed, the contact resistance value in the high-concentration second conductivity type region 109 can be reduced. As a result, a good contact metal film can be formed using titanium nitride even for p-type silicon carbide.
  • an ohmic contact having high adhesion to a semiconductor substrate can be formed with a single electrode material (titanium nitride). For this reason, it is not necessary to make a separate contact metal layer in contact with the source region 104 containing n-type impurities and a contact metal layer in contact with the high-concentration second conductivity type region 109 containing p-type impurities. Thereby, a margin for the photolithography process can be reduced. As a result, the cell pitch of the semiconductor element can be reduced and the manufacturing cost can be reduced, so that a semiconductor device having a highly reliable ohmic electrode can be provided without complicated processes.
  • the silicon carbide epitaxial layer is formed on the upper surface of the silicon carbide single crystal substrate by the chemical vapor deposition method in the drift layer forming step S1. Therefore, unlike a method for manufacturing a semiconductor device in which a titanium nitride film is directly formed on a silicon carbide single crystal substrate (see, for example, Patent Document 1), a processed surface when a silicon carbide single crystal is processed into a wafer shape (ie, The damage generated on the surface of the silicon carbide single crystal substrate does not affect the contact metal film. As a result, diffusion of nitrogen atoms from the contact metal film formed of titanium nitride into the silicon carbide can be suppressed, so that the contact resistance value can be reduced.
  • the semiconductor device of this embodiment is an insulated gate bipolar transistor (IGBT).
  • the semiconductor device of this embodiment is configured in the same manner as in the first embodiment, except that the semiconductor substrate 101 is p + type (second conductivity type).
  • the semiconductor device of this embodiment has the same effect as that of the first embodiment.
  • the manufacturing method of the semiconductor device according to this embodiment includes the same drift layer forming step S1, well region forming step S2, source region forming step S3, insulating film forming step S4, and contact metal film as in the first embodiment. It includes a forming step S5 and a source electrode film forming step S6.
  • this embodiment is different from the first embodiment in that the semiconductor substrate 101 prepared in the drift layer forming step S1 is p + type (second conductivity type).
  • the method for manufacturing a semiconductor device according to this embodiment has the same effects as those of the first embodiment.
  • the source electrode film 108 is formed of an alloy containing aluminum and silicon, an alloy containing aluminum and copper, or aluminum, other conductive materials such as metals may be used.
  • the source region 104 is formed in an annular shape in plan view, and the region surrounded by the source region 104 includes the high-concentration second conductivity type region 109.
  • the shape of the source region 104 is not limited thereto.
  • the high-concentration second conductivity type region 109 can be omitted.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the source region 104 is surrounded by the well region 103 in a plan view, is formed in an annular shape, is formed adjacent to the high concentration region 109, and surrounds the high concentration region 109 in the plan view.
  • the “square cell structure” is adopted, the structure is not limited to this.
  • the semiconductor device of the present invention may have, for example, a “striped cell structure” having a cross section shown in FIG.
  • the well region 103 is a region extending in a direction substantially perpendicular to the cross section of the semiconductor device in plan view.
  • the high concentration region 109 is a region that is included in the well region 103 in a plan view and extends in the same direction as the well region 103.
  • the source region 104 is a pair of regions that are included in the well region 103 in plan view and extend adjacent to both sides of the high concentration region 109.

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Abstract

半導体装置は、炭化珪素からなる半導体基板と、前記半導体基板の一方の主面に形成された第一導電型のドリフト層と、前記ドリフト層に形成された第二導電型のウェル領域と、前記ウェル領域に形成された前記第一導電型のソース領域と、前記ドリフト層に形成された絶縁膜と、前記絶縁膜に形成され、前記絶縁膜に設けられた開口部を介して前記ソース領域及び前記ウェル領域の両方に接触するコンタクトメタル膜と、前記コンタクトメタル膜に接触するように形成されたソース電極膜と、を有する。前記コンタクトメタル膜は、窒化チタンを含んでもよい。

Description

半導体装置の製造方法及び半導体装置
　本発明は、半導体装置の製造方法及び半導体装置に関する。
　炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）の約１０倍の絶縁破壊電界強度を有するため、高耐圧半導体装置の材料として用いられている（例えば、特許文献１参照。）。
特開平０９－２８３７３８号公報
　半導体装置を製造するためには、例えばＭＯＳＦＥＴのソース部において、基板にオーミック電極を形成することが必要である。半導体装置における電極は通常、半導体基板上にコンタクトメタルとよばれる金属膜を成膜し、その上に、電極膜（例えば、アルミニウムとシリコンとを含む合金（Ａｌ－Ｓｉ），アルミニウム（Ａｌ））を成膜することによって形成される。
　信頼性の高いオーミック電極を形成するためには、半導体基板と接触するコンタクトメタルの材料がポイントとなる。代表的な電極材料であるチタン（Ｔｉ）は、ｎ型炭化珪素とショットキー接合を形成してしまう。
　同じく代表的な電極材料であるニッケル（Ｎｉ）は、低いコンタクト抵抗値を示す。しかし、実際の製造プロセスにおいては、アニール時に、炭化珪素／ニッケル界面でニッケルシリサイドが形成される。その結果、電極において遊離炭素が発生し、炭化珪素と電極との密着性が低下してしまうという問題がある。
　従来、ｎ型炭化珪素に対しては、窒化チタン（ＴｉＮ）がコンタクトメタル膜の材料として有用であることが知られていた（特許文献１参照。）。すなわち、窒化チタンで形成されるコンタクトメタル膜を用いて、ｎ型炭化珪素と電極との高い密着性、及び、低いコンタクト抵抗値の、両方を得ることができることが知られていた。しかし一方で、特許文献１の実施例で唯一開示された１０５０℃の熱処理を用いた場合、コンタクトメタルの窒化チタンから炭化珪素中に、ドナー元素である窒素原子（Ｎ）が拡散することが知られていた。このため、ｐ型炭化珪素窒化チタンのコンタクトメタル膜の密着性を、アニールによって上げようとすると、加熱によって窒素原子が拡散し、コンタクト抵抗値が高くなってしまうおそれがある。その結果、ｐ型炭化珪素に対しては、窒化チタンを用いて良好なコンタクトメタル膜を形成することは困難であった。
　本発明は、このような問題に鑑みてなされたものであり、信頼性の高いオーミック電極を有する半導体装置を提供するための半導体装置及びその製造方法を提供することにある。
　本発明の一態様に係る半導体装置は、
　炭化珪素からなる半導体基板と、
　前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
　前記ドリフト層に設けられた第二導電型のウェル領域と、
　前記ウェル領域に設けられた前記第一導電型のソース領域と、
　前記ドリフト層に設けられた絶縁膜と、
　前記絶縁膜に設けられ、前記絶縁膜に設けられた開口部を介して前記ソース領域及び前記ウェル領域の両方に接触するコンタクトメタル膜と、
　前記コンタクトメタル膜に接触するように形成されたソース電極膜と、
　を備え、
　前記コンタクトメタル膜は、窒化チタンを含んでもよい。
　また、本発明の一態様に係る半導体装置の製造方法は、
　炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
　前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
　前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出する、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
　前記ドリフト層の表面に、前記一方の主面側から見た平面視において前記ソース領域の少なくとも一部が露出するように形成された開口部を有する絶縁膜を形成する、絶縁膜形成工程と、
　前記開口部において前記ソース領域に接触するようにコンタクトメタル膜を形成する、コンタクトメタル膜形成工程と、
　前記コンタクトメタル膜に接触するようにソース電極膜を形成する、ソース電極膜形成工程と、
　を備え、
　前記コンタクトメタル膜は、窒化チタンを含んでもよい。
　本発明の半導体装置及び半導体装置の製造方法によれば、単一の電極材料で、半導体基板と高い密着性を有するオーミックコンタクトを形成することができる。これにより、複雑な工程を経ることなく、信頼性の高いオーミック電極を有する半導体装置を提供することができる。
第一の実施形態に係る半導体装置の構成を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示すフロー図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。
［第一の実施形態］
　以下、図１から図５を参照して、本発明の第一の実施形態について説明する。
（半導体装置の構成）
　以下、図１を参照して、本実施形態に係る半導体装置の構成について説明する。本実施形態に係る半導体装置は、プレーナ型のＭＯＳＦＥＴである。なお、本実施形態に係る半導体装置では、複数の半導体素子が互いに隣接して配置されているが、図１では、これら半導体素子のうち１つのみを示している。
　なお、本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
　図１に示すように、半導体装置１は、半導体基板１０１と、ドリフト層１０２と、ウェル領域１０３と、ソース領域１０４と、絶縁膜１０５と、コンタクトメタル膜１０７と、ソース電極膜１０８と、を含む。半導体装置１は、高濃度第二導電型領域１０９を、さらに含む。半導体装置１は、ドレイン電極１１０と、ゲート電極１１１とを、さらに含む。
　半導体基板１０１は、炭化珪素（ＳｉＣ）からなり、ｎ型（第一導電型）の不純物が導入されている。半導体基板１０１は、ｎ＋型の炭化珪素単結晶基板である。半導体基板１０１は、例えば、（０００１）面のｎ型４Ｈ－ＳｉＣ基板である。
　ドリフト層１０２は、炭化珪素からなり、半導体基板１０１の一方の主面Ｆ１に形成されている。ドリフト層１０２には、半導体基板１０１よりも低濃度にｎ型不純物が導入されている。
　ドレイン電極１１０は、半導体基板１０１の他方の主面Ｆ２に形成されている。ドリフト層１０２とドレイン電極１１０とは、半導体基板１０１を介して、オーミックに接続されている。ドレイン電極１１０は、例えば窒化チタンで形成されてよい。
　ウェル領域１０３は、ドリフト層１０２のうち半導体基板１０１と反対側の表面の一部に形成されている。ウェル領域１０３には、ｐ型（第二導電型）の不純物が導入されている。
高濃度第二導電型領域１０９は、ウェル領域１０３の表面の一部に形成される。高濃度第二導電型領域１０９には、ｐ型の不純物が、その他のウェル領域１０３（高濃度第二導電型領域１０９を含まないウェル領域１０３）よりも高濃度に導入されている。ｐ型不純物の濃度は、２×１０１９／ｃｍ３以上、望ましくは、２×１０２０／ｃｍ３以上である。これにより、半導体装置１における寄生バイポーラトランジスタ動作を抑制することができる。また、電極との間でオーミックコンタクトを確実にとることができる。
　ソース領域１０４は、ウェル領域１０３の表面の一部に形成されている。ソース領域１０４には、ｎ型の不純物が、ドリフト層１０２よりも高濃度に導入されている。ソース領域１０４は、半導体基板１０１の一方の主面Ｆ１側から見た平面視（以下、単に「平面視」ということがある。）において、ウェル領域１０３によって囲まれている。
　ソース領域１０４は、本実施形態においては、平面視において環状に形成されている。図１に示すように、本実施形態では、ソース領域１０４は、ｎ型不純物が比較的高濃度に導入された平面視環状の第一ソース領域１０４ａと、第一ソース領域１０４ａの外側においてｎ型不純物が比較的低濃度に導入された第二ソース領域１０４ｂと、からなるが、ソース領域１０４の構成はこれに限られない。
　絶縁膜１０５は、絶縁体からなり、ドリフト層１０２の表面に形成されている。絶縁膜１０５は、開口部１０６を有する。開口部１０６は、平面視においてソース領域１０４の少なくとも一部および高濃度第二導電型領域１０９の少なくとも一部の両方が露出するように形成されている。本実施形態では、開口部１０６は、第一ソース領域１０４ａの一部が露出するように形成されている。
　ゲート電極１１１は、平面視において、ウェル領域１０３のうちソース領域１０４の形成されていない領域、これを挟んで対向するドリフト層１０２のうちウェル領域１０３の形成されていない領域ならびにソース領域１０４を跨ぐように形成される。さらにゲート電極１１１は、前記ドリフト層１０２を挟んでウェル領域１０３に対向する別のウェル領域（不図示）と、当該別のウェル領域を挟んで対向するソース領域（不図示）とを跨ぐように形成されていても良い。
　ゲート電極１１１に電圧を印加しない状態（又は、負の電圧を印加した状態）で、ソース領域１０４とドレイン電極１１０との間に順バイアス電圧を印加しても、ソース領域１０４とドレイン電極１１０との間に電流は流れない。ソース領域１０４とドレイン電極１１０との間に順バイアス電圧を印加した状態で、ゲート電極１１１に正の電圧を印加すると、ウェル領域１０３のうちゲート電極１１１が対向する領域の表面に、ウェル領域１０３とは導電型が反転した反転チャネルが形成されるようになる。その結果、ソース領域１０４とドレイン電極１１０との間に電流が流れるようになる。すなわち、ゲート電極１１１への電圧の印加により、ソース領域１０４とドレイン電極１１０との間の電流を制御できる。
　コンタクトメタル膜１０７は、開口部１０６においてソース領域１０４とウェル領域１０３とに接触するように形成されている。コンタクトメタル膜１０７は、窒化チタンで形成されている。特に、本実施形態においては、第一ソース領域１０４ａの一部と高濃度第二導電型領域１０９の一部とに接触するように形成されている。
　ソース電極膜１０８は、コンタクトメタル膜１０７に接触するように形成されている。ソース電極膜１０８は、例えば、アルミニウムとシリコンとを含む合金又はアルミニウムと銅とを含む合金又はアルミニウムで形成されている。ソース電極膜１０８により、複数の半導体素子のソース領域１０４が互いに接続される。
　本実施形態では、コンタクトメタル膜１０７が窒化チタンで形成されている。これにより、チタンをコンタクトメタル膜に用いた場合と異なり、ｎ型炭化珪素とショットキー接合が形成されることがなくなるため、オーミックコンタクトを形成することができる。また、ニッケルをコンタクトメタル膜に用いた場合と異なり、アニール時に遊離炭素が発生しなくなるため、炭化珪素と電極との密着性が低下しなくなる。
　また、窒化チタンで形成されるコンタクトメタル膜１０７は、平面視において互いに隣接する高濃度第二導電型領域１０９とソース領域１０４との両方に接して設けられる。このため、コンタクトメタル膜１０７の窒素原子が高濃度第二導電型領域１０９に拡散することを抑制できるような加熱条件を選ぶことにより、加熱によって窒素原子がコンタクトメタル膜１０７から高濃度第二導電型領域１０９に拡散することを抑制できるので、高濃度第二導電型領域１０９でのコンタクト抵抗値を低減することができる。その結果、ｐ型炭化珪素に対しても、窒化チタンを用いて良好なコンタクトメタル膜を形成することができる。
　本実施形態によれば、単一の電極材料（窒化チタン）で、半導体基板と高い密着性を有するオーミックコンタクトを形成することができる。このため、ｎ型不純物を含むソース領域１０４に接触するコンタクトメタル層と、ｐ型不純物を含む高濃度第二導電型領域１０９に接触するコンタクトメタル層とを、作り分ける必要はない。これにより、フォトリソグラフィ工程のためのマージンを低減することができる。その結果、半導体素子のセルピッチを縮小することができるとともに、製造コストを低減することができるので、複雑な工程を経ることなく、信頼性の高いオーミック電極を有する半導体装置を提供することができる。
（半導体装置の製造方法）
　以下、図２から図５を参照して、本実施形態に係る半導体装置の製造方法について説明する。
　図２に示すように、本実施形態に係る半導体装置の製造方法は、ドリフト層形成工程Ｓ１と、ウェル領域形成工程Ｓ２と、ソース領域形成工程Ｓ３と、絶縁膜形成工程Ｓ４と、コンタクトメタル膜形成工程Ｓ５と、ソース電極膜形成工程Ｓ６と、を含む。
　以下、図３から図５を用いて、本実施形態に係る半導体装置の製造方法の各工程を説明する。なお、本実施形態に係る半導体装置では、複数の半導体素子が互いに隣接して配置されているが、図３から図５では、これら半導体素子のうち１つのみを示している。
（Ｓ１：ドリフト層形成工程）
　まず、図３Ａに示すドリフト層形成工程Ｓ１を行う。ドリフト層形成工程Ｓ１では、まず、例えば昇華法で作製されたｎ＋型炭化珪素単結晶をウェハ（円盤）状に加工して基板とする。このｎ＋型炭化珪素単結晶基板の上面に、ｎ－型炭化珪素エピタキシャル層を、化学的気相成長法（ＣＶＤ）により形成する。これにより、炭化珪素からなるｎ型の半導体基板１０１の一方の主面Ｆ１に、ｎ－型炭化珪素エピタキシャル層からなるｎ型のドリフト層１０２が形成される。
（Ｓ２：ウェル領域形成工程）
　次に、図３Ｂに示すウェル領域形成工程Ｓ２を行う。ウェル領域形成工程Ｓ２では、まず、ドリフト層１０２の表面を清浄化する。次いで、ドリフト層１０２の表面に、二酸化珪素（ＳｉＯ２）からなる酸化膜（不図示）を形成する。次いで、公知のフォトリソグラフィ技術を用いて、ｐ型不純物を導入しない箇所のみにレジストパターン（不図示）を形成する。次いで、レジストパターンで保護されない部分の酸化膜を反応性イオンエッチング（ＲＩＥ）によりエッチングして、ウェル領域１０３に対応する部分に開口を有するマスク（不図示）を形成する。その後、レジストパターンを除去する。この状態において、ドリフト層１０２に、ｐ型不純物（例えば、アルミニウム）を、イオン注入を用いて導入する。ｐ型不純物導入後、マスクを除去する。これにより、ドリフト層１０２の一部に露出する、ｐ型のウェル領域１０３が形成される。また、高濃度第二導電型領域１０９についても、同様の手順でウェル領域１０３の表面の一部に形成される。高濃度第二導電型領域１０９は、例えばソース領域形成工程Ｓ３と、絶縁膜形成工程Ｓ４との間に形成されてもよい。
（Ｓ３：ソース領域形成工程）
　次に、図３Ｃに示すソース領域形成工程Ｓ３を行う。ソース領域形成工程Ｓ３では、まず、ウェル領域形成工程Ｓ２と同様に、第一ソース領域１０４ａに対応する部分に開口を有するマスク（不図示）を形成する。この状態において、ドリフト層１０２のうちウェル領域１０３の一部に、ｎ型不純物（例えば、リン（Ｐ）または窒素（Ｎ））を、イオン注入を用いて導入する。ｎ型不純物導入後、マスクを除去する。これにより、ウェル領域１０３の表面の一部に露出する、第一ソース領域１０４ａが形成される。また、第二ソース領域１０４ｂについても、同様の手順でウェル領域１０３の表面の一部に形成される。
　ウェル領域形成工程Ｓ２やソース領域形成工程Ｓ３で、イオン注入による不純物を導入した後には、注入した不純物を活性化させるため、例えば１６５０℃～１８００℃でアニールを行う。
（Ｓ４：絶縁膜形成工程）
　次に、図４Ａ～Ｃに示す絶縁膜形成工程Ｓ４を行う。絶縁膜形成工程Ｓ４では、まず、図４Ａに示すように、ドリフト層１０２の表面に、酸化膜１０５ａを形成する。次いで、酸化膜１０５ａの上に、ポリシリコン膜を化学的気相成長法により形成する。ポリシリコン膜形成後、ポリシリコン膜にｎ型不純物（例えばリン）を導入する。不純物導入後、公知のフォトリソグラフィ技術を用いて、ゲート電極１１１に対応する部分を保護するレジストパターン（不図示）を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図４Ｂに示すように、ゲート電極１１１が形成される。次いで、ゲート電極１１１を覆うように、二酸化珪素を化学的気相成長法により成膜し、酸化膜１０５ｂを形成する。その後、公知のフォトリソグラフィ技術を用いて、開口部１０６に対応する部分に開口を有するレジストパターン（不図示）を形成する。その後、酸化膜１０５ａ，１０５ｂのうち、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図４Ｃに示すように、酸化膜１０５ａ，１０５ｂからなり、平面視においてソース領域１０４の少なくとも一部が露出するように形成された開口部１０６を有する絶縁膜１０５が形成される。
（Ｓ５：コンタクトメタル膜形成工程）
　次に、図５Ａに示すコンタクトメタル膜形成工程Ｓ５を行う。コンタクトメタル膜形成工程Ｓ５では、まず、窒素（Ｎ２）とアルゴン（Ａｒ）との混合雰囲気または窒素（Ｎ２）雰囲気下、例えば基板温度１５０℃～３５０℃において、スパッタリングにより、絶縁膜層１０５の表面に窒化チタンを成膜する。また、同様に、コンタクトメタル膜形成工程Ｓ５では、例えば半導体基板１０１の他方の主面Ｆ２にも窒化チタンを成膜してもよい。
　次いで、アニールを行う。アニール温度は、８００～１０００℃が好ましく、例えば９５０℃程度がより好ましい。１０５０℃以上になると、窒素原子が、コンタクトメタル１０７を形成する窒化チタンからｐ型炭化珪素へと拡散するとされていることから、ｐ型炭化珪素部分の接触抵抗が増大するため、好ましくない。また、ｐ型炭化珪素アニール時間は、２０～４０分である。アニールは、例えば窒素とアルゴンとの混合雰囲気下で行う。これにより、ソース領域１０４に接触するようにコンタクトメタル膜１０７が形成される。同時に、半導体基板１０１の他方の主面Ｆ２に、半導体基板１０１を介してドリフト層１０２とオーミックに接続されるドレイン電極１１０が形成される。
　なお、本実施形態では、コンタクトメタル膜形成工程Ｓ５においてドレイン電極１１０を形成したが、別途工程を設けて形成してもよい。
　コンタクトメタルにニッケルを用いた場合には、アニール時に界面でニッケルシリサイドが形成されて遊離炭素が発生し、その結果、炭化珪素とコンタクトメタル膜との密着性が低下する。これに対し、本実施形態では、アニール時に遊離炭素が発生しないため、コンタクトメタル膜１０７の密着性を保つことができる。本実施例では、アニール温度１０００℃以下であれば、ｐ型炭化珪素に対して良好なオーム性接触が得られる。
（Ｓ６：ソース電極膜形成工程）
　最後に、図５Ｂに示すソース電極膜形成工程Ｓ６を行う。ソース電極膜形成工程Ｓ６では、スパッタリングにより、アルミニウムとシリコンとを含む合金又はアルミニウムと銅とを含む合金又はアルミニウムを、コンタクトメタル膜１０７に接触するように成膜する。これにより、複数の半導体素子のソース領域１０４に接続されるソース電極膜１０８が形成される。なお、ソース電極膜１０８のうち、ソース領域１０４の接続に不要な箇所は、適宜エッチングで除去する。これにより、半導体装置１が形成される。
　本実施形態に係る半導体装置の製造方法によれば、コンタクトメタル膜１０７は窒化チタンで形成される。これにより、チタンをコンタクトメタル膜に用いた場合と異なり、ｎ型炭化珪素とショットキー接合が形成されることがなくなるため、オーミックコンタクトを形成することができる。また、ニッケルをコンタクトメタル膜に用いた場合と異なり、アニール時に遊離炭素が発生しなくなるため、炭化珪素と電極との密着性が低下しなくなる。
　また、窒化チタンで形成されるコンタクトメタル膜１０７は、平面視において互いに隣接する高濃度第二導電型領域１０９とソース領域１０４との両方に接して設けられる。このため、コンタクトメタル膜１０７の窒素原子が高濃度第二導電型領域１０９に拡散することを抑制できるような加熱条件を選ぶことにより、加熱によって窒素原子がコンタクトメタル膜１０７から高濃度第二導電型領域１０９に拡散することを抑制できるので、高濃度第二導電型領域１０９でのコンタクト抵抗値を低減することができる。その結果、ｐ型炭化珪素に対しても、窒化チタンを用いて良好なコンタクトメタル膜を形成することができる。
　本実施形態に係る半導体装置の製造方法によれば、単一の電極材料（窒化チタン）で、半導体基板と高い密着性を有するオーミックコンタクトを形成することができる。このため、ｎ型不純物を含むソース領域１０４に接触するコンタクトメタル層と、ｐ型不純物を含む高濃度第二導電型領域１０９に接触するコンタクトメタル層とを、作り分ける必要はない。これにより、フォトリソグラフィ工程のためのマージンを低減することができる。その結果、半導体素子のセルピッチを縮小することができるとともに、製造コストを低減することができるので、複雑な工程を経ることなく、信頼性の高いオーミック電極を有する半導体装置を提供することができる。
　また、本実施形態に係る半導体装置の製造方法によれば、ドリフト層形成工程Ｓ１で、炭化珪素単結晶基板の上面に、炭化珪素エピタキシャル層を化学的気相成長法により形成する。このため、炭化珪素単結晶基板上に直接窒化チタン膜を形成する半導体装置の製造方法（例えば、特許文献１参照。）と異なり、炭化珪素単結晶をウェハ状に加工したときの加工面（すなわち、炭化珪素単結晶基板表面）に生じたダメージが、コンタクトメタル膜に影響を及ぼさない。その結果、窒化チタンで形成されたコンタクトメタル膜から炭化珪素中に窒素原子が拡散することを抑制できるので、コンタクト抵抗値を低減することができる。
［第二の実施形態］
　以下、本発明の第二の実施形態について説明する。第一の実施形態と共通する部分は、説明を省略する。
（半導体装置の構成）
　本実施形態の半導体装置は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。本実施形態の半導体装置は、半導体基板１０１が、ｐ＋型（第二の導電型）であることを除き、第一の実施形態と同様に構成される。本実施形態の半導体装置は、第一の実施形態と同様の効果を奏する。
（半導体装置の製造方法）
　本実施形態に係る半導体装置の製造方法は、第一実施形態と同様のドリフト層形成工程Ｓ１と、ウェル領域形成工程Ｓ２と、ソース領域形成工程Ｓ３と、絶縁膜形成工程Ｓ４と、コンタクトメタル膜形成工程Ｓ５と、ソース電極膜形成工程Ｓ６と、を含む。
　ただし、本実施形態では、ドリフト層形成工程Ｓ１で準備する半導体基板１０１が、ｐ＋型（第二の導電型）である点が、第一実施形態と異なる。
　本実施形態に係る半導体装置の製造方法は、第一の実施形態と同様の効果を奏する。
　以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。例えば、ソース電極膜１０８はアルミニウムとシリコンとを含む合金又はアルミニウムと銅とを含む合金又はアルミニウムで形成されるとしたが、他の金属等導電性材料を用いることもできる。また、ソース領域１０４は平面視において環状に形成されるとし、かつ、ソース領域１０４で囲まれた領域は高濃度第二導電型領域１０９を含むとしたが、ソース領域１０４の形状はこれに限られず、また、高濃度第二導電型領域１０９を設けないこともできる。また、上記実施形態では、第一導電型はｎ型、第二導電型はｐ型であったが、第一導電型がｐ型、第二導電型がｎ型であってもよい。
　また、上記実施形態では、ソース領域１０４は平面視においてウェル領域１０３によって囲まれ、環状に形成されるとともに、高濃度領域１０９に隣接して形成され、平面視において高濃度領域１０９を囲んでいる「スクエアセル構造」としたが、この構成に限られない。本発明の半導体装置は、例えば図１で示される断面を有する「ストライプセル構造」であってもよい。この場合、ウェル領域１０３は、平面視において、該半導体装置の断面に実質的に垂直な方向に延在する領域である。高濃度領域１０９は、平面視においてウェル領域１０３に含まれ、ウェル領域１０３と同じ方向に延在する領域である。ソース領域１０４は、平面視においてウェル領域１０３に含まれ、高濃度領域１０９の両側に隣接して延在する、一対の領域である。
　その他、特許請求の範囲に記載された事項の範囲で、種々の設計変更を施すことが可能である。
１…半導体装置
１０１…半導体基板
１０２…ドリフト層
１０３…ウェル領域
１０４…ソース領域
１０５…絶縁膜
１０６…開口部
１０７…コンタクトメタル膜
１０８…ソース電極膜
１０９…高濃度第二導電型領域
Ｆ１…一方の主面
Ｆ２…他方の主面
Ｓ１…ドリフト層形成工程
Ｓ２…ウェル領域形成工程
Ｓ３…ソース領域形成工程
Ｓ４…絶縁膜形成工程
Ｓ５…コンタクトメタル膜形成工程
Ｓ６…ソース電極膜形成工程

Claims (7)

  1. 　炭化珪素からなる半導体基板と、
    　前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
    　前記ドリフト層に設けられた第二導電型のウェル領域と、
    　前記ウェル領域に設けられた前記第一導電型のソース領域と、
    　前記ドリフト層に設けられた絶縁膜と、
    　前記絶縁膜に設けられ、前記絶縁膜に設けられた開口部を介して前記ソース領域及び前記ウェル領域の両方に接触するコンタクトメタル膜と、
    　前記コンタクトメタル膜に接触するように形成されたソース電極膜と、
    　を備え、
    　前記コンタクトメタル膜は、窒化チタンを含む、
    　半導体装置。
  2. 　前記ソース電極膜が、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金又はアルミニウムで形成される、
    　請求項１に記載の半導体装置。
  3. 　前記ソース領域は、前記半導体基板の前記一方の主面側から見た平面視において環状に形成される、
    　請求項１又は２のいずれかに記載の半導体装置。
  4. 　前記ウェル領域は、前記半導体基板の前記一方の主面側から見た平面視において前記ソース領域で囲まれた高濃度第二導電型領域を含む、
    　請求項３に記載の半導体装置。
  5. 　前記ソース領域は、前記半導体基板の前記一方の主面側から見た平面視において、互いに間隔を空けて前記一方の主面に平行な一方向に延在する一対の領域の繰り返しで構成される、
    　請求項１から３のいずれか一項に記載の半導体装置。
  6. 　前記ウェル領域は、前記半導体基板の前記一方の主面側から見た平面視において前記ソース領域で挟まれた高濃度第二導電型領域を含む、
    　請求項５に記載の半導体装置。
  7. 　炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
    　前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
    　前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出する、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
    　前記ドリフト層の表面に、前記一方の主面側から見た平面視において前記ソース領域の少なくとも一部が露出するように形成された開口部を有する絶縁膜を形成する、絶縁膜形成工程と、
    　前記開口部において前記ソース領域に接触するようにコンタクトメタル膜を形成する、コンタクトメタル膜形成工程と、
    　前記コンタクトメタル膜に接触するようにソース電極膜を形成する、ソース電極膜形成工程と、
    　を備え、
    　前記コンタクトメタル膜は、窒化チタンを含む、
    　半導体装置の製造方法。
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